CN102623457B

CN102623457B - 半导体结构及其制造方法与操作方法

Info

Publication number: CN102623457B
Application number: CN201210017466.3A
Authority: CN
Inventors: 吕函庭; 陈治平
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-01-26
Filing date: 2012-01-19
Publication date: 2015-04-15
Anticipated expiration: 2032-01-19
Also published as: CN102623457A

Abstract

本发明公开了一种半导体结构及其制造方法与操作方法。半导体结构包括衬底、第一叠层结构、介电元件、导电线、第一导电岛与一第二导电岛。第一叠层结构形成于衬底上。第一叠层结构包括交错叠层的第一导电条纹与第一绝缘条纹。第一导电条纹是通过第一绝缘条纹分开。介电元件形成于第一叠层结构上。导电线形成于介电元件上。第一导电岛与第二导电岛形成于介电元件上。位于该第一叠层结构的相对侧面上的第一导电岛与第二导电岛互相分开。半导体结构的操作方法包括分别施加第一电压至第一导电岛，并施加第二电压至第二导电岛。

Description

半导体结构及其制造方法与操作方法

技术领域

本发明是有关于半导体结构及其制造方法与操作方法，特别是有关于存储装置及其制造方法与操作方法。

背景技术

存储装置被使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一比特的成本。然而，此种存储装置复杂的结构也使得制造方法变得复杂。此外，操作性也受到设计的限制。

发明内容

本发明是有关于一种半导体结构及其制造方法与操作方法，制造方法简单且半导体结构能以多变的方法操作。

提供一种半导体结构的操作方法。半导体结构包括衬底、第一叠层结构、介电元件、导电线、第一导电岛与一第二导电岛。第一叠层结构形成于衬底上。第一叠层结构包括交错叠层的第一导电条纹与第一绝缘条纹。第一导电条纹是通过第一绝缘条纹分开。介电元件形成于第一叠层结构上。导电线形成于介电元件上。导电线的延伸方向垂直于第一叠层结构的延伸方向。第一导电岛与第二导电岛形成于介电元件上。位于该第一叠层结构的相对侧面上的第一导电岛与第二导电岛互相分开。半导体结构的操作方法包括分别施加第一电压至第一导电岛，并施加第二电压至第二导电岛。

提供一种半导体结构的制造方法。方法包括以下步骤。形成叠层结构于衬底上。叠层结构包括多个导电条纹与多个绝缘条纹。导电条纹是通过绝缘条纹分开。形成介电元件于叠层结构上。形成导电线于介电元件上。导电线的延伸方向垂直于叠层结构的延伸方向。形成导电岛于介电元件上。位于单一个叠层结构的相对侧面上的导电岛互相分开。

提供一种半导体结构。半导体结构包括衬底、叠层结构、介电元件、导电线与导电岛。叠层结构形成于衬底上。叠层结构包括交错叠层的导电条纹与绝缘条纹。导电条纹是通过绝缘条纹分开。介电元件形成于叠层结构上。导电线形成于介电元件上。导电线的延伸方向垂直于叠层结构的延伸方向。导电岛形成于介电元件上。位于单一个叠层结构的相对侧面上的导电岛互相分开。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1至图9绘示半导体结构的一制造实施例。

图10绘示一实施例中半导体结构的立体图。

图11绘示一实施例的半导体结构的立体图。

图12绘示一实施例中半导体结构的上视示意图。

图13绘示半导体结构的Id-V_SSL曲线。

图14绘示半导体结构的Vt-V_inhibit曲线。

图15显示半导体结构的编程抑制特征。

图16A显示半导体结构的Vt-每次编程脉冲曲线。

图16B显示半导体结构的Vt-V_inhibit曲线。

图16C显示半导体结构的Vt-V_SSL曲线。

图17显示半导体结构的Id-Vg曲线。

图18显示半导体结构的比特数(bit-count)-S.S.曲线。

图19显示半导体结构的比特数-Vt曲线。

图20A显示阵列上视的SEM图。

图20B显示字线剖面的SEM图，其中字线(WL)的半间距(half pitch)是37.5nm，字线的刻蚀关键尺寸(ECD)是约25nm。

图20C显示位线刻的蚀关键尺寸约为30nm，其中BE-SONOS ONO被形成于位线(BL)的相对两侧边上。

【主要元件符号说明】

2：衬底

4：导电层

6：绝缘层

8：埋藏氧化层

10、12、110、112：叠层结构

14、114：导电条纹

16、116：绝缘条纹

18、218：介电元件

20、22、24、38、217、219、221、222、224：介电层

26：导电层

28：掩模层

32、34、36、134、135、136：导电线

40：介电层的上表面

42：介电元件的上表面

44、46、48：导电线的上表面

50、52：叠层结构的上表面

54：图案化的掩模层

56：开口

60、62、64、66：叠层结构的侧面

70、72、74、170、172、174：导电岛

171、173、175、177：导电层

184、185、186：金属硅化物层

190：共同源极线

192、194、196：导电插塞

193、195、197：导电层

341：接触垫

GSL：接地选择线

WL1、WL2、WL63、WL64：字线

V11：导电插塞

ML1：第一金属线

ML2：第二金属线

ML3：第三金属线

SSL0、SSL1、SSL2、SSL14、SSL15：串行选择线

具体实施方式

图1至图9绘示半导体结构的一制造实施例。请参照图1，于衬底2上交错地叠层导电层4与绝缘层6。导电层4是通过绝缘层6互相分开。导电层4包括多晶硅。于一实施例中，可对导电层4进行掺杂后进行退火。导电层4亦可包括金属。绝缘层6包括氧化物。衬底2具有一埋藏氧化层8于其上。图案化导电层4与绝缘层6以形成如图2所示的叠层结构10、12。图案化的方法包括光刻工艺。叠层结构10与12各包括交错叠层的导电条纹14与绝缘条纹16。

请参照图3，于叠层结构10与12上形成介电元件18。举例来说，介电元件18具有多层结构，包括例如介电层20、22、24。于一实施例中，介电层20为氧化硅，介电层22为氮化硅，介电层24为氧化硅。于其他实施例中，介电元件18是单一层介电材料(未显示)，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。

请参照图4，于介电元件18上形成导电层26。导电层26包括多晶硅。导电层26亦可包括金属。于导电层26上形成图案化的掩模层28，并移除导电层26未被图案化的掩模层28遮蔽的部分，以形成如图5所示的导电线32、34、36。图案化的方法例如包括光刻工艺。于实施例中，刻蚀工艺是对导电层26(例如多晶硅)(图4)与介电元件18(例如ONO结构)具有适当的刻蚀选择性，因此是刻蚀导电层26，而不会刻蚀介电元件18。

请参照图5，导电线32、34、36是配置于叠层结构10、12的侧面60、62、64、66与上表面50、52上。导电线32、34、36的延伸方向(往X方向延伸)垂直于叠层结构10、12的延伸方向(往Z方向延伸)。移除图案化的掩模层28。

请参照图6，于介电元件18上与导电线32、34、36上形成介电层38。举例来说，介电层38包括氧化硅，其可通过气相沉积硅甲烷和臭氧或是四乙氧基硅烷(TEOS)和臭氧/氧气的混合气体来形成。介电层38具有一平坦的上表面40。于实施例中，上表面40是对齐或高于叠层结构10、12的上表面50、52上的介电元件18的上表面42与导电线32、34、36的上表面44、46、48。具有平坦的上表面40的介电层38可帮助之后进行的光刻工艺例如曝光步骤。

请参照图7，于介电层38上形成图案化的掩模层54。图案化的方法例如包括光刻工艺。图案化的掩模层54具有开口56，其露出导电线32上的介电层38。移除开口56露出的介电层38与导电线32，直到露出介电元件18的上表面42，并留下导电线32位于叠层结构10、12的相对侧面60、62、64、66上的部分以形成如图8所示的导电岛70、72、74。于实施例中，刻蚀工艺是对导电线32(例如多晶硅)(图7)、介电元件18(例如ONO结构)与介电层38(例如TEOS氧化物)具有适当的刻蚀选择性，因此是刻蚀介电层38与导电线32，而不会刻蚀介电元件18。换句话说，导电岛70、72、74是自对准地形成。因此制造方法简单。于其他实施例中，亦可视设计上的需求，适当地图案化导电线34、36以形成其他导电岛(未显示)。移除图案化的掩模层54(图7)。

图9是未显示图8中的介电层38。请参照图9，位于叠层结构10的相对侧面60、62上的导电岛70、72互相分开。此外，位于叠层结构12的相对侧面64、66上的导电岛72、74互相分开。导电岛70、72、74是沿着垂直于叠层结构10、12的延伸方向(往Z方向延伸)的方向(X方向)排列。

请参照图9，介电元件18是位于叠层结构10、12与导电线34、36之间，且位于叠层结构10、12与导电岛70、72、74之间。于实施例中，导电线34、36与导电岛70、72、74具有第一导电型。导电条纹14具有第二导电型。第一导电型与第二导电型是相反的。举例来说，第一导电型是n型导电型，第二导电型是p型导电型。导电岛70、72、74可由单一材料或复合材料构成。

根据实施例的方法制造出的半导体结构可具有精细的尺寸。举例来说，于实施例中，字线(WL)的半间距(half pitch)为37.5nm。字线(WL)的刻蚀关键尺寸(ECD)约为25nm。位线(BL)的刻蚀关键尺寸约为30nm。串行选择线(SSL)与接地选择线(GSL)的通道长度约等于0.25um，此长度足以良好地避免隧穿(punch through)效应的发生，以满足编程抑制(program-inhibit)的需求。此外，实施例中的独立控制的双栅极(IDG)译码的三维垂直栅极装置其阵列布局是相似于一般的与非门(NAND)型装置。由于独立控制的双栅极串行选择线是自对准的形成，且间距可微缩化，因此并不需要额外的面积。

图10绘示一实施例的半导体结构的立体图。图10所示的半导体结构与图9所示的半导体结构的不同处在于，图10所示的半导体结构具有BE-SONOS元件(可参照US专利号7,529,137)。请参照图10，介电元件218具有多层结构，包括介电层217、219、221、222、224。于实施例中，介电层217、219、221的厚度是小于介电层222、224。介电层217、221、224可以为氧化硅。介电层219、222可以为氮化硅。

图11绘示一实施例中半导体结构的立体图。图11未绘示半导体结构中的介电层，如图8所示的介电层38，也未绘示绝缘条纹116介于导电岛110、112与导电线134、135、136之间的部分，换句话说，绝缘条纹116是如导电条纹114为连续的。

请参照图11，于实施例中，半导体结构是三维垂直栅极存储装置(3Dvertical gate memory device)，例如包括与非门(NAND)型闪存或反熔丝存储器等等。金属硅化物层184、185、186可形成于导电线134、135、136上。金属硅化物层184、185、186例如包括硅化钨、硅化钴、硅化钛。不同层次的导电条纹114是分别作为不同存储平面的位线(BL)，例如最下层的导电条纹114被定义为第一层位线(1^st layer BL)，不同排的1^st layer BL是共同电性连接至导电层171，导电层171可为第一层导电层(1^st layer CO)。最下层的导电条纹114接着愈上层的导电条纹114被依序定义为第二层位线(2^nd layer BL)、第三层位线(3^rd layer BL)、第四层位线(4^th layer BL)。不同排的2^nd layer BL被共同电性连接至导电层173。不同排的3^rd layer BL被共同电性连接至导电层175。不同排的4^th layer BL被共同电性连接至导电层177。导电层173、导电层175、导电层177可分别为第二层导电层(2^nd layerCO)、第三层导电层(3^rd layer CO)、第四层导电层(4^th layer CO)。导电层171、导电层173、导电层175、导电层177被电性连接至不同排的导电插塞192与导电层193。更上层的导电条纹与导电层(未显示)是以此类推。导电层171、导电层173、导电层175、导电层177、导电插塞192与导电层193可具有双倍的间距(pitch)以得到较佳的工艺窗口(process window)。

导电条纹114是与共同源极线(common source line)190耦接。共同源极线(common source line)190可包括多晶硅。导电线135是作为接地选择线(GSL)。导电线134、136是作为字线(WL)。举例来说，多个导电线中最靠近导电线135(GSL)的导电线136被定义为WL₀，接着远离导电线135(GSL)的导电线134被定义为字线WL₁。更远离导电线135(GSL)的导电线(未显示)被定义为字线WL₂、WL₃...，以此类推。

导电岛170、172、174是作为串行选择线(SSL)。导电岛170、172、174是独立地各自电性连接至不同组的导电插塞194、导电层195、导电插塞196与导电层197，而连接至译码电路(平行于字线)。举例来说，图11中导电岛170、172、174被分别定义为SSL₀、SSL₁、SSL₂，以此类推。

导电插塞192、导电层193、导电插塞194、导电层195、导电插塞196与导电层197的材质可为金属。举例来说，导电层195为第一金属线(ML1)，导电层197为第二金属线(ML2)，导电层193为第三金属线(ML3)，以此类推。导电插塞196亦可以符号V11表示。

请参照图11，互相分开的导电岛170、172与174其是可独立地操作，例如可分别施加不同的偏压，因此不同叠层结构110与112中的导电条纹114(BL)是分开地选择或未被选择。因此，半导体结构的操作方法具有高的可调变性。此半导体结构为独立控制双栅极(independently controlleddouble gate，IDG)译码的三维垂直栅极(vertical gate，VG)装置。于一实施例中，此存储器装置为双栅极薄膜晶体管BE-SONOS装置(double-gate TFTBE-SONOS device)。

于一实施例中，举例来说，当选择位在导电岛170(SSL₀)与导电岛172(SSL₁)之间的导电条纹114(BL)开启时，是通过施加正的电压(V_SSL)于导电岛170与导电岛172来达到开启导电条纹114的目的。当未选择位在导电岛172(SSL₁)与导电岛174(SSL₂)之间的导电条纹114时，则是通过施加正的电压于导电岛172，并施加负的电压(V_inhibit)于导电岛174来达到关闭的目的。上述的正电压可约为+2V至+4V，负电压可约为-2V至-8V。举例来说，于一实施例中，正电压是约+3.3V，负电压是约-3.3V。于另一实施例中，正电压是约+2.5V，负电压是约-7V。又于另一实施例中，正电压是约+2V，负电压是约-7V。远程的SSL是被施加0V(或接地)而被关闭。

图12绘示一实施例中具有八层导电条纹BL(位线)的半导体结构的上视示意图。不同层次的导电条纹BL被分别电性连接至八组阶梯状的导电结构。阶梯状的导电结构可由如图11所示的导电层171、导电插塞192与导电层193所构成，或由导电层173、导电插塞192与导电层193所构成，以此类推。如图12所示，不同组的阶梯状的导电结构中的第三金属线ML3被各别电性连接至接触垫341。于此例中，半导体结构具有六十四个字线WL₁、WL₂...WL₆₃与WL₆₄。

请参照图12，此例的半导体结构一个周期具有十六个串行选择线(导电岛)SSL₀、SSL₁、SSL₂...SSL₁₄与SSL₁₅，分别电性连接至不同组(十六组)的第一金属线ML1、导电插塞V11与第二金属线ML2。第二金属线ML2被电性连接至串行选择线译码电路。于实施例中，另一个周期的半导体结构可往X方向重复延伸，且两个邻近的周期半导体结构可共享一个导电岛SSL₀。

图13绘示具有ECD约30nm的BL的半导体结构的Id-V_SSL曲线，其中一个栅极是V_SSL，其余的栅极是约-1V至约-7V的V_inhibit(愈右边的曲线表示愈负)。从图13发现，当V_inhibit愈负时，阈值电压(Vt)会愈高。此外，当用以关闭SSL通道的V_inhibit为约-1V至-7V时，用以开启SSL通道的V_SSL较佳是大于约+2V。举例来说，V_SSL为+2V且V_inhibit为-7V是提供选择的/未选择的BL通道的开关(ON/OFF)需求。

图14绘示半导体结构Vt-V_inhibit曲线。从图14发现，当BL ECD的尺寸愈小，Vt愈大，这推测是由于宽度小的装置愈容易造成空乏(depletion)。仿真曲线(TCAD simulation curve)是符合实验结果。

实施例的半导体结构不但能提供读取抑制(read inhibit)，亦能提供编程抑制(program inhibit)。图15显示半导体结构的编程抑制特征。其中是在SSL₀与SSL₁施加+2V的V_SSL而选择了位在SSL₀与SSL₁之间的BL开启，选择的BL是0V。其他的SSL则施加-7V的V_inhibit以关闭未选择的BL，未选择的BL是+3.3V。在编程步进脉冲(ISPP)过程中，其中一次编程时间为50微秒(usec)，通道栅电压(Pass-gate voltage；V_PASS)为10V。此结果显示半导体结构具有优异的编程抑制特性。

图16A显示半导体结构即使每次ISPP的编程时间增加至100usec，其编程干扰(program disturb)小。这推测出当通道势垒(channel potential)被提高(约8V)时，半导体结构具有良好的隧穿效应免疫(punch-throughimmunity)，能抑制漏电流(leakage)的发生。图16B显示当V_SSL为+2V时，V_inhibit要大于-5V才能得到良好的抑制效果。图16C显示当V_inhibit为-7V时，V_SSL要小于3V才能得到良好的抑制效果。

图17显示在擦除3Xnm的3DVG TFT装置的过程中Id-Vg特性。其中是对单层存储单元(Single Level Cell；SLC)操作棋盘式(checkerboard；CKB)频率信号。装置具有两层次BL与六十四个WL的NAND(64-WL NAND)。Idsat可大于150nA。Vt可定义在20nA至40nA。图17显示出半导体结构具有优异的次临界特性，这是由于宽度窄的双栅极装置具有良好的栅极控制能力所致。64-WL NAND的Idsat在150nA以上能提供适当的存储感测效果。

图18显示当3Xnm的3DVG TFT装置的BL具有窄的ECD时，具有良好的次临界斜率(subthreshold slope；S.S.)分布，S.S.主要介于200mV/decade至500mV/decade(十进数)，且分布窄，这是由于小的多晶硅体捕捉体积所致。

图19显示3Xnm的3DVG TFT装置在初始、擦除与以SLC CKB编程之后的编程状态下的Vt分布。在编程干扰偏压之后，存储窗是适当地分开，此显示出实施例的装置具有合理的优良效能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定的为准。

Claims

1.一种半导体结构的操作方法，其中，

该半导体结构包括：

一衬底；

一第一叠层结构与一第二叠层结构，形成于该衬底上，其中该第一叠层结构包括交错叠层的第一导电条纹与第一绝缘条纹，该第一导电条纹是通过该第一绝缘条纹分开；该第二叠层结构包括交错叠层的第二导电条纹与第二绝缘条纹，该第二导电条纹是通过该第二绝缘条纹分开；

一介电元件，形成于该第一叠层结构及该第二叠层结构上；

一导电线，形成于该介电元件上，该导电线的延伸方向垂直于该第一叠层结构的延伸方向，并垂直于该第二叠层结构的延伸方向；以及

一第一导电岛、一第二导电岛与一第三导电岛，形成于该介电元件上，其中位于该第一叠层结构的相对侧面上的该第一导电岛与该第二导电岛互相分开，位于该第二叠层结构的相对侧面上的该第二导电岛与该第三导电岛互相分开；该半导体结构的操作方法包括：

分别施加一第一电压至该第一导电岛，并施加一第二电压至该第二导电岛，以及施加一第三电压至该第三导电岛。

2.根据权利要求1所述的半导体结构的操作方法，其中该第一电压与该第二电压皆为正偏压。

3.根据权利要求2所述的半导体结构的操作方法，其中该操作方法是使得该第一叠层结构的该第一导电条纹被选择。

4.根据权利要求3所述的半导体结构的操作方法，其中被选择的该第一导电条纹被开启。

5.根据权利要求1所述的半导体结构的操作方法，其中该第一电压为正偏压，该第二电压为负偏压。

6.根据权利要求5所述的半导体结构的操作方法，其中该操作方法是使得该第一叠层结构的该第一导电条纹未被选择。

7.根据权利要求6所述的半导体结构的操作方法，其中未被选择的该第一导电条纹被关闭。

8.根据权利要求1所述的半导体结构的操作方法，其中该第一电压与该第二电压皆为正偏压，该第三电压为负偏压。

9.根据权利要求8所述的半导体结构的操作方法，其中该操作方法是使得该第一叠层结构的该第一导电条纹被选择，并使得该第二叠层结构的该第二导电条纹未被选择。

10.一种半导体结构的制造方法，包括：

形成一叠层结构于一衬底上，其中该叠层结构包括多个导电条纹与多个绝缘条纹，该多个导电条纹是通过该多个绝缘条纹分开；

形成一介电元件于该叠层结构上；

形成多个导电线于该介电元件上，其中该多个导电线的延伸方向垂直于该叠层结构的延伸方向；以及

形成多个导电岛于该介电元件上，其中位于单一个该叠层结构的相对侧面上的该多个导电岛互相分开；

其中，该多个导电线是配置于该叠层结构的侧面与上表面上，该多个导电岛的形成方法包括：移除该导电线位于该叠层结构的上表面上的该介电元件的上表面上的部分，并留下该导电线位于该叠层结构的相对侧面上的部分以形成该多个导电岛；

其中，移除该导电线位于该叠层结构的上表面上的该介电元件的上表面上的部分，并留下该导电线位于该叠层结构的相对侧面上的部分以形成该多个导电岛的步骤更包括：形成一介电层于该叠层结构上的该介电元件上与该导电线上，其中该介电层具有一平坦的上表面；形成一图案化的掩模层于该介电层上，其中该图案化的掩模层具有一开口，在移除该导电线的步骤中，是将该开口露出的该导电线移除，直到露出该叠层结构的上表面上的该介电元件的上表面；以及移除该图案化的掩模层；

其中该介电层的平坦的上表面是对齐或高于该叠层结构上的该介电元件的上表面与该导电线的上表面。

11.根据权利要求10所述的半导体结构的制造方法，其中位于该叠层结构中相邻近的两个之间的该导电岛具有单一材料。

12.根据权利要求10所述的半导体结构的制造方法，其中位于该叠层结构中相邻近的两个之间的该导电岛具有复合材料。

13.根据权利要求10所述的半导体结构的制造方法，其中该导电线与该导电岛具有一第一导电型，该导电条纹具有一第二导电型，该第一导电型与该第二导电型是相反的。

14.一种半导体结构，包括：

一衬底；

一叠层结构，形成于该衬底上，其中该叠层结构包括交错叠层的导电条纹与绝缘条纹，该导电条纹是通过该绝缘条纹分开；

一介电元件，形成于该叠层结构上；

多个导电线，形成于该介电元件上，该多个导电线的延伸方向垂直于该叠层结构的延伸方向；以及

多个导电岛，形成于该介电元件上，其中位于单一个该叠层结构的相对侧面上的该多个导电岛互相分开；

15.根据权利要求14所述的半导体结构，其中该多个导电岛是沿着垂直于该叠层结构的延伸方向的方向排列。

16.根据权利要求14所述的半导体结构，其中位于该叠层结构中相邻近的两个之间的该导电岛具有单一材料。

17.根据权利要求14所述的半导体结构，其中位于该叠层结构中相邻近的两个之间的该导电岛具有复合材料。

18.根据权利要求14所述的半导体结构，其中该导电线与该导电岛具有一第一导电型，该导电条纹具有一第二导电型，该第一导电型与该第二导电型是相反的。