CN105206610B - 集成电路及其操作方法与制造方法 - Google Patents

Abstract

本发明公开了一种集成电路及其操作方法与制造方法。集成电路包括一三维存储阵列与多个条选择线。三维存储阵列包括多个阶层。阶层各包括一第一NAND串行、一第二NAND串行、与连接开关晶体管的二维阵列。第一与第二NAND串行包括存储单元及串行开关晶体管。连接开关晶体管偶接至第一NAND串行的串行开关晶体管其中串联的两个之间。选择线电性耦接至串行开关晶体管与连接开关晶体管。

Description

集成电路及其操作方法与制造方法

技术领域

本发明是有关于一种集成电路及其操作方法与制造方法，且特别是有关于一种三维存储阵列及其操作方法与制造方法。

背景技术

在美国专利公开号2010/0226195的发明中，提出一具有与实际的阵列分离的Z方向(或深度方向)译码功能的三维存储阵列。一例中，一字线(WL型结构仅电性连接位于三维存储阵列同一阶层的晶体管的栅极，而不电性连接位于三维存储阵列不同阶层的晶体管的栅极。另一例中，位于三维存储阵列同一阶层的NAND串行的一端是彼此电性连接，而位于三维存储阵列不同阶层的NAND串行的一端彼此电性不连接。这些例子中，皆不执行对于三维存储阵列的阶层的译码。取而代之地，实际的译码是由位于远程的电路来执行，该远程电路并随后决定要选择这些NAND串行阶层中何者以进行一特定作业。复杂性即由此种将译码阶层讯号连接至三维存储阵列不同阶层的结构与互连而生。

发明内容

根据一实施例，公开一种集成电路，其包括一三维存储阵列与多个条选择线。三维存储阵列包括多个阶层。阶层各包括一第一NAND串行、一第二NAND串行、与连接开关晶体管的二维阵列。第一与第二NAND串行包括存储单元及串行开关晶体管。连接开关晶体管偶接至第一NAND串行的串行开关晶体管其中串联的两个之间。选择线电性耦接至串行开关晶体管与连接开关晶体管。

根据另一实施例，公开一种集成电路，其包括多个条纹叠层、多个连接叠层、多个导电线、与一介电层。条纹叠层各包括不同阶层的多个导电条纹。连接叠层各包括电性连接导电条纹的不同阶层的多个导电连接。导电线与条纹叠层交错配置，且导电线中不位在最外侧的一个是同时覆盖连接叠层。介电层配置在导电线与导电条纹之间，并配置在导电连接与导电线之间。

根据又另一实施例，公开一种集成电路的操作方法，其包括以下步骤。施加偏压至一区域开关区中电性连接至多个连接开关晶体管的栅极的一区块选择线，以开启连接开关晶体管并使连接开关晶体管之间的多个位线彼此电性导通。施加偏压至一串行开关区中电性连接至多个串行开关晶体管的栅极的多个串行选择线，并施加偏压至不同阶层的位线，藉此使位于相同条纹叠层上的不同阶层的串行开关晶体管具有不同的阈值电压。

根据又再另一实施例，公开一种集成电路的制造方法，其包括以下步骤。图案化一叠层结构，以形成多个条纹叠层与连接在条纹叠层之间的多个连接叠层。条纹叠层包括不同阶层的多个导电条纹。连接叠层包括不同阶层的多个导电连接。进行一第一斜角掺杂工艺，朝导电连接未接触导电条纹的多个侧壁注入一第一掺杂质至导电连接。进行一热工艺，以使注入至导电连接中的第一掺杂质扩散至导电条纹邻接导电连接的部分中。进行一第二斜角掺杂工艺，朝导电连接未接触导电条纹的侧壁注入一第二掺杂质至导电连接。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据一实施例的集成电路的平面图。

图2绘示根据一实施例的集成电路的立体图。

图3绘示根据一实施例的集成电路。

图4至图9绘示根据一实施例的集成电路的制造流程。

图10绘示根据一实施例的集成电路的平面图。

【符号说明】

102：条纹叠层

104：连接叠层

106：位线

108：介电条纹

110：导电连接

112：导电元件

114：导电阶梯

116：导电插塞

118：开口

120：板叠层

122：介电层

124：阶梯叠层

126：位线插塞

128：共同源极插塞

130：连接开关晶体管

132：阵列区

134：存储单元

136：串行开关区

138：区域开关区

140：串行开关晶体管

142：串行开关晶体管

144：串行开关晶体管

146：串行开关晶体管

148：串行开关晶体管

150：第一节点

152：第二节点

154：叠层结构

156：接触垫

158：接触垫

SSL0、SSL1、SS2：串行选择线

BSL：区块选择线

W1、W2：宽度

WL：字线

GSL：接地选择线

VL1、VLN、VB1、VBN、VW1、VWN、VSSL0、VSSL1、VSSL2、VBSL、VGSL、VCSL：偏压

具体实施方式

图1绘示根据一实施例的集成电路的平面图。集成电路包括多个往Z方向延伸且互相分开的条纹叠层102，与沿着X长轴方向连接在条纹叠层102之间的连接叠层104。如图2所示，条纹叠层102包括在Y方向不同阶层、且于实施例中作用位线106的多个导电条纹，其通过介电条纹108互相分开。请参照图1，连接叠层104也类似条纹叠层102，各包括在Y方向不同阶层且通过介电连接(类似介电条纹108)分开的多个导电连接110(结构上类似图2单一个叠层中的位线106)。导电连接110是电性连接对应阶层的位线106(或导电条纹)。

请参照图1，集成电路还可包括多个导电元件112，分别电性连接不同阶层的导电连接110，并可通过填充在导电元件112与位线106之间的沟道中的介电材料(未绘示)分开于位线106。一实施例中，导电元件112各包括导电阶梯114与导电插塞116。导电阶梯114(电性)连接导电连接110中对应阶层的一个，并分开于位线106。导电插塞116电性连接对应的导电阶梯114。举具有八阶层的导电连接110的例子来说，电性连接至第一阶层导电连接110的导电插塞116，是穿过第一阶层上方的第二阶层至第八阶层导电阶梯114的开口118而登陆(landing)并连接至第一阶层的导电阶梯114。

请参照图1，集成电路还可包括板叠层120，其与导电元件112分别配置在条纹叠层102的相对侧。实施例中，介电层122(如图2所示)覆盖在所有叠层(包括条纹叠层102、连接叠层104、阶梯叠层124与板叠层120)上。

请参照图1，往X方向延伸且互相分开的多个导电线是形成在叠层上的介电层122(图2)上，与条纹叠层102呈交错配置，并填充在条纹叠层102与阶梯叠层124、板叠层120之间的沟道、条纹叠层102之间的沟道(如图2所示)。实施例中，导电线可包括选择线，其包括串行选择线SSL0、SSL1、SSL2与区块选择线BSL。导电线还可包括字线WL与接地选择线GSL。如图1所示，区块选择线BSL是同时覆盖条纹叠层102与连接叠层104。

位线插塞126与共同源极插塞128是成对地分别配置在位线106的相对末端侧。共同源极插塞128与位线插塞126各短接条纹叠层102中相同一个的位线106。举例来说，共同源极插塞128与位线插塞126中最左边的一个是穿过条纹叠层102所有的位线106，而使得不同阶层的位线106彼此电性短接。

实施例的集成电路为一三维存储阵列，包括在Y方向上的多个阶层。请参照图3，其绘示单一阶层的电路示意图，包括第一NAND串行、第二NAND串行、与连接开关晶体管130的二维阵列。第一NAND串行与第二NAND串行包括位在阵列区132中的存储单元134，以及位在串行开关区136与区域开关区138中的串行开关晶体管140、142、144、146、148。存储单元134是形成在位线106与字线WL之间。串行开关晶体管140、142、144(或串行开关晶体管146、148)是由串行选择线SSL0、SSL1、SSL2(或区块选择线BSL)、位线106与之间的介电层122(图2)所构成，其中串行选择线SSL0、SSL1、SSL2(或区块选择线BSL)被耦接至串行开关晶体管140、142、144(或串行开关晶体管146、148)的栅极。连接开关晶体管130是由区块选择线BSL、导电连接110与之间的介电层122(图2)所构成，其中区块选择线BSL被耦接至连接开关晶体管130的栅极。区域开关区138中的连接开关晶体管130中最外侧的一个，被偶接至串行开关晶体管146与148之间串联的第一节点150与对应阶层的导电阶梯114与导电插塞116(图1)。举例来说，连接开关晶体管130中非位在最外侧的一个，被耦接相邻的NAND串行的串行开关晶体管146与148之间串联的第一节点150与第二节点152之间。串行选择线SSL0、SSL1、SSL2与区块选择线BSL分别电性耦接至串行开关晶体管140、142、144，与串行开关晶体管146、148及连接开关晶体管130。

请参照图3，实施例中，区域开关区138中的串行开关晶体管146、148的阈值电压(例如-1V)小于连接开关晶体管130的阈值电压(例如3V)。实现的方法包括使导电连接110(图1)的宽度W1小于位线106的宽度W2，亦即，使区域开关区138中的串行开关晶体管146、148的通道宽度大于连接开关晶体管130的通道宽度。或者/以及，使导电连接110的导电型相反于位线106邻接导电连接110的部分，亦即，使区域开关区138中的串行开关晶体管146、148的有源区导电型(例如N+型)相反于连接开关晶体管130的有源区导电型(例如P-型)。在一较佳实施例中，区域开关区138中的串行开关晶体管146、148被设计成常开型(normallyon)的开关装置，并利用施加在区块选择线BSL的偏压VBSL(图1)，控制连接开关晶体管130的开启、关闭状态，藉此控制位线106之间的电性导通与否。

请参照图1与图3，集成电路的操作方法包括对三维存储阵列的阶层进行Z方向的译码。实施例中，译码的方法包括编程串行选择线SSL1、SSL2(或其对应的串行开关晶体管142、144，以使串行选择线SSL1、SSL2的不同阶层(或其对应的不同阶层的串行开关晶体管142、144)具有不同的阈值电压。举例来说，方法包括施加偏压VBSL至区域开关区138中电性连接至连接开关晶体管130的栅极的区块选择线BSL，以开启连接开关晶体管130，并使连接开关晶体管130之间的位线106彼此电性导通。此外，施加偏压VSSL0、VSSL1、VSSL2至串行开关区136中电性连接至串行开关晶体管140、142、144的栅极的串行选择线SSL0、SSL1、SSL2，以关闭最外侧的串行开关晶体管140，并开启串行开关晶体管142、144。此外，施加偏压VL1、VLN至不同阶层的位线106，藉此使位于相同条纹叠层102上的不同阶层的串行开关晶体管140、142具有不同的阈值电压Vt。

以下举例说明选择最底层的第一阶层编程串行选择线SSL1的方法。在此步骤中，是提供偏压VW1、VWN至阵列区132中的字线WL，并提供偏压VSSL0至串行开关区136中的最外侧且可用作区域选择元件的串行选择线SSL0，以关闭字线WL与串行选择线SSL0。分别施加偏压VB1、VBN与VCSL至位线插塞126与共同源极插塞128。并且，提供偏压VBSL与VSSL2至区块选择线BSL与串行选择线SSL2，以开启区块选择线BSL与串行选择线SSL2。此外，透过导电插塞116提供偏压VL1至其电性连接的第一阶层的位线106，以选择第一阶层的位线106。其他第二至第八阶层的未选择的位线106则提供偏压VLN。此外，提供偏压VSSL1至串行选择线SSL1。透过偏压VL1与偏压VSSL1的设计，能调控串行选择线SSL1的第一阶层的阈值电压。根据一实施例的偏压的设计如表1列示如下，然本发明并不限于此。类似的概念亦可应用至编程选择其他阶层至串行选择线SSL1。

表1

VL1	VLN	VB1	VBN	VW1	VWN
						0V	8V	0V	0V	0V	0V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						0V	20V	8V	8V	0V	0V

以下举例说明选择第一阶层编程串行选择线SSL2的方法。在此步骤中，偏压的设计是类似参照表1所述的步骤，其中差异在于提供的偏压VSSL1是选择用以开启串行选择线SSL1，此外，透过偏压VL1与偏压VSSL2的设计，能控制串行选择线SSL2的第一阶层的阈值电压。此步骤根据一实施例的偏压的设计如表2列示如下，然本发明并不限于此。类似的概念亦可应用至编程选择其他阶层至串行选择线SSL2。

表2

VL1	VLN	VB1	VBN	VW1	VWN
						0V	8V	0V	0V	0V	0V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	CCSL
						0V	8V	20V	8V	0V	0V

阶层的译码是根据串行选择线SSL1与串行选择线SSL2的阈值电压Vt与施加在其上的偏压VSSLL1与VSSLL2而定。表3列示根据一实施例的具有八阶层阈值电压的两个串行选择线SSL1、SSL2(如图1或图3所示)。在一示范例中，举例来说，施加至串行选择线SSL1的3V偏压VSSL1打开位于第一阶层至第四阶层的串行开关晶体管142。施加至串行选择线SSL2的3V偏压VSSL2打开第四阶层至第八阶层的串行开关晶体管144。这些阶层的交集只有第四层，从而译码第四阶层。在另一示范例中，举例来说，施加至串行选择线SSL1的3V偏压VSSL1打开位于第一阶层至第四阶层的串行开关晶体管142。施加至串行选择线SSL2的6V偏压VSSL2打开所有阶层的串行开关晶体管144。这些阶层的交集为第一至第四阶层，从而译码第一至第四阶层。

表3

阶层	VSSLL1	VSSLL2
			第一阶层	Vt＝0V	Vt＝6V
第二阶层	Vt＝1V	Vt＝5V
			第三阶层	Vt＝2V	Vt＝4V
第四阶层	Vt＝3V	Vt＝3V
			第五阶层	Vt＝4V	Vt＝2V
第六阶层	Vt＝5V	Vt＝1V
			第七阶层	Vt＝6V	Vt＝1V
第八阶层	Vt＝V7	Vt＝0V

在实施例中，在译码步骤之后，可读取串行选择线SSL1(或串行选择线SSL2)的阈值电压VR1(或阈值电压VR2)。举例来说，表4列示根据一实施例的读取串行选择线SSL1的阈值电压VR1，其中是选择第一阶层与最左边的第一条位线。表5则列示根据一实施例的读取串行选择线SSL2的阈值电压VR2，其中是选择第一阶层与最左边的第一条位线。

表4

VL1	VLN	VB1	VBN	VW1	VWN
						3V	0V	0V	3V	0V	0V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						3V	VR1	8V	8V	0V	0V

表5

VL1	VLN	VB1	VBN	VW1	VWN
						3V	0V	0V	3V	0V	0V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						3V	8V	VR2	8V	0V	0V

亦可对串行选择线SSL1、SSL2进行擦除。实施例中，擦除的步骤可仅针对串行选择线SSL1、SSL2进行，而不对串行选择线SSL0、区域开关区138中的串行选择线、区块选择线BSL、阵列区132中的存储单元、与接地选择线GSL执行。举例来说，表6列示根据一实施例的擦除所有的串行选择线SSL1、SSL2的偏压。

表6

VL1	VLN	VB1	VBN	VW1	VWN
						14V	14V	14V	14V	8V	8V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						8V	0V	0V	8V	8V	14V

在擦除之后，可重新对串行选择线SSL1、SSL2进行编程，再设定适当的不同阶层的阈值电压，藉此编码三维存储器阵列。

在实施例中，对串行选择线SSL1、SSL2进行译码(编程)、读取与擦除的过程中，皆开启区块选择线BSL，藉此透过导电元件112提供适当的偏压至不同阶层的导电连接110，与透过导电连110接彼此电性连接的位线106。

在译码之后，可对阵列区132中，通过串行选择线SSL1与串行选择线SSL2被译码的阶层的存储单元134进行编程步骤。而在编程阵列区132中的存储单元134的过程中，选择的偏压大于串行开关晶体管146、148的阈值电压，且小于连接开关晶体管130的阈值电压，藉此关闭导电连接110，使得位线106的操作彼此独立，且不再电性连接至导电元件112。举例来说，表7列示根据一实施例的编程存储单元的偏压，其中是选择第一条位线106(施加在其上的偏压为VB1，其他未选择的位线106则施加偏压VBN)，并选择最靠近区块选择线BSL的第一页字线WL(施加在其上的偏压为VW1，其他未选择的字线WL则施加偏压VBN)。

表7

VL1	VLN	VB1	VBN	VW1	VWN
						0V	3V	0V	3V	20V	8V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						3V	VS1	VS2	0V	0V	0V

亦可对阵列区132中的存储单元134进行读取。读取步骤中，选择的偏压VBSL亦是使得导电连接110关闭，藉此使位线106的操作彼此独立，且不再电性连接至导电元件112。举例来说，表8列示根据一实施例的读取存储单元134的偏压，其中是选择第一条位线106(施加在其上的偏压为VB1，其他未选择的位线106则施加偏压VBN)，并选择最靠近区块选择线的第一页字线WL(施加在其上的偏压为VW1，其他未选择的字线WL则施加偏压VBN)。

表8

VL1	VLN	VB1	VBN	VW1	VWN
						0V	0V	3V	0V	0V	3V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						3V	VS1	VS2	0V	V3	V0

实施例中，存储单元134的编程与读取操作是有关于导电特性佳例如金属的位线插塞126与共同源极插塞128，而与由多晶硅材料形成的导电阶梯114无关，因此，编程与读取存储单元134具有高的操作效率。

亦可对阵列区132中的存储单元134进行擦除。实施例中，擦除的步骤可仅针对存储单元134进行，而不对串行选择线SSL0～SSL2、区块选择线BSL、与接地选择线GSL执行，并可维持串行选择线SSL1、SSL2不同阶层的偏压。此步骤中，是开启区块选择线BSL，藉此透过导电元件112提供适当的偏压VL1、VLN至不同阶层的导电连接110，与透过导电连接110彼此电性连接的位线106。举例来说，表9列示根据一实施例的擦除所有存储单元134的偏压。

表9

VL1	VLN	VB1	VBN	VW1	VWN
						14V	14V	14V	14V	0V	0V
VSSL0	VSSL1	VSSL2	VBSL	VGSL	VCSL
						8V	8V	8V	8V	8V	14V

实施例并不限于上述八阶层的不同阈值电压的两个串行选择线SSL1、SSL2(例如参照表3，阈值电压的变化有八种层次)，亦可视实际需求设计成不同数目的元件与阈值电压的配置。举例来说，表10列示三个串行选择线，其八阶层阈值电压的分布，其中阈值电压的变化有四种层次。表11列示四个串行选择线，其九阶层阈值电压的分布，其中阈值电压的变化有三种层次。表12列示六个串行选择线，其中阈值电压的变化有两种层次。而表13则显示对应表3、10至13的具有不同阈值电压的串行选择线的数目、阈值电压变化层次、与译码阶层数的关系，其中译码阶层数可等于阈值电压变化层次(不同阈值电压的串行选择线的数目/2)。以表3数据举例来说，译码阶层数等于8，其也等于8(2/2)。又以表10数据举例来说，译码阶层数等于8，其也等于4(3/2)。

表10

阶层	VSSLL1	VSSLL2	VSSLL3
				第一阶层	Vt＝0V	Vt＝6V	Vt＝2V
第二阶层	Vt＝2V	Vt＝6V	Vt＝0V
				第三阶层	Vt＝4V	Vt＝4V	Vt＝2V
第四阶层	Vt＝6V	Vt＝4V	Vt＝0V
				第五阶层	Vt＝0V	Vt＝2V	Vt＝6V
第六阶层	Vt＝2V	Vt＝2V	Vt＝4V
				第七阶层	Vt＝4V	Vt＝0V	Vt＝6V
第八阶层	Vt＝6V	Vt＝0V	Vt＝4V

表11

阶层	VSSLL1	VSSLL2	VSSLL3	VSSLL4
					第一阶层	Vt＝0V	Vt＝6V	Vt＝0V	Vt＝6V
第二阶层	Vt＝3V	Vt＝3V	Vt＝0V	Vt＝6V
					第三阶层	Vt＝6V	Vt＝0V	Vt＝0V	Vt＝6V
第四阶层	Vt＝0V	Vt＝6V	Vt＝3V	Vt＝3V
					第五阶层	Vt＝3V	Vt＝3V	Vt＝3V	Vt＝3V
第六阶层	Vt＝6V	Vt＝0V	Vt＝3V	Vt＝3V
					第七阶层	Vt＝0V	Vt＝6V	Vt＝6V	Vt＝0V
第八阶层	Vt＝3V	Vt＝3V	Vt＝6V	Vt＝0V
					第九阶层	Vt＝6V	Vt＝0V	Vt＝6V	Vt＝0V

表12

阶层

VSSLL1

VSSLL2

VSSLL3

VSSLL4

VSSLL5

VSSLL6

第一阶层

Vt＝0V

Vt＝6V

Vt＝0V

Vt＝6V

Vt＝0V

Vt＝6V

第二阶层

Vt＝6V

Vt＝0V

Vt＝0V

Vt＝6V

Vt＝0V

Vt＝6V

第三阶层

Vt＝0V

Vt＝6V

Vt＝6V

Vt＝0V

Vt＝0V

Vt＝6V

第四阶层

Vt＝6V

Vt＝0V

Vt＝6V

Vt＝0V

Vt＝0V

Vt＝6V

第五阶层

Vt＝0V

Vt＝6V

Vt＝0V

Vt＝6V

Vt＝6V

Vt＝0V

第六阶层

Vt＝6V

Vt＝0V

Vt＝0V

Vt＝6V

Vt＝6V

Vt＝0V

第七阶层

Vt＝0V

Vt＝6V

Vt＝6V

Vt＝0V

Vt＝6V

Vt＝0V

第八阶层

Vt＝6V

Vt＝0V

Vt＝6V

Vt＝0V

Vt＝6V

Vt＝0V

表13

图4至图9绘示根据一实施例的集成电路的制造流程。

请参照图4，提供一叠层结构154，其是由交互叠层的多个介电层与导电层构成。在叠层结构154中形成位线插塞126与共同源极插塞128，其穿过叠层结构154中所有的导电层，藉此短接不同阶层的导电层。位线插塞126与共同源极插塞128的形成方法可包括在叠层结构154中形成穿孔，并以导电材料例如金属或其他导电性佳的材料填充穿孔。

请参照图5，图案化叠层结构154，以形成条纹叠层102、连接在条纹叠层102之间的连接叠层104、以及与连接叠层104相连的阶梯叠层124与板叠层120。一实施例中，调整区域开关区138(图1与图3)的串行开关晶体管146、148与连接开关晶体管130具有不同的阈值电压的方法，是通过刻蚀工艺，控制导电连接110与位线106分别具有不同的宽度W1、W2(临界尺寸CD)。举例来说，导电连接110的宽度W1可设计成比位线106的宽度W2小，藉此使串行开关晶体管146、148(图3)的阈值电压Vt小于连接开关晶体管130。而连接位线106的导电连接110能强化具有大的深宽比值的位线106，避免位线106发生倒塌的问题，也避免因位线106倒塌造成产品良率下降的问题。

请参照图6，一实施例中，进行第一斜角掺杂工艺，朝连接叠层104(或导电连接110)未接触条纹叠层102(或含硅材料例如多晶硅材料的位线106)(或未被条纹叠层102遮蔽)的侧壁注入第一掺杂质至导电连接110。然后，在所有叠层上形成介电层122(可参照图2)。一实施例中，介电层122为氧化物-氮化物-氧化物(ONO)多层叠层，其形成方法可涉及热工艺，通过此热工艺，能将注入至导电连接110中的第一掺杂质扩散至位线106邻接导电连接110的部分中。然后，进行第二斜角掺杂工艺，朝连接叠层104(或导电连接110)未接触条纹叠层102(或位线106)(或未被条纹叠层102遮蔽)的侧壁注入第二掺杂质至导电连接110。一实施例中，举例来说，由于第二斜角掺杂工艺之后并未进行热工艺，因此其掺杂的区域是限制在比第一斜角掺杂工艺更狭窄的区域中，例如限制在导电连接110的区域中，而未扩散至位线106。通过上述第一斜角掺杂工艺、热工艺与第二斜角掺杂工艺，可调整区域开关区138(图1或图3)的串行开关晶体管146、148与连接开关晶体管130具有不同的阈值电压。一实施例中，第一斜角掺杂工艺是用以N+型掺杂区，第二斜角掺杂工艺是用以P-型掺杂区，藉此使串行开关晶体管146、148的阈值电压小于连接开关晶体管130。一实施例中，可同时使用上述掺杂方法与参照图5说明的宽度W1、W2设计，来调变串行开关晶体管146、148与连接开关晶体管130的阈值电压。

请参照图7，形成导电线，其包括串行选择线SSL0、SSL1、SSL2、区块选择线BSL、字线WL与接地选择线GSL。方法可包括形成导电材料覆盖如图6所示的结构上，并填充结构中不同元件之间的沟道，然后，利用刻蚀工艺图案化导电材料，藉此形成串行选择线SSL0、SSL1、SSL2、区块选择线BSL、字线WL与接地选择线GSL。刻蚀的方式可以直接刻蚀、或孔洞形式的刻蚀工艺达成。实施例中，所有的导电线皆覆盖在各叠层的上表面上，并不需要对例如串行选择线SSL0、SSL1、SSL2进行额外的刻蚀步骤，来移除位在叠层的上表面上的部分以形成岛状的串行选择线，因此，工艺简单的成本低。

请参照图8，可利用刻蚀工艺移除部分的阶梯叠层124，以形成分别露出不同阶层的导电阶梯114的开口118。

请参照图9，形成导电插塞116，其分别连接至不同阶层的导电阶梯114。导电插塞116的形成方法可包括，以介电材料填充开口118，然后例如以刻蚀工艺移除部分的介电材料以形成露出不同阶层的导电阶梯114的穿孔。然后，利用导电材料填充穿孔以形成导电插塞116。实施例中，可以导电性佳的材料例如金属，形成接触垫(如156、158)于露出的位线插塞126、共同源极插塞128与导电插塞116上。

图10绘示根据一实施例的集成电路的平面图，其与图1所示的集成电路差异在于，区块选择区中的导电连接110是以错开的排列方式连接在位线106之间。相较于图1，图10的设计对于参照图6所述的斜角掺杂工艺是具有较大的工艺窗口，以形成阈值电压较大的导电连接110。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种集成电路，包括：

一三维存储阵列，包括多个阶层，这些阶层各包括一第一NAND串行、一第二NAND串行、与连接开关晶体管的二维阵列，这些第一与第二NAND串行包括存储单元及串行开关晶体管，这些连接开关晶体管偶接至该第一NAND串行的这些串行开关晶体管其中串联的两个之间；以及

多个条选择线，电性耦接至这些串行开关晶体管与这些连接开关晶体管。

2.根据权利要求1所述的集成电路，其中这些连接开关晶体管其中一个被耦接在该第一NAND串行的这些串行开关晶体管其中串联的该两个之间的一第一节点与该第二NAND串行的这些串行开关晶体管其中串联的两个之间的一第二节点之间。

3.根据权利要求1所述的集成电路，包括这些存储单元所在的一阵列区，这些串行开关晶体管其中一部分所在的一串行开关区，以及这些串行开关晶体管其中另一部分与这些连接开关晶体管所在的一区域开关区，其中该区域开关区位于该阵列区与该串行开关区之间，该区域开关区中的这些串行开关晶体管的阈值电压小于这些连接开关晶体管。

4.根据权利要求3所述的集成电路，其中，

该区域开关区中的这些串行开关晶体管的通道宽度大于这些连接开关晶体管；及/或

该区域开关区中的这些串行开关晶体管的有源区导电型是相反于这些连接开关晶体管。

5.一种集成电路，包括：

多个条纹叠层，各包括不同阶层的多个导电条纹；

多个连接叠层，各包括电性连接这些导电条纹的不同阶层的多个导电连接；

多个导电线，与这些条纹叠层交错配置，且这些导电线中不位在最外侧的一个是同时覆盖这些连接叠层；以及

一介电层，配置在这些导电线与这些导电条纹之间，并配置在这些导电连接与这些导电线之间。

6.根据权利要求5所述的集成电路，其中这些导电条纹用作位线，这些导电线包括：

多个串行选择线；

多个字线；

一区块选择线，配置于这些串行选择线与这些字线之间，该区块选择线与这些位线交错配置，并同时覆盖这些导电连接；

一接地选择线，配置在这些字线相对于该区块选择线的一侧，该集成电路更包括：

多个位线插塞；

多个共同源极插塞，与这些位线插塞成对地分别配置在这些位线的相对末端侧，这些共同源极插塞与这些位线插塞各短接这些条纹叠层中相同一个的这些导电条纹；以及

多个导电元件，分别电性连接不同阶层的这些导电连接，并分开于这些导电条纹，这些导电元件各包括：

一导电阶梯，连接这些导电连接中对应阶层的一个，并分开于这些导电条纹；以及

一导电插塞，连接该导电阶梯。

7.根据权利要求5所述的集成电路，其中，

这些导电连接的宽度小于这些导电条纹的宽度；或/及

这些导电连接的导电型是相反于这些导电条纹邻接这些导电连接的部分。

8.一种集成电路的操作方法：

施加偏压至一区域开关区中电性连接至多个连接开关晶体管的栅极的一区块选择线，以开启这些连接开关晶体管并使这些连接开关晶体管之间的多个位线彼此电性导通；以及

施加偏压至一串行开关区中电性连接至多个串行开关晶体管的栅极的多个串行选择线，并施加偏压至不同阶层的这些位线，藉此使位于相同条纹叠层上的不同阶层的这些串行开关晶体管具有不同的阈值电压。

9.一种集成电路的制造方法，包括：

图案化一叠层结构，以形成多个条纹叠层与连接在这些条纹叠层之间的多个连接叠层，这些条纹叠层包括不同阶层的多个导电条纹，这些连接叠层包括不同阶层的多个导电连接；

进行一第一斜角掺杂工艺，朝这些导电连接未接触这些导电条纹的多个侧壁注入一第一掺杂质至这些导电连接；

进行一热工艺，以使注入至这些导电连接中的该第一掺杂质扩散至这些导电条纹邻接这些导电连接的部分中；以及

进行一第二斜角掺杂工艺，朝这些导电连接未接触这些导电条纹的这些侧壁注入一第二掺杂质至这些导电连接。

10.根据权利要求9所述的集成电路的制造方法，包括利用该热工艺形成一介电层于该连接叠层与条纹叠层上，其中该第一掺杂质与该第二掺杂质具有不同的导电型。