JPH031575A - 大規模ｅｐｒｏｍメモリ及びその製造方法 - Google Patents

大規模ｅｐｒｏｍメモリ及びその製造方法

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JPH031575A
JPH031575A JP1207053A JP20705389A JPH031575A JP H031575 A JPH031575 A JP H031575A JP 1207053 A JP1207053 A JP 1207053A JP 20705389 A JP20705389 A JP 20705389A JP H031575 A JPH031575 A JP H031575A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ この発明は、半導体メモリに関し、特に現在ＥＰＲＯＭ
と呼ばれている電気的にプログラム可能な不揮発性メモ
リに関する。更に、この発明は浮遊ゲート・メモリの製
造方法に関する。
大規模メモリ、例えば１６メガビツトまで記憶可能なメ
モリを得る場合は、各セルの大きさをできる限り小さ（
しなければならない。
勿論、物理的な問題により、特にフォトリソグラフィッ
ク・パターンの大きさによる限界が存在する。他の限界
として、メモリ動作を乱す、製造処理に関連した寄生の
電気的パラメータによるものがある。
従来のメモリの基本メモリ点を第１Ａ図及び第１Ｂ図に
示す。第１Ａ図は電気的な図であり、第１Ｂは基本メモ
リ点の概要断面図である。
第１Ａ図は浮遊ゲート・メモリのトランジスタＴを示す
。このトランジスタＴは、浮遊ゲート１及び制御ゲート
２を有すると共に、第１導電形式（ソース３及びドレイ
ン４）の２つの半導体領域が浮遊ゲート１及び制御ゲー
ト２により覆われた逆の導電形式のチャネル領域により
分離されている。
制御ゲート２はワード・ラインＬＭに接続されている。
ドレイン４はビット・ラインＬＢに接続されている。
このようなメモリ点を書き込むために、浮遊ゲ−ト１は
制御ゲート２にホット・キャリアを与えて注入すること
により、荷電される。その間に、ソース３とドレイン４
との間を流れる電流は、浮遊ゲート１に荷電キャリア（
電子）を捕捉するのに十分な量である。この書き込み処
理は、トランジスタＴの導電しきい値を増加させるもの
であり、−旦書き込まれると（即ちブログムされると）
、その制御ゲート２を介してプログラムされてなかった
ときより高電位のときにのみ電流が流れる。
メモリ点に記憶されている情報を読み出すために、非プ
ログラム状態では導電しきい値電圧より高い電圧、また
プログラム状態では導電しきい値電圧より低い電圧がこ
のメモリ点のトランジスタの制御ゲート２に印加される
。ソース３とドレイン４との間に適当な電位差を与え、
トランジスタＴに電流が流れたときは、メモリ点は非プ
ログラム状態にある。トランジスタＴに電流が流れない
ときは、メモリ点はプログラム状態にある。
メモリ点が（プログラム電位Ｖｐｐ　）にプログラムさ
れているときに制御ゲート２に印加される電圧は、例え
ば１５Ｖである。そのときのドレイン電圧■。。は例え
ばＩＯＶであり、ドレイン電圧Ｖ。Ｃは例えばＯｖ（又
は接地電圧）である。
メモリ点の読み出し中に制御ゲート２に印加される電圧
は、例えば５ｖである。そのときのドレイン電圧ＶＣＣ
は例えば１．５Ｖであり、ソース電位は例えばＯｖ即ち
接地電位である。
第１Ｂ図を参照すると、シリコン・ウェーハ上に設計さ
れたメモリ点の断面図が示され、トランジスタＴの浮遊
ゲート１及び制御ゲート２が示されているのが解る。ソ
ース３及びドレイン４は第１導電形、例えばＮ゛の２つ
のソース領域であり、逆導電形式、例えばＰ″のチャネ
ル領域７により分離されている。
トランジスタＴの浮遊ゲート１は第１ポリシリコン・レ
ベル（ポリ−１）からなる。浮遊ゲート１はゲート酸化
物層とも呼ばれる２酸化シリコン層５により基板から絶
縁されている。
浮遊ゲート１上には２酸化シリコン層６が存在する。２
酸化シリコンＨ６は浮遊ゲート１と制御ゲート２との間
に配置される。制御ゲート２は第２ポリシリコン・レベ
ル（ポリ−２）から形成されている。２酸化シリコン層
６はインクポリ−酸化物層とも呼ばれている。
このメモリにおいて、トランジスタＴの制御ゲート２は
、ワード・ラインＬＭに接続されている。
ソース３は接地され、ドレイン４はビット・ラインＬＢ
に接続されている。
トランジスタのドレインは、通常のメモリ構造及び関連
するプログラム・モードでは、同一ワード・ラインＬＭ
について隣接するトランジスタのドレインから厚い酸化
シリコンにより電気的に絶縁される必要がある。このよ
うな絶縁をしなければ、プログラムなしに、又は同時に
他方をプログラムを消すことなく、特殊なメモリ点をプ
ログラムすることはできない。
しかし、隣接する２つのメモリ点を絶縁するための厚い
酸化膜は、主として局部的な酸化処理（ロコス）により
得るときは、大面積を必要とする。
局部的な酸化処理の代りに、酸化物充填溝により、セル
の大きさを減少させることが示唆されていたが、この技
術は工業的に実現するのが容易ではない。
従って、フランス特許出願第８６７１２９３８号は、メ
モリ点全体の大きさを減少させるために、従ってメモリ
の記憶容量を増加させるために、厚い酸化物層及びドレ
イン及びソースに向う多数のコンタクトをなくした構造
を用いることを示唆している。これらの構造はチエッカ
・ボード構造と呼ばれている。
第２図はこのようなチエッカ・ボード構造において隣接
する９メモリ点の平面図である。
ＴＩＪはメモリ点アレーを形成する種々の浮遊ゲート・
トランジスタを表わし、ｉは行インデックス表わし、ｊ
は列インデックス表わす。
従って、トランジスタＴｌｌ〜Ｔ１３は第１行、トラン
ジスタＴ２１〜Ｔ２３は第２行、トランジスタ７３１〜
Ｔ３３は第３行を構成している。同様に、トランジスタ
Ｔｌｌ〜Ｔ３１は第１列、トランジスタＴ１２〜Ｔ３２
は第２列トランジスタＴ１３〜丁３３は第３列を構成す
る。
同一行のトランジスタ制御ゲートは、列１〜３について
同一ワード・ラインＬＭＩ−ＬＭ３とそれぞれ相互接続
されている。
このワード・ラインは水平方向（行方向）に伸延する導
体（実際にはポリシリコン）からなる。
各トランジスタは、列１〜４についてＬＢＩ、ＬＢ２、
ＬＢ３及びＬＢ４により、一般化するとＬＢ、により表
わされるビット・ラインを形成するために、列方向に伸
延する第１導電形の拡散領域を、隣接する２つの同一行
のトランジスタと共有する。従って、これらのワード・
ラインＬＢ、は、トランジスタの位置でソース又はドレ
インに対応する。
第３図は第２図の線ＹＹ’に沿った断面図である。素子
は基板１０上に配列される。トランジスタの浮遊ゲート
１１は第１ポリシリコン・レベル（ポリ−１）により形
成され、２つのビット・ライン間に配列される。トラン
ジスタの制御ゲート１２はトランジスタの位置に配列さ
れたワード・ラインＬＭ２の部分により形成される。ワ
ード・ライン、従ってトランジスタの制御ゲート１２は
第２ポリシリコン・レベル（ポリ−２）により形成され
る。
ゲート酸化物層１３はトランジスタの浮遊ゲートの下に
配列される。
酸化物層１４はトランジスタの浮遊ゲート間に配列され
る。プレーナ・プロセスを用いて通常、同一レベルで酸
化物層１４の上面、及びポリシリコン・レベルの上面を
設ける。例えば、酸化物層１４はテトラエチル・オルト
ケイ酸塩即ちＴＥＯＳから形成される。
インターポリ−酸化物層１５は浮遊ゲート１１及び酸化
層１４を覆う。
このような構造のプログラム形態は、特殊なものであり
、前述のフランス特許出願に開示されている。これは、
各メモリ点がソース領域又は拡散領域とすることができ
る領域を、同一行の隣接する２メモリ点のそれぞれと共
有することによる。
従って、メモリ点のプログラムは隣接するメモリ点を考
慮しなければならない。これは、アドレス機構を非常に
複雑にする。
第４図は、トランジスタ、例えばトランジスタ２２の位
置に存在する容量の図である。
電圧九がワード・ラインＬＭ２に印加されたときは、次
式からこれら２電圧に関連する結合係数γを計算するこ
とにより、浮遊ゲート１１上の電圧ｖ２が得られる。
ＶＦ＝　γＶＭ この関係は、インターポリ−酸化物層のレベルにおける
容量と全ての容量の総和との間の比によって決定される
。
第４図はワード・ラインＬＭ２と浮遊ゲート１１との間
のインターポリ−酸化物１ｉ１５のレベルにおける容量
Ｃｏｔを示す。更に、浮遊ゲート１１と基板１０との間
のゲート酸化物層１３のレベルで容量Ｃ０ａが存在する
。
結合係数γは γ＝Ｃｏ　ｒ／　（Ｇｏ　ｒ　＋Ｃｏａ）により決定さ
れる。
結合係数γを表わす値を、素子の大きさの通常値を用い
ることにより計算することができる。
−行方向の浮遊ゲートの長さ＝０．５μｍ−インターポ
リー酸化物層の厚さ：　２０ｎｍ−ゲート酸化物層の厚
さ：　２０ｎｍ。
結合係数γの値は、０．５／２０と０．５／２０４０．
５／２０との間の比に等しく、即ち０．５０のみである
。
この発明は、結合係数γを改良することができると共に
、通常のアドレス機構を用いた新しい構造を提供するも
のである。更に、この新しい構造には、厚い酸化領域が
存在せず、これがメモリの大きさを減少させる。
この発明によれば、メモリは、第１方向（行方向）に伸
延するワード・ライン、及び第２方向（列方向）に伸延
するビット・ラインからなり、各メモリ点が一対の浮遊
ゲートＭＯ３トランジスタにより形成され、前記一対の
２つのトランジスタが第１導電形の拡散によって形成さ
れた共通ドレイン領域を有し、前記第１導電形が列方向
に伸延して、第２導電形の基板上にビット・ラインを形
成し、一対のトランジスタがそれぞれ行方向に前記共通
拡散領域の各側部上に配列された列に沿って伸延する前
記第１導電形の拡散からなるソース領域を有し、前記ソ
ース領域が同一電位に相互接続され、更に、導電領域が
多対の２つのトランジスタの浮遊ゲートに接続され、か
つ前記トランジスタ対により構築された前記メモリ点に
接続されたワード・ラインと揃えられ、かつ前記対のト
ランジスタ位置で前記制御ゲートに対応している。
この発明の前述の及び他の目的、特徴及び効果は、以下
、付図に示す好ましい実施例の詳細な説明から明らかと
なる。
一般に、集積回路の表記分野では規約として種々の図面
が同−図面内、又は一つの図面から他の図面へ一定した
縮尺により描かれることはないことに注目すべきである
。特に、種々の層の厚さは図の読み易さに寄与するよう
に任意に描かれる。
［実施例の詳細な説明］ 第５図はこの発明による構造の実施例の平面図である。
第２図のように、トランジスタは行列のアレーに従って
配列されている。
行ｉのトランジスタの制御ゲートはここでもワード・ラ
インＬＭ、に相互接続されている。
しかし、この構造において、各メモリ点は一対のトラン
ジスタにより形成されている。２つのメモリ点は、例え
ば図ではハツチングにより示されると共に、ＰＭＩ及び
ＰＭ２により表わされている。
導電領域２５は多対の２トランジスタの浮遊ゲートに接
続されている。ビット・ラインＬＢ、は各トランジスタ
間に配列されることなく、２つのトランジスタ列によっ
て分離されている。
第６図は第５図の線ＹＹ’に沿ったメモリ点の断面図で
ある。このメモリ点、例えばメモリ点ＰＭＩもハツチン
グにより表わされている。
素子は基板２０上に配列されている。２つのトランジス
タＴ２２及びＴ２３は、メモリ点を構成する一対のトラ
ンジスタを形成しており、ドレイン領域２１を共有して
いる。共通のドレイン領域２１はビット・ラインＬＢＩ
を形成する列に沿って伸延する第１導電形の拡散により
形成されている。
２つのトランジスタＴ２２及びＴ２３はそれぞれ第１導
電形の拡散により形成されたソース領域２２を有する。
これらの拡散は列に沿って伸延し、かつ行方向に共通の
ドレイン領域の各側部に配列されている。また、各ソー
ス領域は同一列の隣接するメモリ点のトランジスタと共
有される。
トランジスタの浮遊ゲート２３は第１ポリシリコン・レ
ベル（ポリ−１）により形成される。ゲート酸化物層２
４はトランジスタの浮遊ゲート２３の下に配列される。
導電領域２５は２つのトランジスタＴ２２及びＴ２３の
各浮遊ゲートに接続される。導電領域２５は第２ポリシ
リコン・レベル（ポリ−２）により形成される。この導
電領域２５はその表面がインターポリ−酸化物層２６に
より覆われ、またその両端が行方、向に角酸化領域と呼
ばれる酸化領域２７により覆われる。
酸化物層２９はトランジスタ浮遊ゲート間に配列される
。チエッカ・ボード型の構造のように、プレーナ・プロ
セスを用いて同一レベルに酸化物層２９の上面及び第１
ポリシリコン・レベルの上面を設ける。酸化物層２９は
例えばＴＥＯＳからなる。
ワード・ラインＬＭ２は構造全体を覆っている。
インターポリ−酸化物層２６及び酸化領域２７はワード
・ラインＬＭ２から導電領域２５を絶縁させる。
ワード・ラインＬＭ２はメモリ点の位置で制御ゲート２
８に対応する。
第７図は第５図の線ｚｚ°に沿った断面図である。
トランジスタＴ１３、Ｔ２３及びＴ３３は第６図にも示
されている。各トランジスタはゲート酸化物層２４の上
に配列したトランジスタの浮遊ゲート２３を有する。導
電領域２５は浮遊ゲート２３の上に、かつインターポリ
−酸化物層２６の下に配列される。ワード・ラインＬＭ
Ｉ　、ＬＭ２及びＬＭ３はインターポリ−酸化物層２６
上に配列され、かつ導電領域の位置で制御ゲート２８に
対応している。
第８図は、この発明による構造のメモリ点の位置に存在
する容量の図である。第８図はワード・ラインＬＭ２と
導電領域２５との間に配列されたインターポリ−酸化物
層２６のレベルに容量Ｃ°。１を示す。
浮遊ゲート２３と基板（２０）との間に配列されたゲー
ト酸化物層２４のレベルには、容量Ｃ゛。。も存在する
。メモリ点には２つの容量Ｃ°。６が存在する。浮遊ゲ
ート２３を分離するＴＥＯ３酸化物層のレベルに容量Ｃ
０゜も存在する。
結合係数γは次式により定義される。
Ｔ　＝Ｃ’ｏ＋／　（Ｃ’ｏ＋＋Ｃ’ｏｃ＋Ｃｏｏ＋Ｃ
’ｏａ）結合係数γを表わす値を、素子の大きさの通常
値を用いて計算することができる。即ち、−行方向に浮
遊ゲートの長さ＝０．５μｍ−行方向のＴＥＯ３酸化物
層の長さ＝０．６μｍ−インターポリ−酸化物層の厚さ
：　２０ｎｍ−ゲート酸化物層の厚さ：　２０ｎｍ −ＴＥＯ３酸化物層の厚さ：　２００ｎｍ結合係数γの
値は、（０，５＋０．６＋０．５）／２０と、（０，５
＋ｏ、　６＋０．５）／２０＋０．５／２０＋０．６　
（２００＋２０）　＋０．５／２０との間の比に等しい
。
結合係数γは０．６１である。
この発明による構造により、結合係数を改善することが
できる。
この構造には厚い酸化領域が存在しないので、好ましい
ブレーナ化条件が得られる。
最後に、例えばアルミニウムの導線（図示なし）は、各
ビット・ラインの上に配列される。これらの導線は他の
メモリ・ブロックのビット・ラインと接続されるので、
これらのビット・ライン及びこのビット・ラインを接続
しているトランジスタのドレインに所望の電圧が印加さ
れる。チエッカ・ボード構造の場合に、このような導線
は多対のトランジスタ列間に配列される。この発明によ
る構造では、２つのトランジスタ列が隣接する２つの導
線を分離する。従って、導線の実施は第２の場合の方が
容易である。
【図面の簡単な説明】
第１Ａ図は電気回路図に対応する従来のメモリの基本的
なメモリ点を示す図、 第１Ｂ図は基本的なメモリ点の概要断面に対応する従来
のメモリの基本的なメモリ点を示す図、第２図は従来の
チエッカ・ボード・パターンに従ってシリコン・ウェー
ハ上で隣接する９つのメモリ点の設計の平面図、 第３図は第２図の線ＹＹ’に従った断面図、第４図は第
２図の構造においてトランジスタの位置に存在する容量
の図、 第５図はこの発明による構造の平面図、第６図は第５図
の線画゛による断面図、第７図は第５図の線ｚｚ°によ
る断面図、第８図は第５図の構造メモリ点の位置に存在
する容量の接続図である。 ２０・・・基板、 ２１・・・共通ドレイン領域、 ２２・・・ソース領域、 ２３・・・　トランジスタ浮遊ゲート、２４・・・ゲー
ト酸化物層、 ２５・・・導電領域、 ２６・・・インターポリ−酸化物層、 ２７・・・酸化領域、 ２８・・・制御ゲート、 ２９・・・酸化物層、 ＬＢＩ〜ＬＢ５・・・ビット・ライン、ＬＭ１〜ＬＭ３
・・・ワード・ライン、Ｔ、Ｔ１．Ｔ２、Ｔ１１〜Ｔ１
３、Ｔ２１〜Ｔ２３、Ｔ３１〜Ｔ３３・・・トランジス
タ。

Claims (7)

    【特許請求の範囲】
  1. （１）第１方向（行方向）に伸延するワード・ライン（
    ＬＭ１〜ＬＭ３）、及び第２方向（列方向）に伸延する
    ビット・ライン（ＢＬ１〜ＢＬ４）からなる大規模ＥＰ
    ＲＯＭメモリにおいて、 各メモリ点は一対の浮遊ゲートＭＯＳトランジスタによ
    り形成され、 前記対の２つの浮遊ゲートＭＯＳトランジスタは第１導
    電形の拡散によって形成された共通ドレイン領域（２１
    ）を有し、前記第１導電形が第２導電形の基板（２０）
    内のビット・ラインを形成する列に沿って伸延し、 各対のトランジスタは列に沿って伸延し、かつ行方向に
    沿って前記共通ドレイン領域の各側部に配列された前記
    第１導電形の拡散からなるソース領域（２２）を有する
    と共に、前記ソース領域が同一電位に相互接続され、 導電領域（２５）は各対の２つのトランジスタの浮遊ゲ
    ート（２３）に接続され、かつ前記対のトランジスタに
    より構築された前記メモリ点に接続されているワード・
    ラインと揃えられると共に、前記ワード・ラインが前記
    対のトランジスタの位置で、制御ゲート（２８）に対応
    している ことを特徴とする大規模ＥＰＲＯＭメモリ。
  2. （２）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
    、第１酸化物層（２９）が前記トランジスタの浮遊ゲー
    ト（２３）間に配列され、前記導電領域（２５）の行方
    向の大きさがほぼ浮遊ゲート（２３）の行方向の大きさ
    の２倍及び前記第１酸化物層（２９）の大きさの総和に
    等しく、導電領域（２５）の行方向の大きさがほぼ前記
    ワード・ラインの大きさ及びトランジスタの浮遊ゲート
    の大きさに等しい ことを特徴とする大規模ＥＰＲＯＭメモリ。
  3. （３）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
    、 前記浮遊ゲート（２３）、前記導電領域（２５）及び前
    記ワード・ライン（ＬＭ＿ｉ）は第１、第２及び第３ポ
    リシリコン・レベルからそれぞれ形成されていることを
    特徴とする大規模ＥＰＲＯＭメモリ。
  4. （４）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
    、前記導電領域（２５）はその上面が第２酸化レベル（
    ２６）により覆われると共に、その端部が行方向に角酸
    化領域（２７）により覆われて、前記導電領域（２５）
    と前記第２酸化層（２６）及び前記角酸化領域（２７）
    を覆うワード・ラインとの間の絶縁を確保することを特
    徴とする大規模ＥＰＲＯＭメモリ。
  5. （５）第１導電形の基板上に行及び列方向に配列された
    浮遊ゲートＭＯＳトランジスタからなるメモリの製造方
    法において、当該メモリの各メモリ点が行に従って配列
    された一対のトランジスタにより形成され、前記製造方
    法は 前記トランジスタの浮遊ゲート（２３）を決定するよう
    に、第１ポリシリコン・レベルを堆積してエッチングし
    、列に従ってストリップを形成するステップと、 マスクとして前記第１ポリシリコン・レベルを用いて前
    記第２導電形のドーパントを埋込み、交互する前記トラ
    ンジスタのドレイン（２１）及びソース（２２）の列を
    形成するステップと、 前記第１ポリシリコン・レベルの種々のストリップ間に
    絶縁ストリップを形成するステップと、第２ポリシリコ
    ン・レベル（２５）を堆積し、その表面（２６）を絶縁
    するステップと、 前記第２ポリシリコン・レベル（２５）をエッチングし
    、列に従って一対のトランジスタの浮遊ゲートを形成す
    るように隣接する複数対のストリップを覆うステップと
    、 前記第２ポリシリコン・レベル（２７）の表面領域を横
    方向に一絶縁するステップと、 第３のポリシリコン・レベルを堆積するステップと、 列に従って同一マスクにより、前記第３ポリシリコン・
    レベルをエッチングするステップと、絶縁層を形成する
    ステップと、 前記第３ポリシリコン・レベルの残りのストリップ（ワ
    ード・ライン）と、前記ドレインの列（ビット・ライン
    ）と、ソースの列との接触を確立するステップと を有することを特徴とするメモリの製造方法。
  6. （６）請求項５記載のメモリの製造方法において、前記
    第１ポリシリコン・レベルのストリップ間の絶縁ストリ
    ップは同一レベルに前記ストリップ（２９）の上面及び
    前記第１ポリシリコン・レベルの上面を配置させるプレ
    ーナ・プロセスにより形成されることを特徴とするメモ
    リの製造方法。
  7. （７）請求項６記載のメモリの製造方法において、前記
    絶縁ストリップはテトラエチル・オルト酸化シリコン（
    ＴＥＯＳ）から形成されることを特徴とするメモリの製
    造方法。
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