KR100192476B1 - 다중 비트 메모리 셀의 데이타 센싱장치 및 방법 - Google Patents

다중 비트 메모리 셀의 데이타 센싱장치 및 방법 Download PDF

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Abstract

본 발명은 반도체 장치에서 저장된 정보를 읽는 장치 및 방법에 관한 것으로, 특히 두 개 이상의 다중 레벨로 프로그램된 메모리 셀의 저장 데이타를 읽어내는 다중 비트 셀의 데이타 센싱 장치 및 방법에 관한 것이다. 이와같은 본 발명은 m-비트 메모리 셀일 경우 2m-개의 기준전압 중 맨 처음 중간값의 기준전압을 메모리 셀의 제어 게이트에 인가하고 그때 메모리 셀의 드레인 전류 검출유무에 따라 0 또는 1을 최상위 비트 데이타로 센싱하고, 상기 상태에서 드레인 전류가 검출되면 처음에 인가된 기준전압보다 더 낮은 기준전압 중 중간값의 기준전압을 메모리 셀의 제어 게이트에 인가하고 드레인 전류가 검출되지 않으면 처음 인가된 기준전압보다 더 높은 기준전압 중 중간값의 기준전압을 메모리 셀의 제어 게이트에 인가하여 다시 드레인 전류 검출유무에 따라 상기와 같은 방법으로 두번째 비트의 데이타를 출력하는 과정을 반복하여 최하위 비트 데이타까지 출력한 것이다.

Description

다중 비트 메모리 셀의 데이타 센싱장치 및 방법
제1도는 종래의 다중 비트 메모리 셀의 센싱장치 구성도.
제2도는 종래의 다중 비트 메모리 셀의 센싱장치의 동작을 설명하기 위한 그래프.
제3도는 본 발명 일 실시예의 다중 비트 셀의 데이타 셀싱 장치 구성 블럭도.
제4도는 제3도 제어부의 상세한 회로 구성도.
제5도는 제4도 디코딩부의 상세한 회로 구성도.
제6도는 제3도 스위칭부의 상세한 회로 구성도.
제7도는 본 발명 일 실시예의 다중 비트 셀의 데이타 센싱 동작 순서도.
제8도는 본 발명에 따른 m 비트 셀의 문턱 레벨과 그에 상응하는 기준전압 설명도.
제9도는 본 발명 일 실시예의 기준전압 선책 설명도.
제10도는 본 발명의 다중 비트 메모리 셀의 데이타 세닝방법 순서도.
제11도는 본 발명의 다중 비트 메모리 셀의 센싱방법에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기준전압 발생부 2 : 스위칭부
3 : 메모리 셀 4 : 센싱부
5 : 제어부 6 : 쉬프트 레지스터부
7 : 디코딩부 8 : 클럭신호 제어부
9 : 래치부 10 : 선택부
IC1 : 지연기 IC2 : 낸드 게이트
IC3, IC6, IC10, IC11, IC12 : 앤드 게이트
IC4, IC5, IC8, IC9 : 인버터 IC7 : 노아 게이트
F/F1, F/F2 : 플립플롭 Q1, Q2, Q3, Q4 : 트랜지스터
본 발명은 반도체 장치에서 저장된 정보를 읽는 장치 및 방법에 관한 것으로, 특히 두 개 이상의 다중 레벨로 프로그램된 메모리 셀의 저장 데이타를 읽어내는 다중 비트 셀의 데이타 센싱 장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자롤 나눌 수 있다.
휘발성 메모리 소자로는 데이타의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리 소자로는 롬(ROM)과 EPROM(Erasable Prog-raamable ROM) 및 EEPROM(electrically Erasable Programmable ROM)이 있다.
비휘발성 메모리 소자중 롬(ROM)은 일단 정보가 기억되면 다시 프로그램할 수 없는 메모리 소자이며, EPROM과 EEPROM은 기억된 정보를 소거하고 다시 프로그램하여 기억시킬 수 있는 소자이다. 여기서 EPROM과 EEEPROM은 정보를 프로그램하는 동작은 동일하고 단지 기억된 정보를 소거하는 방법이 다르다. 즉, EPROM은 자외선을 이용하여 기억된 정보를 소거하고, EEPROM은 전기적으로 기억된 정보를 소거한다.
이와같은 메모리 소자중에 정보화 산업이 발전함에 따라 대용량의 메모리 소자가 요구되어지고 이에 부응하여 DRAM이 저장 미디어(mass storage media)로 가장 널리 사용되어지고 있다. 그러나 DRAM은 일정 용량이상의 저장 커패시터가 필요하게 되고 이러한 커패시터를 이용하게 되므로 일정주길 리프레쉬(reflash)동작을 수행해야하는 단점을 갖고 있다. 그래서 DRAM 대용으로 리프레쉬 동작이 필요없는 EEPROM이 꾸준히 연구되어 왔다.
그러나 EEPROM 메모리 소자도 하나의 메모리 셀에 1 또는 0의 데이타중 하나만을 기록할 수 있으므로 집적도가 메모리 셀의 갯수와 일대일 대응관계에 있다.
따라서 EEPROM를 데이타 저장 미디어로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격이 너무 비싸다는 것이었다.
이러한 문제점을 해결하는 방안으로 최근 다중 비트 셀(multi bit-per-cell)에 관한 연구가 활발하게 진행되고 있다.
다중 비트 메모리 셀은 메모리 셀 하나에 2비트 이상의 데이타를 저장함으로써 메모리 셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이타의 저장 집적도를 크게 높일 수 있다.
이와같은 다중 비트 메모리 셀은 셀당 여러단계의 문턱전압 레벨로 프로그램 되어 있다.
즉, 셀당 2비트(2 bits)의 데이타를 저장하기 위해서는 22=4, 4단계의 문턱전압 레벨로 각 셀이 프로그램되어 있다.
이때, 4단계의 문턱 레벨(thresholds level)은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와같은 다중 비트 메모리 셀에 있어서, 보다 많은 레벨을 프로그램하여 셀당 비트 수를 증가시키기 위해서는 문턱전압 레벨을 정확하게 조절(adjust)하여 분포를 줄여야 한다. 그리고 이와같이 다단계로 프로그램된 데이타를 빠른 속도로 정확하게 센싱해야 한다.
이와같이 다중 비트로 프로그램된 메모리 셀의 센싱장치인 종래의 다중 비트 메모리 셀의 데이타 센싱장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 다중 비트 메모리 셀의 센싱장치 구성도이고, 제2도는 종래의 다중 비트 메모리 셀의 센싱장치의 동작을 설명하기 위한 그래프이다.
종래의 다중 비트 메모리 셀의 데이타 센싱방법어느 콘트롤 게이트에 읽기위한 목적으로 일정한 전압을 인가하고 그때에 출력되는 드레인 전류를 비교 판단하여 다중 레벨의 데이타를 읽어내는 방법을 사용하고 있다.
제1도와 같이 플로오팅 게이트(floating gate, F.G), 콘트롤 게이트(control gate, C.G), 소오스 영역(S) 및 드레인 영역(D)을 구비한 EEPROM의 단위셀에서 드레인 영역(d)에 센싱 엠프(sensing amplifier, S.A)을 연결한다. 이때, 센싱 엠프(S.A)는 센싱 엠프(S.A) 내부에 복수개의 기준 전류를 갖고 있다.
이와같은 구성을 갖는 종래의 다중 비트 메모리 셀의 데이타 센싱방법을 구체적으로 설명하면 다음과 같다.
먼저, 종래의 다중 비트 메모리 셀의 데이타 센싱방법을 설명하기 전에 메모리 셀에는 다단계의 문턱전압으로 프로그램이 되었다고 가정하자. 즉, 제2도에 나타낸 바와 같이 2비트의 데이타를 기록하는 경우 4개의 문턱전압(0V, VT0, VT1, VT2)중 하나로 플로오팅 게이트(F.G)에 프로그램 되었다고 가정한다.
그리고, 소오스 영역(S)에 정전압을 인가한 상태에서 읽고자하는 메모리 셀의 콘트롤 게이트(C.G)에 선택적으로 일정한 전압(VREAD)을 인가한다. 그러면 플로우+팅 게이트(F.G)에 프로그램된 상태에 따라 그에 상응한 드레인 전류(ID)가 센싱엠프(S.A)에 출력된다.
이때 센싱엠프(S.A)는 내부에 갖고 있는 다중 레벨의 기준 전류와 메모리 셀로부터 입력되는 드레인 전류를 다단계로 비교하여 데이타를 읽어낸다.
즉, 제2도와 같이 EEPROM에서 읽고자 하는 메모리 셀의 플로오팅 게이트(F.G)에 문턱전압(VT0)으로 프로그램 되었다면 그에 해당하는 드레인 전류(IR3)가 센싱엠프(S.A)에 추력되어 지고, 플로오팅 게이트(F.G)에 문턱전압(VT1)이 프로그램되었다면 그에 해당하는 드레인 전류(IR2)가 출력되고, 플로오팅 게이트(F.G)에 문턱전압(VT2)이 프로그램되었다면 그에 해당하는 드레인 전류(IR1)가 센싱엠프(S.A)에 출력되어질 것이다.
따라서 센싱 엠프(S.A)는 메모리 셀의 드레인에서 출력되는 드레인 전류를 입력하여 입력된 드레인 전류와 내부에 갖고 있는 다단계의 기준 전류를 비교하여 데이타를 센싱한다.
그러나 이와같은 종래의 다중 비트 메모리 세르이 데이타 센싱 장치 및 방법에 있어서는 읽고자 하는 메모리 셀의 콘트롤 게이트에 리드상태(read condition)의 일정 전압(VC)를 인가하여 메모리 셀을 선택하고 그 메모리 셀에서 출력되는 드레인 전류를 센싱 엠프가 다단계로 비교하여 데이타를 읽어내므로 다음과 같은 문제점이 있었다.
첫째, 메모리 셀에서 출력되는 전류를 센싱엠프에서 다단계로 비교하여 데이타를 읽어내야하므로 센싱 엠프가 다단계의 기준전류를 갖고 있어야 한다.
따라서 센싱엠프의 사이즈가 커지게 된다. 특히 페이지 모드 리드(READ)에서는 더더욱 많은 비트(128비트)가 요구되므로 센싱 엠프 사이즈가 커지게되고 더불어 칩(CHIP) 사이즈가 커진다.
둘째, 메모리 소자에서는 항상 센싱엠프에 기준전류가 공급되어야 하는데 이들 기준전류가 복수개 공급되어야 하므로 소비전력이 증가된다.
본 발명은 이와같은 문제점을 해결하기 이하여 안출한 것으로, 칩 사이즈 및 소비전력을 감소시킬 수 있는 다중 비트 데이타의 센싱장치 및 센싱방법을 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 다중 비트 데이타의 센싱장치는 m-비트의 데이타가 기록된 메모리 셀의 데이타를 센싱하는 장치에 있어서, 복수개의 기준전압을 발생하는 기준전압 발생수단과, 상기 기준전압 발생수단에서 출력되는 복수개의 기준전압 중 일 기준전압을 상기 메모리 셀의 제어 게이트에 출력하는 수위칭 수단과, 상기 기준전압이 인가되는 메모리 셀의 출력을 센싱하는 센싱수단과, 초기에는 가장 중간의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 하고 상기 센싱수단의 출력에 따라 현재 인가된 기준전압을 중심으로 더 낮거나 더 높은 기준전압 중 중간값의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 상기 스위칭 수단을 제어하는 제어수단고, 상기 센싱수단의 출력을 쉬프트시켜 m-비트의 데이타를 출력하는 쉬프팅수단을 구비하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 다중 비트 데이타의 센싱방법은 m-비트로 프로그램된 다중 비트 메모리 셀의 데이타 센싱방법에 있어서, 2m-1 개의 서로 다른 기준전압을 발생하는 제1단계와, 상기 기준전압 중 중간값의 기준전압을 상기 메모리 셀의 제어 게이트에 인가하고 상기 메모리 셀의 드레인 전류 검출 유무에 따라 0 또는 1을 최상위 비트의 데이타로 출력하는 제2단계와, 상기 제2단계에서 드레인 전류가 검출되면 현재 인가된 기준전압보다 더 낮은 기준전압 중 중간값의 기준전압을 상기 메모리 셀의 제어 게이트에 인가하고 드레인 전류가 검출되지 않으면 현재 인가된 기준전압보다 더 높은 기준전압 중 중간값의 기준전압을 상기 메모리 셀의 제어게이트에 인기히야 다시 드레인 전류 검출유무에 따라 두 번째 비트 데이타를 출력하고 이를 반복하여 최하위 비트 데이타까지 출력하는 제3단계를 포함하여 이루어짐에 그 특징이 있다.
이와같은 본 발명의 다중 비트 데이타의 센싱장치 및 센싱방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제3도는 본 발명 일 실시예의 다중 비트 데이타의 센싱장치의 구성 블록도이고, 제4도는 제3도 제어부의 상세한 회로 구성도이며, 제5도는 제4도 디코딩부의 상세한 회로 구성도이고, 제6도는 제3도 스위칭부의 상세한 회로 구성도이다.
본 발명의 다중 비트 메모리 셀의 데이타 센싱장치는 복수개(m비트일 경우, 2m-1개)의 기준전압을 출력하는 기준전압 발생부(1)와, 상기 기준전압 발생부(1)에서 출력되는 복수개의 기준전압(2m-1개)중 하기에 설명할 제어부의 제어에 의해 하나의 기준전압을 선택하여 메모리 셀(3)의 제어 게이트(control gate)에 출력하는 스위칭부(2)와, 상기 기준전압이 인가된 메모리 셀(3)에서 출력되는 드레인 전류 값을 기준값과 비교하여 출력하는 센싱부(4)와, 상기 센싱부(4)에서 출력되는 신호를 일시 저장하여 메모리 셀(3)로부터 읽어진 m비트 데이타를 출력하는 쉬프트 레지스터부(6)와, 외부의 클럭신호 및 센싱부(4)의 출력신호를 입력하여 초기에는 기준전압 중 중간값의 기준전압이 출력되도록 하고 중간값의 기준전압이 인가되었을 때 상기 센싱부(4)의 출력을 판단하여 인가할 기준전압의 방향을 설정하고 현재 인가된 기준전압을 기준으로 보다 작은 기준전압들 중 중간값의 기준전압을 선택하거나 보다 큰 기준전압들 중 중간값의 기준전압을 선택하도록 상기 스위칭부(2)를 제어하는 제어부(5)로 구성된다.
여기서 제어부(5)는 제4도와 같다.
즉, 메인 클럭신호(CLOCK)와 시작신호(START)를 논리 연산하여 데이타를 센싱하기 위한 동기 클럭신호(치)를 출력하는 클럭신호 제어부(8)와, 상기 클럭신호 제어부의 클럭신호에 의해 입력되는 신호를 래치시켜 출력하는 래치부(9)와, 상기 센싱부(4)의 출력신호와 래치부(9)의 출력신호를 연산하여 원하는 기준전압이 선택되도록 상기 래치부(9)의 입력단에 출력하는 선택부(10)와, 상기 래치부(9)의 출력신호를 입력하고 이들 신호를 연산하여 기준전압 선택신호(CL0, CL1, CL2…)를 상기 스위칭부(2)에 출력하는 디코딩부(7)로 구성된다.
여기서, 클럭신호 제어부(8)는 시작신호(START)를 일정시간 지연시켜 출력하는 지연기(IC1)와, 상기 지연기(IC1)의 출력신호와 외부의 메인 클럭신호(CLOCK)를 논리 곱 연산하고 이를 반전시켜 출력하는 낸드(NAND) 게이트(IC2)와, 상기 낸드 게이트(IC2)의 출력신호와 상기 시작신호(START)를 논리 곱 연산하여 상기 래치부(9)의 클럭신호로 출력하는 제1앤드(AND) 게이트(IC3)로 구성된다.
그리고 래치부(9)는 상기 클럭신호 제어부(8)의 제1앤드 게이트(IC3)의 출력신호를 클럭신호로 하여 입력되는 신호를 래치시켜 출력하는 제1, 제2플립플롭(F/F1, F/F2)로 구성된다.
선택부(10)는 상기 센싱부(4)의 출력을 반전시키는 제1인버터(IC4)와, 상기 제1플립플롭(F/F1)의 출력을 반전시켜 피드백 시키는 제2인버터(IC5)와, 상기 제2인버터(IC5)의 출력과 센싱부(4)의 출력을 논리 곱 연산하여 상기 제1플립플롭(F/F1)의 입력단에 출력하는 제2앤드 게이트(IC6)와, 상기 제1인버터(IC4)의 출력신호와 제2앤드 게이트(IC6)의 출력신호를 논리 합 연산하고 반전하여 제2플립플롭(F/F2)의 입력단에 출력하는 노아(NOR) 게이트(IC7)로 구성된다.
제4도는 다중 비트 레벨이 2-비트일 경우의 제어부(5)를 도시한 것으로, 2-비트 이상의 다중 비트를 프로그램할 수 있는 메모리 셀인 경우에는 상술한 바와 같은 방법으로 비트 수에 따라 논리 게이트 및 플립플롭을 적절하게 구성하면 된다.
그리고 상기 디코딩부(7)는 제5도와 같다.
즉, 래치부(9)의 제1플립플롭(F/F1)의 출력신호를 반전시키는 제3인버터(IC8)와, 상기 래치부(9)의 제2플립플롭(F/F2)의 출력신호를 반전시키는 제4인버터(IC9)와, 상기 제3, 제4인버터(IC8)(IC9)와 시작신호(START)를 논리 곱 연산하여 제1기준전압 선택신호(CL1)로 출력하는 제3앤드 게이트(IC10)와, 상기 제3인버터(IC8)와 시작신호(START) 및 제2플립플롭(F/F2)의 출력신호를 놀리 곱 연산하여 제2기준전압 선택신호로 출력하는 제4앤드 게이트(IC11)와, 상기 제4인버터(IC9)와 시작신호 및 제1플립플롭(F/F1)의 출력신호를 논리 곱 연산하여 제3기준전압 선택신호(CL2)로 출력하는 제5앤드 게이트(IC12)로 구성된다.
여기서도 마찬가지로 m-비트 이상으로 프로그램되는 메모리 셀의 센싱장치는 디코딩부(7)가 2m-1개의 앤드 게이트로 구성된다.
그리고 스위칭부(1)는 제6도와 같다.
즉, 상기 제어부(5)의 기준전압 선택신호(CL1, CL2, CL3)에 의해 상기 기준전압 발생부(1)에서 출력되는 복수개(2m-1)의 기준전압을 각각 스위칭하는 복수개(2m-1)의 트랜지스터(Q1, Q2, Q3)와, 리세트 신호(RESET)에 의해 상기 복수개의 트랜지스터(Q1, Q2, Q3)에서 출력단으로 출력되는 기준전압을 크리어(Clear)시키는 트랜지스터(Q4)로 구성된다.
이와같이 구성된 본 발명의 다중 비트 데이타의 센싱장치의 센싱방법을 설명하면 다음과 같다.
제7도는 본 발명 일 실시예의 다중 비트 셀의 데이타 센싱 동작 순서도이고, 제8도는 본 발명에 따른 n 비트 셀의 문턱 레벨과 그에 상응하는 기준전압 설명도이며, 제9도는 본 발명 일 실시예의 기준전압 선택 설명도이고, 제10도는 본 발명에 따른 2-비트 메모리 셀의 동작 설명도이며, 제11도는 본 발명의 다중 비트 메모리 셀의 센싱방법에 따른 타이밍도이다.
먼저, 기준전압은 제8도와 같이 각 문턱 레벨값 사이의 기준전압으로 한다.
예를 들어 3-비트의 다중 레벨을 갖는 메모리 셀인 경우 문턱전압 레벨은 8-레벨이 될 것이다.
이와같은 8-레벨의 문턱전압을 VT,0, VT,1, VT,2, VT,3, VT,4, VT,5, VT,6, VT,7, 이라하면 기준전압은 상기 8-레벨 각 문턱전압의 사이값인 VR,0, VR,1, VR,2, VR,3, VR,4, VR,5, VR,6, VR,7, 으로 한다.
즉, 문턱전압을 1, 2, 3, 4, 5, 6, 7, 8 이라하면, 기준전압은 1.5, 2.5, 3.5, 4.5, 5.5, 6.5, 7.5가 된다.
따라서 m-비트 메모리 셀인 경우 문턱레벨은 2m개가 되고 이 때 필요한 기준 전압은 2m-1개가 된다.
이와같이 기준전압이 설정되어 기준전압 발생부(1)에서는 상기와 같은 기준전압들이 발생되게 된다.
그리고 이와같이 발생된 기준전압이 센싱부(4)의 출력에 따라 메모리 셀(3)의 제어 게이트에 어떻게 인가되는가를 제9도를 참고하여 설명하면 다음과 같다.
먼저, 메모리 셀(3)에 프로그램된 문턱전압 이상의 기준전압이 메모리 셀(3)의 제어 게이트에 인가되면 메모리 셀(3)은 턴온되고, 문턱전압 이하의 기준전압이 인가되면 메모리 셀은 턴온되지 않을 것이다.
더불어 메모리 셀(3)이 턴온되지 않으면 센싱부(4)에서 하이신호를 출력하고, 메모리 셀(3)이 턴온되면 센싱부(4)에서 로우신호를 출력한다.
그리고 본 발명의 센싱방법 원리를 보다 쉽게 설명하기 위하여 다중 비트 메모리 셀(3)에 데이타를 프로그램할 때, 가장 낮은 데이타(000)를 가장 낮은 문턱전압으로 프로그램하고, 가장 높은 데이타(111)를 가장 높은 문턱전압으로 프로그램한다고 가정하고, 하나의 메모리 셀에 3-비트 데이타가 프로그램된다고 가정하자.
본 발명의 센싱방법의 원리는 시작신호가 입력되면 첫 단계로 복수개(2m-1)의 기준전압 중 가운데(2m/2번째) 기준전압이 메모리 셀의 제어 게이트에 인가된다.
즉, 제8도에서 7개의 기준전압 중 VR,3가 첫 단계로 메모리 셀(3)의 제어 게이트에 인가된다.
이와같이 첫 단계의 기준전압(VR,3)이 메모리 셀의 제어게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 메모리 셀(3)은 턴 온되었음을 의미하고 인가된 기준전압(VR,3)보다 프로그램된 문턱전압이 낮다는 것을 의미한다.
결국, 메머리 셀에 프로그램된 문턱전압이 VT,0, VT,1, VT,2, 또는 VT,3, 중의 하나라는 것이다.
반대로 첫 단계의 기준전압(VR3)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 메모리 셀(3)은 턴 오프되었음을 의미하고 인가된 기준전압(VR,3)보다 프로그램된 문턱전압이 높다는 것을 의미한다.
결국, 프로그램된 문턱전압이 VT,4, VT,5, VT,6, 또는 VT,7, 주의 하나라는 것이다.
따라서 첫 단계의 가운데 기준전압(VR,3)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 첫 단계에서 인가된 기준전압조다 더 낮은 기준전압이 메모리 셀의 제어 게이트에 두 번째 단계로 인가되도록 하고, 첫 단계의 가운데 기준전압(VR,3)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 첫 단계에서 인가된 기준전압보다 더 높은 기준전압이 메모리 셀의 제어 게이트에 두 번째 단계로 인가되도록 한다.
두 번째 단계로 인가되는 기준전압도 첫 단계에서 인가된 기준전압보다 더 낮은 기준전압들 또는 더 높은 기준전압들 중에 가운데 기준전압이 인가되도록 한다.
즉, 첫 단계의 기준전압(VR,3)이 인가된 상태에서 센싱부(4)의 출력이 로우이면 첫 단계에서 인가된 기준전압(VR,3)보다 낮은 기준전압 중 가운데(2m/4번째) 기준전압(VR,3)이 두 번재 단계로 인가되도록 하고, 첫 단계의 기준전압(VR,3)이 인가된 상태에서 센싱부(4)의 출력이 하이이면 첫 단계에서 인가된 기준전압(VR,3)보다 높은 기준전압 중 가운데(2m/2+2m/4번째) 기준전압(VR,3)이 두 번째 단계로 인가되도록 한다.
상기와 같이 두 번째 단계의 기준전압(VR,1또는 VR,5)이 메모리 셀의 제어 게이트에 인가된 상태에서 다시 센싱부(4)의 출력을 체크하여 상기와 같은 과정을 반복한다.
즉, 두 번째 단계의 기준전압(VR,1)이 메모리 셀(3)의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 두 번째 단계에서 기준전압(VR,1)보다 한 단계 낮은 기준전압(VR,0)이 메모리 셀(3)의 제어 게이트에 세 번째 단계로 인가되도록 하고, 두 번째 단계의 기준전압(VR,1)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 두번째 단계에서 인가된 기준전압(VR,1)보다 한 단계 높은 기준전압((VR,2)이 메모리 셀의 제어 게이트에 세 번째 단계로 인가되도록 한다.
또한, 두번째 단계의 기준전압(VR,5)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 두번째 단계에서 인가된 기준전압(VR,5)보다 한 단계 낮은 기준전압(VR,4)이 메모리 셀의 제어 게이트에 세번째 단계로 인가되도록 하고, 두 번째 단계의 기준전압(VR,5)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 두번째 단계에서 인가된 기준전압(VR,3)보다 한 단계 높은 기준전압(VR,6)이 메모리 셀의 제어 게이트에 세 번째 단계로 인가되도록 한다.
바꾸어 말하면, 세 번째 단계에서는 기준전압이 VR,0,VR,2,VR,4,VR,6중의 하나가 메모리 셀의 제어 게이트에 인가된다.
그리고 세 번째 단계에서 인가된 기준전압과 그 때의 센싱부(4)의 출력에 따라 최종적으로 프로그램된 데이타가 읽어진다.
즉, 기준전압(VR,0)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 데이타(000)가 프로그램된 것으로 센싱하고, 기준전압(VR,0)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 데이타(001)가 프로그램 된 것으로 센싱한다.
또한 기준전압(VR,2)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 대이타(011)가 프로그램된 것으로 셍싱하고, 기준전압(VR,2)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 데이타(011)가 프로그램된 것으로 센싱한다.
또 기준전압(VR,4)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 데이타(101)가 프로그램된 것으로 센싱하고, 기준전압((VR,4)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 데이타(101)가 프로그램된 것으로 센싱한다.
그리고 기준전압(VR,6)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 로우이면 데이타(110)가 프로그램된 것으로 센싱하고, 기준전압(VR,6)이 메모리 셀의 제어 게이트에 인가된 상태에서 센싱부(4)의 출력이 하이이면 데이타(111)가 프로그램 된 것으로 센싱한다.
결국, m-비트 데이타(2m개의 문턱 레벨)를 프로그램하는 메모리 셀에서 데이타를 센싱하기 위해서는 m번 기준전압을 인가하면 센싱할 수 있다(3-비트 메모리 셀은 3번).
이와같은 원리에 의해 센싱하는 본 발명의 다중 비트 메모리 셀의 데이타 센싱장치의 동작을 설명하면 다음과 같다.
제7도는 2비트 데이타를 기록한 경우의 동작 순서를 나타낸 것이다.
먼저, 2비트 데이타를 센싱할 경우 기준전압은 3개가 필요하게 된다.
따라서 메인 클럭신호(CLOCK)가 인가되고 초기화(RESET)시킨 상태에서 시작신호(START)가 입력되면, 제어부(5)에서 중간값의 기준전압(VR,1)을 맨 처음 메모리 셀(3)의 제어 게이트에 인가한다(IS). 그리고 센싱엠프(4)는 상기 기준전압이 인가된 상태에서의 메모리 셀의 드레인 전류를 검출하여 드레인 전류가 검출되면 로우신호를 출력하고 드레인 전류가 검출되지 않으면 하이신호를 출력한다(2S).
이와같이 최초 중간값의 기준전압이 메모리 셀에 인가된 상태에서 센싱부(4)의 출력이 로우이면 쉬프트 레지스터부(6)에는 센싱할 데이타 중 최상위 비트로 0이 쉬프팅되고(3S), 최초에 선택된 기준전압보다 낮은 기준전압(VR,0)을 다음번에 입력되는 클럭신호에 맞추어 제어부(5)가 메모리 셀(3)의 제어 게이트에 인가한다(4S).
그리고 상기 기준전압(VR,0)이 인가된 상태에서 다시 메모리 셀의 드레인 전류를 센싱부(4)가 센싱하여 센싱된 값이 로우이면 쉬프트 레지스터부(6)에서는 센싱할 데이타 중 최하위 비트가 0으로 쉬프팅되고(5S), 센싱된 값이 하이이면 쉬프트 레지스터부(6)에 센싱할 데이타 중 최하위 비트가 1으로 쉬프팅된다(6S).
만약, 상기 스텝(2S)에서 센싱부(4)의 출력이 하이이면 쉬프트 레지스터부(6)에는 센싱할 데이타 중 최상위 비트로 1이 쉬프팅되고(7S), 최초에 선택된 기준전압보다 높은 기준전압(VR,2)을 다음번에 입력되는 클럭신호에 맞추어 제어부(5)가 메모리 셀(3)의 제어 게이트에 인가한다(8S).
그리고 상기 기준전압(VR,2)이 인가된 상태에서 다시 메모리 셀의 드레인 전류를 센싱부(4)가 센싱하여 센싱된 값이 로우이면 쉬프트 레지스터부(6)에서는 센싱할 데이타 중 최하위 비트가 0으로 쉬프팅되고(9S), 센싱된 값이 하이이면 쉬프트 레지스터부(6)에 센싱할 데이타 중 최하위 비트가 1으로 쉬프팅된다(10S).
이와같이 2비트일 경우 기준전압을 2번 메모리 셀의 제어 게이트에 인가하여 최상위 비트에서 최하위 순서로 데이타를 출력하여 데이타를 센싱한다.
이와같은 동작을 하는 제어부(5)의 상세한 회로도인 제4도를 참조하여 설명하면 다음과 같다.
즉, 시작신호가 입력되기전 초기상태시 센싱부(4)의 출력은 항상 하이신호를 출력하고 각 플립플롭(F/F0, F/F1)은 로우신호를 출력하고 있다.
따라서 제1앤드 게이트(IC6)의 출력은 하이이고, 노아 게이트(IC7)의 출력은 로우가 되어 제1플립플롭(F/F0)의 입력단(D0)에는 하이신호가 인가된 상태이고, 제2플립플롭(F/F1)의 입력단(D1)에는 로우신호가 인가된 상태이다.
이 때, 메인 클럭신호(CLOCK)가 인가되고 초기화(RESET)시킨 상태에서 시작신호(START)가 제어부(5)의 지연기(IC1)와 제1앤드 게이트(IC3)에 입력되면, 지연기(IC1)는 시작신호를 일정시간 지연시킨 뒤 낸드 게이트(IC2)에 출력하므로 지연된 시간동안에는 제1앤드 게이트(IC3)가 메인 클럭신호와 관계없이 하이신호를 출력한다. 따라서 제1, 제2플립플롭(F/F0, F/F1)에 클럭신호(차)가 인가된다.
이와 같이 제1, 제2플립플롭(F/F0, F/F1)에 클럭신호가 인가되면 그 때의 입력단(D0, D1)의 신호를 출력하게 된다. 즉, 제1플립플롭(F/F0)은 하이신호를 출력하게 되고, 재 2 플립플롭(F/F1)D의 출력은 로우신호를 출력하게 된다.
따라서 디코딩부(7)는 제5도에 나타낸 바와같이 기준전압 선택신호 중 중간값인 CL1신호를 하이로 출력하여 3개의 기준전압 중 가운데 기준전압(VR,1)이 메모리 셀(3)의 제어 게이트에 인가되도록 한다.
이와같이 가운데 기준전압(VR,1)이 메모리 셀(3)에 인가되면 메모리 셀(3)의 프로그램 상태에 따라 센싱부(4)의 출력이 가변된다.
즉, 메모리 셀(3)이 가운데 기준전압(VR,1)보다 더 낮은 문턱 레벨로 프로그램 되어 있을 경우에는 센싱부(4)의 출력이 로우신호를 출력하고, 메모리 셀이 가운데 기준전압(VR,1)보다 더 높은 문턱 레벨로 프로프램되어 있을 경우에는 센싱부(4)의 출력이 하이신호를 출력한다.
이와같이 가운데 기준전압(VR,1)이 인가된 상태에서 센싱부(4)의 출력을 제어부(5)가 인식하여 가장 낮은 기준전압 또는 가장 높은 기준전압을 다시 선택하게 된다.
즉, 센싱부(4)의 출력이 로우이면 제1앤드 게이트(IC6)의 출력도 로우이고 제1노아 게이트(IC7)의 출력도 로우이므로 각각의 플립플롭(F/F0, F/F1)입력단에 로우신호가 인가된다.
그리고 각각의 플립플롭(F/F0, F/F1)의 입력단에 로우신호가 인가된 상태에서 지연기(IC1)에서 일정시간 지연된 시작신호가 낸드 게이트(IC2)에 인가되므로 낸드 게이트(IC2)는 메인 클럭신호를 반전시켜 출력하고 앤드 게이트(IC3)도 낸드 게이트(IC2)의 출력을 그대로 각 플립플롭(F/F0, F/F1)의 클럭신호로 출력한다.
따라서 각 플립플롭(F/F0, F/F1)은 클럭신호가 뜰때 입력단의 신호를 출력하므로 디코딩부()에 로우신로를 출력한다.
그리고 디코딩부(7)는 두 개의 입력이 모두 로우이므로 CL0신호만 하이를 출력하여 가장 낮은 기준전압(VR,0)이 선택되도록 한다.
반대로 가운데 기준전압(VR,1)이 인가되었을 때 센싱부()의 출력이 하이인 경우에는 제1 플립플롭(F/F0)의 입력단에는 로우신호가 인가되고 제2플립플롭(F/F1)의 입력단에는 하이신호가 인가되므로 클럭신호가 뜰 때 각각 로우신호와 하이신호를 출력하게 되고, 디코딩부(7)는 가장 높은 기준전압(VR,2)이 출력되도록 한다.
이상에서 설명한 바와 같은 방법으로 제어부(5)는 맨 처음 시작신호가 하이로 되어 딜레이 되는 순간에 기준전압 중 가운데 기준전압(VR,1)이 메모리 셀(3)의 제어 게이트에 인가되도록 하고, 그 상태에서 센싱부(4)가 센싱하여 출력한 값을 인식하여 더 낮은 기준전압(VR,0)을 선택하거나 더 높은 기준전압(VR,2)을 선택하여 같은 방법으로 센싱부(4)가 출력하도록 한다.
이와같이 센싱부(4)가 센싱하여 출력한 값은 제어부(5)에 인가될 뿐만아니라 쉬프트 레지스터부(6)에 인가되어 최종적으로 데이타를 출력하도록 한다.
즉, 가운데 기준전압(VR,1)이 인가된 상태에서의 센싱부(4)의 출력이 하이이면 제어부(5)는 더 높은 기준전압(VR,2)이 메모리 셀(3)의 제어 게이트에 인가되도록 하고 그와 동시에 쉬프터 레지스터부(6)에는 데이타 (01)이 저장된다.
그리고 센싱부(4)의 출력이 로우이면 제어부(5)는 더 낮은 기준전압(VR,0)이 메모리 셀(4)의 제어 게이트에 인가되도록 함과 동시에 쉬프트 레지스터부(6)에는 데이타(00)이 저장된다.
그리고 상기 더 높은 기준전압(VR,2)이 인가된 상태에서 센싱부(4)의 출력이 하이이면 쉬프트 레지스터부(6)는 데이타 (11)을 저장하고 센싱부( )의 출력이 로우이면 쉬프트 레지스터부(6) 데이타 (1)은 저장하게된다.
반면, 상기 더 낮은 기준전이 인가된 상태에서 센싱부( )의 출력이 하이이면 쉬프트 레지스터부(6)는 데이타 (01)을 저장하고 센싱부( )의 출력이 로우이면 쉬프트 레지스터부(6) 데이타 (00)은 저장하게된다.
이와같이 2비트 다중 레벨로 프로그램되었을 경우에는 기준전압이 두 번 인가되고 각각의 기준전압이 인가되었을 때의 센싱부(4)의 출력에 따라 데이타(11, 10, 01 또는 00)가 출력된다.
이상에서 설명한 바와 같은 본 발명의 다중 레벨 메모리 셀의 데이타 센싱장치 및 방법에 있어서는 다음과 효과가 있다.
첫째, 본 발명은 메모리 셀에서 출력되는 전류를 센스엠프에서 다단계로 비교하여 데이타를 읽어내는 것이 아니고 메모리 셀의 제어 게이트에 다단계의 기준전압을 인가하여 데이타를 센싱하므로 센싱엠프의 사이즈가 커지게 되는 문제점이 없으며, 더불어 소비전력도 감소된다.
둘째, m-비트 메모리 셀에는 2m개의 문턱 레벨로 프로그램되어 있으나 기준전압을 m번만 인가하여 데이타를 센싱할 수 있으므로 센싱속도를 향상시킬 수 있고 더불어 소비전력도 감소시킬 수 있다.

Claims (10)

  1. m-비트의 데이타가 기록된 메모리 셀의 데이타를 센싱하는 장치에 있어서, 복수개의 기준전압을 발생하는 기준전압 발생수단; 상기 기준전압 발생수단에서 출력되는 복수개의 기준전압 중 일 기준전압을 상기 메모리 셀의 제어 게이트에 출력하는 스위칭 수단; 상기 기준전압이 인가되는 메모리 셀의 출력을 센싱하는 센싱수단; 초기에는 가장 중간의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 하고 상기 센싱수단의 출력에 따라 현재 인가된 기준전압을 중심으로 더 낮거나 더 높은 기준전압 중 중간값의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 상기 스위칭 수단을 제어하는 제어수단; 그리고 상기 센싱수단의 출력을 쉬프트시켜 m-비트의 데이타를 출력하는 쉬프팅수단을 구비하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  2. 제1항에 있어서, 제어수단은 메인 클럭신호와 시작신호를 논리 연산하여 데이타를 센싱하기 위한 동기 클럭신호를 출력하는 클럭신호 제어부; 상기 클럭신호 제어부의 클럭신호에 의해 입력된는 신호를 래치시켜 출력하는 래치부; 상기 센싱 수단의 출력신호와 래치부의 출력신호를 연산하여 원하는 기준전압이 선택되도록 상기 래치부의 입력단에 출력하는 선택부; 그리고 상기 래치부의 출력신호를 논리 연산하여 최종 기준전압 선택신호를 출력하는 디코딩부를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  3. 제2항에 있어서, 클럭신호 제어부는 시작신호를 일정시간 지연시켜 출력하는 지연기; 상기 지연기의 출력신호와 외부의 메인 클럭신호를 논리 곱 연산하고 이를 반전시켜 출력하는 낸드 게이트; 그리고 상기 낸드 게이트의 출력신호와 상기 시작신호를 논리 곱 연산하여 래치부의 클럭신호로 출력하는 제1앤드 게이트를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  4. 제2항에 있어서, 래치부는 클럭신호 제어부의 신호에 의해 입력되는 신호를 래치시켜 출력하는 제1, 제2플립플롭으로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  5. 제2항에 있어서, 선택부는 상기 센싱수단의 출력을 반전시키는 제1인버터; 상기 래치부의 제1플립플롭의 출력을 반전시켜 피드백 시키는 제2인버터; 상기 제2인버터의 출력과 센싱수단의 출력을 논리 곱 연산하여 상기 래치부의 제1플립플롭의 입력단에 출력하는 제2앤드 게이트; 그리고 상기 제1인버터의 출력신호와 제2앤드 게이트의 출력신호를 논리 합 연산하고 반전하여 상기 래치부의 제2플립플롭의 입력단에 출력하는 노아 게이트를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  6. 제2항에 있어서, 상기 디코딩부는 상기 래치부의 제1플립플롭의 출력신호를 반전시키는 제3인버터; 상기 래치부의 제2플립플롭의 출력신호를 반전시키는 제4인버터; 상기 제3, 제4 인버터와 시작신호를 논리 합 연산하여 제1기준전압 선택신호로 출력하는 제3앤드 게이트; 상기 제3인버터와 시작신호 및 상기 래치부의 제2플립플롭의 출력신호를 논리 곱 연산하여 제2기준전압 선택신호로 출력하는 제4앤드 게이트; 그리고 상기 제4인버터와 시작신호 및 상기 제1플립플롭의 출력신호를 논리 곱 연산하여 제3기준전압 선택신호로 출력하는 제5앤드 게이트를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  7. 제1항에 있어서, 상기 스위칭 수단은 상기 제어수단의 기준전압 선택신호에 의해 상기 기준전압 발생수단에서 출력되는 복수개의 기준전압을 각각 스위칭하는 복수개의 트랜지스터와, 리세트 신호에 의해 상기 복수개의 트랜지스터에서 출력단으로 출력되는 기준전압을 크리어 시키는 트랜지스터로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  8. m-비트로 프로그램된 다중 비트 메모리 셀의 데이타 센싱방법에 있어서, 2m-1개의 서로 다른 기준전압을 발생하는 제1단계; 상기 기준전압 중 중간값의 기준전압을 상기 메모리 셀의 제어 게이트에 인가하고 상기 메모리 셀의 드레인 전류 검출 유무에 따라 0 또는 1을 최상위 비트의 데이타로 출력하는 제2단계; 그리고 상기 제2단계에서 드레인 전류가 검출되면 현재 인가된 기준전압보다 더 낮은 기준전압 중 중간값의 기준전압을 상기 메모리 셀의 제어 게이트에 인가하고 드레인 전류가 검출되지 않으면 현재 인가된 기준전압보다 더 높은 기준전압 중 중간값의 기준전압을 상기 메모리 셀의 제어 게이트에 인가하여 다시 드레인 전류 검출유무에 따라 두번째 비트 데이타를 출력하고 이를 반복하여 최하위 비트 데이타까지 출력하는 제3단계를 포함하여 이루어짐을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱방법.
  9. 제8항에 있어서, 상기 메모리 셀의 드레인 전류가 검출되면 해당 비트 데이타를 0으로 출력하고 드레인 전류가 검출되지 않으면 해당 비트 데이타를 1로 출력함을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱방법.
  10. 제8항에 있어서, 제3단계는 m-1번 반복함을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱방법.
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