JPH1064284A - 多重ビットメモリセルからデータを検出する装置及び方法 - Google Patents
多重ビットメモリセルからデータを検出する装置及び方法Info
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- JPH1064284A JPH1064284A JP11362697A JP11362697A JPH1064284A JP H1064284 A JPH1064284 A JP H1064284A JP 11362697 A JP11362697 A JP 11362697A JP 11362697 A JP11362697 A JP 11362697A JP H1064284 A JPH1064284 A JP H1064284A
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Abstract
(57)【要約】
【課題】 本発明は、チップのサイズ及び消費電力を減
少させることができる多重ビットデータの検出装置及び
検出方法を提供する。 【解決手段】 ２m−１個の互いに異なる基準電圧を発
生し、前記複数の基準電圧の中の中間の値の基準電圧を
前記メモリセルの制御ゲートに印加し、前記メモリセル
のドレイン電流を検出し、その結果としてドレイン電流
が検出されたとき“０”を、また検出されなかったとき
“１”を最上位ビットのデータとして出力し、ドレイン
電流の検出の結果の後、その有無に応じてその最初に印
加された基準電圧より高い又は低い複数の基準電圧の中
の中間値の基準電圧を前記メモリセルの制御ゲートに印
加し、さらに前記メモリセルのドレイン電流を検出し、
その結果としてドレイン電流が検出されたとき“０”
を、また検出されなかったとき“１”を最上位ビットの
次のビットのデータとして出力し、以後、複数の基準電
圧が最後の１つになるまで同じことを継続する
少させることができる多重ビットデータの検出装置及び
検出方法を提供する。 【解決手段】 ２m−１個の互いに異なる基準電圧を発
生し、前記複数の基準電圧の中の中間の値の基準電圧を
前記メモリセルの制御ゲートに印加し、前記メモリセル
のドレイン電流を検出し、その結果としてドレイン電流
が検出されたとき“０”を、また検出されなかったとき
“１”を最上位ビットのデータとして出力し、ドレイン
電流の検出の結果の後、その有無に応じてその最初に印
加された基準電圧より高い又は低い複数の基準電圧の中
の中間値の基準電圧を前記メモリセルの制御ゲートに印
加し、さらに前記メモリセルのドレイン電流を検出し、
その結果としてドレイン電流が検出されたとき“０”
を、また検出されなかったとき“１”を最上位ビットの
次のビットのデータとして出力し、以後、複数の基準電
圧が最後の１つになるまで同じことを継続する
Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置に格納
された情報を読み出す装置及び方法に関するもので、特
に２個以上の多重レベルによりプログラムされたメモリ
セルの格納データを読み出す多重ビットメモリセルのデ
ータを検出する装置及び方法に関するものである。
された情報を読み出す装置及び方法に関するもので、特
に２個以上の多重レベルによりプログラムされたメモリ
セルの格納データを読み出す多重ビットメモリセルのデ
ータを検出する装置及び方法に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ素子は、大きく分
けると、記憶されている情報を消去して再び新しい情報
を格納できる揮発性メモリ素子と、一旦記憶された情報
をほぼ永久に保存する非揮発性メモリ素子とに分けられ
る。揮発性メモリ素子には、データの書き込み及び読み
出しの可能なＲＡＭがあり、非揮発性メモリ素子として
は、ＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭがある。ＲＯ
Ｍは、一旦、情報が記憶されると、再度プログラムでき
ないメモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは、
記憶されている情報を消去して、再度プログラムして記
憶させることができる素子である。ここで、ＥＰＲＯＭ
とＥＥＰＲＯＭは、情報をプログラムする動作は同一で
あるが、記憶されている情報を消去する方法は異なる。
即ち、ＥＰＲＯＭは紫外線を用いて記憶されている情報
を消去し、ＥＥＰＲＯＭは電気的に記憶されている情報
を消去する。
けると、記憶されている情報を消去して再び新しい情報
を格納できる揮発性メモリ素子と、一旦記憶された情報
をほぼ永久に保存する非揮発性メモリ素子とに分けられ
る。揮発性メモリ素子には、データの書き込み及び読み
出しの可能なＲＡＭがあり、非揮発性メモリ素子として
は、ＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭがある。ＲＯ
Ｍは、一旦、情報が記憶されると、再度プログラムでき
ないメモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは、
記憶されている情報を消去して、再度プログラムして記
憶させることができる素子である。ここで、ＥＰＲＯＭ
とＥＥＰＲＯＭは、情報をプログラムする動作は同一で
あるが、記憶されている情報を消去する方法は異なる。
即ち、ＥＰＲＯＭは紫外線を用いて記憶されている情報
を消去し、ＥＥＰＲＯＭは電気的に記憶されている情報
を消去する。
【０００３】情報化産業の発展に伴って大容量のメモリ
素子が要求され、ＤＲＡＭが大容量記憶媒体として広く
用いられている。しかし、ＤＲＡＭは、一定容量以上の
記憶キャパシタを必要とするため、一定時間おきにリフ
レッシュ動作を行わなければならないという短所を有し
ている。そのため、ＤＲＡＭの代わりにリフレッシュ動
作の必要ないＥＥＰＲＯＭが絶えずに研究されてきた。
従来のＥＥＰＲＯＭメモリ素子は、１個のメモリセルに
“１”或いは“０”のデータのうちのいずれかが記録で
きるだけである。従って、集積度はメモリセルの個数と
一対一の対応関係にある。このＥＥＰＲＯＭをデータ記
録媒体として使用しようとするときの最大の問題点は、
前記メモリのビット当たりの値段が非常に高いというこ
とである。このような問題点を解決する方法の一つとし
て期待できる多重ビットメモリセルに関する研究が最近
活発になった。多重ビットメモリセルは、メモリセル１
個に２ビット以上のデータを格納することにより、メモ
リセルのサイズを小さくしなくても、同一のチップの面
積にデータの記録集積度を大きく高めることができる。
素子が要求され、ＤＲＡＭが大容量記憶媒体として広く
用いられている。しかし、ＤＲＡＭは、一定容量以上の
記憶キャパシタを必要とするため、一定時間おきにリフ
レッシュ動作を行わなければならないという短所を有し
ている。そのため、ＤＲＡＭの代わりにリフレッシュ動
作の必要ないＥＥＰＲＯＭが絶えずに研究されてきた。
従来のＥＥＰＲＯＭメモリ素子は、１個のメモリセルに
“１”或いは“０”のデータのうちのいずれかが記録で
きるだけである。従って、集積度はメモリセルの個数と
一対一の対応関係にある。このＥＥＰＲＯＭをデータ記
録媒体として使用しようとするときの最大の問題点は、
前記メモリのビット当たりの値段が非常に高いというこ
とである。このような問題点を解決する方法の一つとし
て期待できる多重ビットメモリセルに関する研究が最近
活発になった。多重ビットメモリセルは、メモリセル１
個に２ビット以上のデータを格納することにより、メモ
リセルのサイズを小さくしなくても、同一のチップの面
積にデータの記録集積度を大きく高めることができる。
【０００４】このような多重ビットメモリセルは、セル
当たり、複数のしきい値電圧レベルを持つようにプログ
ラムされている。例えば、セル当たり２ビットのデータ
を格納するためには、２2 ＝４、すなわち４ステップの
しきい値電圧レベルに各セルがプログラムされている。
４ステップのしきい値電圧レベルがあると、一つのセル
を論理的に００、０１、１０、１１の各ロジック状態に
対応させることができる。このような多重ビットメモリ
セルにおいて、より多いレベルをプログラムしてセル当
たりのビット数を増加させるためには、しきい値電圧レ
ベルを正確に調節しなければならない。更に、このよう
に多段階にプログラムされたデータを速い速度で正確に
検出するべきである。
当たり、複数のしきい値電圧レベルを持つようにプログ
ラムされている。例えば、セル当たり２ビットのデータ
を格納するためには、２2 ＝４、すなわち４ステップの
しきい値電圧レベルに各セルがプログラムされている。
４ステップのしきい値電圧レベルがあると、一つのセル
を論理的に００、０１、１０、１１の各ロジック状態に
対応させることができる。このような多重ビットメモリ
セルにおいて、より多いレベルをプログラムしてセル当
たりのビット数を増加させるためには、しきい値電圧レ
ベルを正確に調節しなければならない。更に、このよう
に多段階にプログラムされたデータを速い速度で正確に
検出するべきである。
【０００５】この多重ビットにプログラムされたメモリ
セルの検出装置を添付図面を参照して説明する。図１
は、従来の多重ビットメモリセルの検出装置の構成図で
あり、図２は、従来の多重ビットメモリセルの検出装置
の動作を説明するためのグラフである。従来の多重ビッ
トメモリセルのデータ検出方法は、コントロールゲート
に、読み出すための目的に、一定の電圧を印加し、その
ときに出力されるドレイン電流を比較判断して、多重レ
ベルのデータを読み出していた。図１に示すように、Ｅ
ＥＰＲＯＭの単位セルは、フローティングゲート（Ｆ，
Ｇ）、コントロールゲート（Ｃ，Ｇ）、ソース領域
（Ｓ）及びドレイン領域（Ｄ）を備えている。また、ド
レイン領域（Ｄ）にセンスアンプ（Ｓ．Ａ）を連結す
る。このセンスアンプ（Ｓ．Ａ）は内部に複数個の基準
電流を有している。
セルの検出装置を添付図面を参照して説明する。図１
は、従来の多重ビットメモリセルの検出装置の構成図で
あり、図２は、従来の多重ビットメモリセルの検出装置
の動作を説明するためのグラフである。従来の多重ビッ
トメモリセルのデータ検出方法は、コントロールゲート
に、読み出すための目的に、一定の電圧を印加し、その
ときに出力されるドレイン電流を比較判断して、多重レ
ベルのデータを読み出していた。図１に示すように、Ｅ
ＥＰＲＯＭの単位セルは、フローティングゲート（Ｆ，
Ｇ）、コントロールゲート（Ｃ，Ｇ）、ソース領域
（Ｓ）及びドレイン領域（Ｄ）を備えている。また、ド
レイン領域（Ｄ）にセンスアンプ（Ｓ．Ａ）を連結す
る。このセンスアンプ（Ｓ．Ａ）は内部に複数個の基準
電流を有している。
【０００６】このような構成を有する従来の多重ビット
メモリセルのデータ検出方法を具体的に説明する。ま
ず、従来の多重ビットメモリセルのデータ検出方法を説
明するにあたって、メモリセルが多段階のしきい値電圧
によりプログラムされたとする。要するに、図２に示す
ように、２ビットのデータを記録する場合、４個のしき
い値電圧（０Ｖ、ＶT0、ＶT1、ＶT2）のうちの１個でフ
ローティングゲート（Ｆ．Ｇ）がプログラムされたとす
る。そして、ソース領域（Ｓ）に正電圧を印加した状態
で読み出そうとするメモリセルのコントロールゲート
（Ｃ．Ｇ）に選択的に一定の電圧（ＶREAD）を印加す
る。そうすると、フローティングゲート（Ｆ．Ｇ）にプ
ログラムされた状態に応じて、それに対応するドレイン
電流（ＩD ）がセンスアンプ（Ｓ．Ａ）に出力される。
センスアンプ（Ｓ．Ａ）は、メモリセルから入力される
ドレイン電流を内部に有している多重レベルに対応する
それぞれの基準電流とそれぞれ比較してデータを読み出
す。
メモリセルのデータ検出方法を具体的に説明する。ま
ず、従来の多重ビットメモリセルのデータ検出方法を説
明するにあたって、メモリセルが多段階のしきい値電圧
によりプログラムされたとする。要するに、図２に示す
ように、２ビットのデータを記録する場合、４個のしき
い値電圧（０Ｖ、ＶT0、ＶT1、ＶT2）のうちの１個でフ
ローティングゲート（Ｆ．Ｇ）がプログラムされたとす
る。そして、ソース領域（Ｓ）に正電圧を印加した状態
で読み出そうとするメモリセルのコントロールゲート
（Ｃ．Ｇ）に選択的に一定の電圧（ＶREAD）を印加す
る。そうすると、フローティングゲート（Ｆ．Ｇ）にプ
ログラムされた状態に応じて、それに対応するドレイン
電流（ＩD ）がセンスアンプ（Ｓ．Ａ）に出力される。
センスアンプ（Ｓ．Ａ）は、メモリセルから入力される
ドレイン電流を内部に有している多重レベルに対応する
それぞれの基準電流とそれぞれ比較してデータを読み出
す。
【０００７】即ち、図２に示すように、ＥＥＰＲＯＭに
おいて読み出そうとするメモリセルのフローティングゲ
ート（Ｆ．Ｇ）にしきい値電圧（ＶT0）がプログラムさ
れていると、それに当該するドレイン電流（ＩR3）がセ
ンスアンプ（Ｓ．Ａ）に出力され、フローティングゲー
ト(Ｆ.Ｇ）にしきい値電圧（ＶT1）がプログラムされて
いると、それに当該するドレイン電流（ＩR2）が出力さ
れ、フローティングゲート（Ｆ．Ｇ）にしきい値電圧
（ＶT2）がプログラムされると、それに当該するドレイ
ン電流（ＩR1）がセンスアンプ（Ｓ．Ａ）に出力され
る。しき一電圧が０Ｖ、すなわちプログラムされていな
ければ電流は出力されない。したがって、センスアンプ
（Ｓ．Ａ）はメモリセルのドレインから出力されるドレ
イン電流を入力して、入力されたドレイン電流と内部に
有している多段階の基準電流を比較してデータを検出す
る。
おいて読み出そうとするメモリセルのフローティングゲ
ート（Ｆ．Ｇ）にしきい値電圧（ＶT0）がプログラムさ
れていると、それに当該するドレイン電流（ＩR3）がセ
ンスアンプ（Ｓ．Ａ）に出力され、フローティングゲー
ト(Ｆ.Ｇ）にしきい値電圧（ＶT1）がプログラムされて
いると、それに当該するドレイン電流（ＩR2）が出力さ
れ、フローティングゲート（Ｆ．Ｇ）にしきい値電圧
（ＶT2）がプログラムされると、それに当該するドレイ
ン電流（ＩR1）がセンスアンプ（Ｓ．Ａ）に出力され
る。しき一電圧が０Ｖ、すなわちプログラムされていな
ければ電流は出力されない。したがって、センスアンプ
（Ｓ．Ａ）はメモリセルのドレインから出力されるドレ
イン電流を入力して、入力されたドレイン電流と内部に
有している多段階の基準電流を比較してデータを検出す
る。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来の多重ビットメモリセルのデータを検出する装置及び
方法においては、上記のように、読み出そうとするメモ
リセルのコントロールゲートに一定の電圧（Ｖｃ）を印
加してメモリセルを選択し、そのメモリセルから出力さ
れるドレイン電流をセンスアンプが多段階に比較してデ
ータを読み出していたので、次のような問題点があっ
た。第１に、メモリセルから出力される電流をセンスア
ンプで多段階に比較してデータを読み出すので、センス
アンプが多段階の基準電圧を有していなければならな
い。そのため、センスアンプのサイズが大きくなる。特
に、ページモードリードにおいては、より多いビット
（１２８ビット）が要求されるので、センスアンプのサ
イズが大きくなると共にチップのサイズも大きくなる。
第２に、常にセンスアンプに基準電流が供給されてお
り、更に、１セルに対してこの基準電流が複数であるの
で、消費電力が増加される。本発明は、このような問題
点を解決するためのもので、チップのサイズを減少させ
及び消費電力を減少させることができる多重ビットのデ
ータの検出装置及び検出方法を提供することが目的であ
る。
来の多重ビットメモリセルのデータを検出する装置及び
方法においては、上記のように、読み出そうとするメモ
リセルのコントロールゲートに一定の電圧（Ｖｃ）を印
加してメモリセルを選択し、そのメモリセルから出力さ
れるドレイン電流をセンスアンプが多段階に比較してデ
ータを読み出していたので、次のような問題点があっ
た。第１に、メモリセルから出力される電流をセンスア
ンプで多段階に比較してデータを読み出すので、センス
アンプが多段階の基準電圧を有していなければならな
い。そのため、センスアンプのサイズが大きくなる。特
に、ページモードリードにおいては、より多いビット
（１２８ビット）が要求されるので、センスアンプのサ
イズが大きくなると共にチップのサイズも大きくなる。
第２に、常にセンスアンプに基準電流が供給されてお
り、更に、１セルに対してこの基準電流が複数であるの
で、消費電力が増加される。本発明は、このような問題
点を解決するためのもので、チップのサイズを減少させ
及び消費電力を減少させることができる多重ビットのデ
ータの検出装置及び検出方法を提供することが目的であ
る。
【０００９】
【課題を解決するための手段】本発明は、ｍ−ビットの
データの記録されたメモリセルからデータを検出する装
置である。この装置は、複数の基準電圧を発生する基準
電圧発生手段と、前記基準電圧発生手段から出力される
複数の基準電圧の中の一つの基準電圧を前記メモリセル
の制御ゲートに印加するように出力するスイッチング手
段と、前記基準電圧が印加されたメモリセルの出力を検
出する検出手段と、最初、前記複数の基準電圧の中間の
値の基準電圧をメモリセルの制御ゲートに印加し、次
に、前記検出手段の出力に応じて、その印加された基準
電圧より低いか、或いは高い複数の基準電圧の中の中間
の値の基準電圧をメモリセルの制御ゲートに印加するよ
うに前記スイッチング手段を制御する制御手段と、前記
制御手段の制御に応じたスイッチング手段の出力で制御
ゲートに基準電圧が加えられたメモリセルの状態を前記
検出手段で検出して、その検出結果に基づいてシフトさ
せてデータを格納し、ｍ−ビットのデータを出力させる
シフトレジスタと、を備えたことを特徴とする。また、
本発明方法は、２m−１個の互いに異なる基準電圧を発
生し、前記複数の基準電圧の中の中間の値の基準電圧を
前記メモリセルの制御ゲートに印加し、前記メモリセル
のドレイン電流を検出し、その結果としてドレイン電流
が検出されたとき“０”を、また検出されなかったとき
“１”を最上位ビットのデータとして出力し、ドレイン
電流の検出の結果の後、その有無に応じてその最初に印
加された基準電圧より高い又は低い複数の基準電圧の中
の中間値の基準電圧を前記メモリセルの制御ゲートに印
加し、さらに前記メモリセルのドレイン電流を検出し、
その結果としてドレイン電流が検出されたとき“０”
を、また検出されなかったとき“１”を最上位ビットの
次のビットのデータとして出力し、以後、複数の基準電
圧が最後の１つになるまで同じことを継続することを特
徴とする。
データの記録されたメモリセルからデータを検出する装
置である。この装置は、複数の基準電圧を発生する基準
電圧発生手段と、前記基準電圧発生手段から出力される
複数の基準電圧の中の一つの基準電圧を前記メモリセル
の制御ゲートに印加するように出力するスイッチング手
段と、前記基準電圧が印加されたメモリセルの出力を検
出する検出手段と、最初、前記複数の基準電圧の中間の
値の基準電圧をメモリセルの制御ゲートに印加し、次
に、前記検出手段の出力に応じて、その印加された基準
電圧より低いか、或いは高い複数の基準電圧の中の中間
の値の基準電圧をメモリセルの制御ゲートに印加するよ
うに前記スイッチング手段を制御する制御手段と、前記
制御手段の制御に応じたスイッチング手段の出力で制御
ゲートに基準電圧が加えられたメモリセルの状態を前記
検出手段で検出して、その検出結果に基づいてシフトさ
せてデータを格納し、ｍ−ビットのデータを出力させる
シフトレジスタと、を備えたことを特徴とする。また、
本発明方法は、２m−１個の互いに異なる基準電圧を発
生し、前記複数の基準電圧の中の中間の値の基準電圧を
前記メモリセルの制御ゲートに印加し、前記メモリセル
のドレイン電流を検出し、その結果としてドレイン電流
が検出されたとき“０”を、また検出されなかったとき
“１”を最上位ビットのデータとして出力し、ドレイン
電流の検出の結果の後、その有無に応じてその最初に印
加された基準電圧より高い又は低い複数の基準電圧の中
の中間値の基準電圧を前記メモリセルの制御ゲートに印
加し、さらに前記メモリセルのドレイン電流を検出し、
その結果としてドレイン電流が検出されたとき“０”
を、また検出されなかったとき“１”を最上位ビットの
次のビットのデータとして出力し、以後、複数の基準電
圧が最後の１つになるまで同じことを継続することを特
徴とする。
【００１０】
【発明の実施の形態】本発明の多重ビットデータの検出
装置及び検出方法の実施形態を添付図面を参照してより
詳細に説明する。図３は、本発明の一実施形態の多重ビ
ットデータの検出装置の構成ブロック図であり、図４
は、図３のコントローラの詳細な回路構成図であり、図
５は、図４のデコーダの詳細な回路構成図であり、図６
は、図３のスイッチの詳細な回路構成図である。図示の
実施形態の多重ビットメモリセルのデータを検出する装
置は、複数個（ｍ−ビットの場合、２m −１個）の基準
電圧を出力する基準電圧発生部１と、基準電圧発生部１
から出力される複数の基準電圧（２m −１個）の中か
ら、１個の基準電圧を選択してメモリセル３の制御ゲー
トに出力するスイッチ２と、基準電圧が印加されたメモ
リセル３から出力されるドレイン電流値を基準値と比較
して出力する検出部４と、検出部４から出力される信号
を一時格納してメモリセル３から読み出されたｍ−ビッ
トデータを出力するシフトレジスタ６と、外部のクロッ
ク信号及び検出部４の出力信号を入力して、初期には基
準電圧の中の中間値の基準電圧が出力されるようにし、
中間値の基準電圧が印加されたとき、前記検出部４の出
力を判断して印加する基準電圧の方向を設定し、現在印
加された基準電圧を基準として、基準より小さい基準電
圧の中の中間値の基準電圧を選択するか、或いはより大
きい基準電圧の中の中間値の基準電圧を選択するように
前記スイッチ２を制御するコントローラ５とから構成さ
れる。
装置及び検出方法の実施形態を添付図面を参照してより
詳細に説明する。図３は、本発明の一実施形態の多重ビ
ットデータの検出装置の構成ブロック図であり、図４
は、図３のコントローラの詳細な回路構成図であり、図
５は、図４のデコーダの詳細な回路構成図であり、図６
は、図３のスイッチの詳細な回路構成図である。図示の
実施形態の多重ビットメモリセルのデータを検出する装
置は、複数個（ｍ−ビットの場合、２m −１個）の基準
電圧を出力する基準電圧発生部１と、基準電圧発生部１
から出力される複数の基準電圧（２m −１個）の中か
ら、１個の基準電圧を選択してメモリセル３の制御ゲー
トに出力するスイッチ２と、基準電圧が印加されたメモ
リセル３から出力されるドレイン電流値を基準値と比較
して出力する検出部４と、検出部４から出力される信号
を一時格納してメモリセル３から読み出されたｍ−ビッ
トデータを出力するシフトレジスタ６と、外部のクロッ
ク信号及び検出部４の出力信号を入力して、初期には基
準電圧の中の中間値の基準電圧が出力されるようにし、
中間値の基準電圧が印加されたとき、前記検出部４の出
力を判断して印加する基準電圧の方向を設定し、現在印
加された基準電圧を基準として、基準より小さい基準電
圧の中の中間値の基準電圧を選択するか、或いはより大
きい基準電圧の中の中間値の基準電圧を選択するように
前記スイッチ２を制御するコントローラ５とから構成さ
れる。
【００１１】コントローラ５は図４に示されている。メ
インクロック信号（ＣＬＯＣＫ）と開始信号(ＳＴＡＲ
Ｔ）を論理演算して、データを検出するための同期クロ
ック信号（ＣＬ）を出力するクロック信号制御部８と、
そのクロック信号により入力される信号をラッチして出
力するラッチ部９と、前記検出部４の出力信号とラッチ
部９の出力信号を演算して希望の基準電圧が選択される
ようにラッチ部９の入力端に出力する選択部１０と、ラ
ッチ部９の出力信号を入力し、これらの信号を演算して
基準電圧選択信号（ＣＬ０、ＣＬ１、ＣＬ２、・・・）
をスイッチ２に出力するデコーダ７とから構成される。
インクロック信号（ＣＬＯＣＫ）と開始信号(ＳＴＡＲ
Ｔ）を論理演算して、データを検出するための同期クロ
ック信号（ＣＬ）を出力するクロック信号制御部８と、
そのクロック信号により入力される信号をラッチして出
力するラッチ部９と、前記検出部４の出力信号とラッチ
部９の出力信号を演算して希望の基準電圧が選択される
ようにラッチ部９の入力端に出力する選択部１０と、ラ
ッチ部９の出力信号を入力し、これらの信号を演算して
基準電圧選択信号（ＣＬ０、ＣＬ１、ＣＬ２、・・・）
をスイッチ２に出力するデコーダ７とから構成される。
【００１２】クロック信号制御部８は、開始信号（ＳＴ
ＡＲＴ）を一定の時間遅延させて出力する遅延器（ＩＣ
１）と、遅延器（ＩＣ１）の出力信号と外部のメインク
ロック信号（ＣＬＯＣＫ）を論理積演算し、これを反転
させて出力するＮＡＮＤゲート（ＩＣ２）と、ＮＡＮＤ
ゲート（ＩＣ２）の出力信号と開始信号(ＳＴＡＲＴ）
を論理積演算して前記ラッチ部９のクロック信号に出力
する第１ＡＮＤゲート（ＩＣ３）とから構成される。
ＡＲＴ）を一定の時間遅延させて出力する遅延器（ＩＣ
１）と、遅延器（ＩＣ１）の出力信号と外部のメインク
ロック信号（ＣＬＯＣＫ）を論理積演算し、これを反転
させて出力するＮＡＮＤゲート（ＩＣ２）と、ＮＡＮＤ
ゲート（ＩＣ２）の出力信号と開始信号(ＳＴＡＲＴ）
を論理積演算して前記ラッチ部９のクロック信号に出力
する第１ＡＮＤゲート（ＩＣ３）とから構成される。
【００１３】ラッチ部９は、前記クロック信号制御部８
のＡＮＤゲート（ＩＣ３）の出力信号をクロック信号と
して入力する信号をラッチして出力する第１、第２フリ
ップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）から構成される。
のＡＮＤゲート（ＩＣ３）の出力信号をクロック信号と
して入力する信号をラッチして出力する第１、第２フリ
ップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）から構成される。
【００１４】選択部１０は、前記検出部４の出力を反転
させる第１インバータ（ＩＣ４）と、第１フリップフロ
ップ（Ｆ／Ｆ０）の出力を反転させる第２インバータ
（ＩＣ５）と、第２インバータ（ＩＣ５）の出力と検出
部４の出力を論理積演算して前記第１フリップフロップ
（Ｆ／Ｆ０）の入力端に出力する第２ＡＮＤゲート（Ｉ
Ｃ６）と、前記第１インバータ（ＩＣ４）の出力信号と
第２ＡＮＤゲート（ＩＣ６）の出力信号を論理加算演算
して反転して第２フリップフロップ（Ｆ／Ｆ１）の入力
端に出力するＮＯＲゲート（ＩＣ７）とから構成され
る。
させる第１インバータ（ＩＣ４）と、第１フリップフロ
ップ（Ｆ／Ｆ０）の出力を反転させる第２インバータ
（ＩＣ５）と、第２インバータ（ＩＣ５）の出力と検出
部４の出力を論理積演算して前記第１フリップフロップ
（Ｆ／Ｆ０）の入力端に出力する第２ＡＮＤゲート（Ｉ
Ｃ６）と、前記第１インバータ（ＩＣ４）の出力信号と
第２ＡＮＤゲート（ＩＣ６）の出力信号を論理加算演算
して反転して第２フリップフロップ（Ｆ／Ｆ１）の入力
端に出力するＮＯＲゲート（ＩＣ７）とから構成され
る。
【００１５】図４は、多重ビットレベルが２−ビットの
場合のコントローラ５を図示するものであり、２−ビッ
ト以上の多重ビットがプログラムできるメモリセルの場
合には、上述したような方法で、ビット数に応じて論理
ゲート及びフリップフロップを適切に構成すればよい。
場合のコントローラ５を図示するものであり、２−ビッ
ト以上の多重ビットがプログラムできるメモリセルの場
合には、上述したような方法で、ビット数に応じて論理
ゲート及びフリップフロップを適切に構成すればよい。
【００１６】デコーダ７は図５に示されている。ラッチ
部９の第１フリップフロップ（Ｆ／Ｆ０）の出力信号を
反転させる第３インバータ（ＩＣ８）と、前記ラッチ部
９の第２フリップフロップ（Ｆ／Ｆ１）の出力信号を反
転させる第４インバータ（ＩＣ９）と、第３、第４イン
バータ（ＩＣ８）、（ＩＣ９）の出力信号と開始信号
（ＳＴＡＲＴ）を論理積演算して第１基準電圧選択信号
（ＣＬ０）を出力する第３ＡＮＤゲート（ＩＣ１０）
と、前記第３インバータ（ＩＣ８）の出力信号と開始信
号（ＳＴＡＲＴ）と第２フリップフロップ（Ｆ／Ｆ１）
の出力信号とを論理積演算して第２基準電圧選択信号
（ＣＬ１）を出力する第４ＡＮＤゲート（ＩＣ１１）
と、前記第４インバータ（ＩＣ９）の出力信号と開始信
号と第１フリップフロップ（Ｆ／Ｆ０）の出力信号とを
論理積演算して第３基準電圧選択信号（ＣＬ２）を出力
する第５ＡＮＤゲート（ＩＣ１２）とから構成される。
ここでも、同様にｍ−ビット以上がプログラムされるメ
モリセルの検出装置は、デコーダ７が２m −１個のＡＮ
Ｄゲートから構成される。
部９の第１フリップフロップ（Ｆ／Ｆ０）の出力信号を
反転させる第３インバータ（ＩＣ８）と、前記ラッチ部
９の第２フリップフロップ（Ｆ／Ｆ１）の出力信号を反
転させる第４インバータ（ＩＣ９）と、第３、第４イン
バータ（ＩＣ８）、（ＩＣ９）の出力信号と開始信号
（ＳＴＡＲＴ）を論理積演算して第１基準電圧選択信号
（ＣＬ０）を出力する第３ＡＮＤゲート（ＩＣ１０）
と、前記第３インバータ（ＩＣ８）の出力信号と開始信
号（ＳＴＡＲＴ）と第２フリップフロップ（Ｆ／Ｆ１）
の出力信号とを論理積演算して第２基準電圧選択信号
（ＣＬ１）を出力する第４ＡＮＤゲート（ＩＣ１１）
と、前記第４インバータ（ＩＣ９）の出力信号と開始信
号と第１フリップフロップ（Ｆ／Ｆ０）の出力信号とを
論理積演算して第３基準電圧選択信号（ＣＬ２）を出力
する第５ＡＮＤゲート（ＩＣ１２）とから構成される。
ここでも、同様にｍ−ビット以上がプログラムされるメ
モリセルの検出装置は、デコーダ７が２m −１個のＡＮ
Ｄゲートから構成される。
【００１７】スイッチ２を図６に示す。コントローラ５
の基準電圧選択信号（ＣＬ０、ＣＬ１、ＣＬ２）により
前記基準電圧発生部１から出力される複数個（２m −
１）の基準電圧をそれぞれスイッチングする複数個（２
m −１）のトランジスタ（Ｑ１、Ｑ２、Ｑ３）と、リセ
ット信号(ＲＥＳＥＴ）により前記複数個のトランジス
タ（Ｑ１、Ｑ２、Ｑ３）から出力端に出力される基準電
圧をクリアさせるトランジスタ（Ｑ４）とから構成され
る。
の基準電圧選択信号（ＣＬ０、ＣＬ１、ＣＬ２）により
前記基準電圧発生部１から出力される複数個（２m −
１）の基準電圧をそれぞれスイッチングする複数個（２
m −１）のトランジスタ（Ｑ１、Ｑ２、Ｑ３）と、リセ
ット信号(ＲＥＳＥＴ）により前記複数個のトランジス
タ（Ｑ１、Ｑ２、Ｑ３）から出力端に出力される基準電
圧をクリアさせるトランジスタ（Ｑ４）とから構成され
る。
【００１８】このように構成された本実施形態の多重ビ
ットデータの検出装置の検出方法を説明する。図７は、
本発明の一実施形態の多重ビットメモリセルのデータ検
出動作のフローチャートであり、図８は、本発明による
ｍビットメモリセルのしきい値電圧レベルとそれに対応
する基準電圧の説明図であり、図９は、本発明の一実施
形態の基準電圧選択の説明図であり、図１０は、本発明
による２−ビットメモリセルの動作説明図であり、図１
１は、本発明の多重ビットメモリセルの検出方法に従う
タイミング図である。まず、図８に示すように、各しき
い値電圧レベル値の間の中間の値を基準電圧とする。例
えば、３−ビットの多重レベルを有するメモリセルの場
合、しきい値電圧レベルは８−レベルとなる。このよう
な８−レベルのしきい値電圧をＶT、0、ＶT、1、ＶT、2、
ＶT、3、ＶT、4、ＶT、5、ＶT、6、ＶT、7とすれば、基準電
圧は前記８−レベルの各しきい値電圧の中間値の
ＶR、0、ＶR、1、ＶR、2、ＶR、3、ＶR、4、ＶR 、5、ＶR、6、
ＶR、7とする。つまり、しきい値電圧を１、２、３、
４、５、６、７、８Ｖとすれば、基準電圧は1.５、２.
５、３.５、４.５、５.５、６.５、７.５Ｖとなる。し
たがって、ｍ−ビットメモリセルの場合、しきい値電圧
レベルは２m個になり、この時必要な基準電圧は２m−１
個になる。基準電圧発生部１は、前記のような基準電圧
を発生することができるようになっている。
ットデータの検出装置の検出方法を説明する。図７は、
本発明の一実施形態の多重ビットメモリセルのデータ検
出動作のフローチャートであり、図８は、本発明による
ｍビットメモリセルのしきい値電圧レベルとそれに対応
する基準電圧の説明図であり、図９は、本発明の一実施
形態の基準電圧選択の説明図であり、図１０は、本発明
による２−ビットメモリセルの動作説明図であり、図１
１は、本発明の多重ビットメモリセルの検出方法に従う
タイミング図である。まず、図８に示すように、各しき
い値電圧レベル値の間の中間の値を基準電圧とする。例
えば、３−ビットの多重レベルを有するメモリセルの場
合、しきい値電圧レベルは８−レベルとなる。このよう
な８−レベルのしきい値電圧をＶT、0、ＶT、1、ＶT、2、
ＶT、3、ＶT、4、ＶT、5、ＶT、6、ＶT、7とすれば、基準電
圧は前記８−レベルの各しきい値電圧の中間値の
ＶR、0、ＶR、1、ＶR、2、ＶR、3、ＶR、4、ＶR 、5、ＶR、6、
ＶR、7とする。つまり、しきい値電圧を１、２、３、
４、５、６、７、８Ｖとすれば、基準電圧は1.５、２.
５、３.５、４.５、５.５、６.５、７.５Ｖとなる。し
たがって、ｍ−ビットメモリセルの場合、しきい値電圧
レベルは２m個になり、この時必要な基準電圧は２m−１
個になる。基準電圧発生部１は、前記のような基準電圧
を発生することができるようになっている。
【００１９】このように発生した基準電圧が検出部４の
出力に応じてメモリセル３の制御ゲートにどのように印
加されるかを、図９を参照して説明する。メモリセル３
にプログラムされたしきい値電圧以上の基準電圧がメモ
リセル３の制御ゲートに印加されると、メモリセル３は
ターンオンするが、しきい値電圧以下の基準電圧が制御
ゲートに加えられても、メモリセルはターンオンしな
い。メモリセル３がターンオンしないと、検出部４から
“ハイ”信号が出力され、メモリセル３がターンオンす
ると、検出部４は“ロー”信号を出力する。
出力に応じてメモリセル３の制御ゲートにどのように印
加されるかを、図９を参照して説明する。メモリセル３
にプログラムされたしきい値電圧以上の基準電圧がメモ
リセル３の制御ゲートに印加されると、メモリセル３は
ターンオンするが、しきい値電圧以下の基準電圧が制御
ゲートに加えられても、メモリセルはターンオンしな
い。メモリセル３がターンオンしないと、検出部４から
“ハイ”信号が出力され、メモリセル３がターンオンす
ると、検出部４は“ロー”信号を出力する。
【００２０】本発明の検出方法の原理をより容易に説明
するため多重ビットメモリセル３にデータをプログラム
するとき、最も低いデータ（０００）を最も低いしきい
値電圧によりプログラムし、最も高いデータ（１１１）
を最も高いしきい値電圧によりプログラムすると仮定
し、１個のメモリセルに３−ビットデータがプログラム
されると仮定する。本発明の検出方法の原理は、開始信
号が入力されると、第１ステップで複数（２m −１）の
基準電圧の中の中間（２m ／２番目）の基準電圧がメモ
リセルの制御ゲートに印加される。つまり、図８におい
て７個の基準電圧の中のＶR、3 が第１ステップでメモリ
セル３の制御ゲートに印加される。この第１ステップの
基準電圧（ＶR、3 ）がメモリセルの制御ゲートに印加さ
れた状態で、検出部４の出力が“ロー”であれば、メモ
リセル３は“ターンオン”されたことを意味し、印加さ
れた基準電圧（ＶR、3 ）よりプログラムされたしきい値
電圧が低いことを意味する。すなわち、メモリセルにプ
ログラムされたしきい値電圧はＶT、0 、ＶT、1、ＶT、2、
或いはＶT、3 のうちの１つであるということである。反
対に、第１ステップの基準電圧（ＶR、3 ）がメモリセル
の制御ゲートに印加された状態で、検出部４の出力が
“ハイ”であれば、メモリセル３は“ターンオフ”であ
ることを意味し、印加された基準電圧（ＶR、3 ）よりプ
ログラムされたしきい値電圧が高いことを意味する。結
局、プログラムされたしきい値電圧がＶT、4、ＶT、5、Ｖ
T、6、或いはＶT、7のうちの１つであるということであ
る。
するため多重ビットメモリセル３にデータをプログラム
するとき、最も低いデータ（０００）を最も低いしきい
値電圧によりプログラムし、最も高いデータ（１１１）
を最も高いしきい値電圧によりプログラムすると仮定
し、１個のメモリセルに３−ビットデータがプログラム
されると仮定する。本発明の検出方法の原理は、開始信
号が入力されると、第１ステップで複数（２m −１）の
基準電圧の中の中間（２m ／２番目）の基準電圧がメモ
リセルの制御ゲートに印加される。つまり、図８におい
て７個の基準電圧の中のＶR、3 が第１ステップでメモリ
セル３の制御ゲートに印加される。この第１ステップの
基準電圧（ＶR、3 ）がメモリセルの制御ゲートに印加さ
れた状態で、検出部４の出力が“ロー”であれば、メモ
リセル３は“ターンオン”されたことを意味し、印加さ
れた基準電圧（ＶR、3 ）よりプログラムされたしきい値
電圧が低いことを意味する。すなわち、メモリセルにプ
ログラムされたしきい値電圧はＶT、0 、ＶT、1、ＶT、2、
或いはＶT、3 のうちの１つであるということである。反
対に、第１ステップの基準電圧（ＶR、3 ）がメモリセル
の制御ゲートに印加された状態で、検出部４の出力が
“ハイ”であれば、メモリセル３は“ターンオフ”であ
ることを意味し、印加された基準電圧（ＶR、3 ）よりプ
ログラムされたしきい値電圧が高いことを意味する。結
局、プログラムされたしきい値電圧がＶT、4、ＶT、5、Ｖ
T、6、或いはＶT、7のうちの１つであるということであ
る。
【００２１】従って、第１ステップの中間値の基準電圧
（ＶR、3 ）がメモリセルの制御ゲートに印加された状態
で、検出部４の出力が“ロー”であれば、第２ステップ
では、第１ステップで印加された基準電圧より低い基準
電圧をメモリセルの制御ゲートに印加する。第１ステッ
プの中間値の基準電圧（ＶR、3 ）がメモリセルの制御ゲ
ートに印加された状態で、検出部４の出力が“ハイ”で
あれば、第２ステップでは、第１ステップで印加された
基準電圧より高い基準電圧をメモリセルの制御ゲートに
印加する。
（ＶR、3 ）がメモリセルの制御ゲートに印加された状態
で、検出部４の出力が“ロー”であれば、第２ステップ
では、第１ステップで印加された基準電圧より低い基準
電圧をメモリセルの制御ゲートに印加する。第１ステッ
プの中間値の基準電圧（ＶR、3 ）がメモリセルの制御ゲ
ートに印加された状態で、検出部４の出力が“ハイ”で
あれば、第２ステップでは、第１ステップで印加された
基準電圧より高い基準電圧をメモリセルの制御ゲートに
印加する。
【００２２】第２ステップに印加される基準電圧も、第
１ステップで印加された基準電圧より低いか、または高
い複数の基準電圧の中から、その中間値の基準電圧を印
加する。つまり、第１ステップの基準電圧（ＶR、3 ）が
印加された状態で、検出部４の出力が“ロー”であれ
ば、第１ステップで印加された基準電圧（ＶR、3 ）より
低い基準電圧の中の中間値（２m／４番目）の基準電圧
（ＶR、1）を印加し、第１ステップの基準電圧
（ＶR、3 ）が印加された状態で、検出部４の出力が“ハ
イ”であれば、第１ステップで印加された基準電圧（Ｖ
R、3 ）より高い基準電圧の中の中間値（２m／２＋２m／
４番目）の基準電圧（ＶR、5 ）を印加する。上記のよう
に、第２ステップで選択された基準電圧（ＶR、1或いは
ＶR、5）がメモリセルの制御ゲートに印加された状態
で、再び検出部４の出力をチェックして上記のような過
程を繰り返す。即ち、第２ステップの基準電圧
（ＶR、1 ）がメモリセル３の制御ゲートに印加された状
態で、検出部４の出力が“ロー”であれば、第２ステッ
プで印加された基準電圧（ＶR、1 ）より１ステップの低
い基準電圧（ＶR、0 ）をメモリセル３の制御ゲートに第
３ステップで印加し、第２ステップの基準電圧
（ＶR、1 ）がメモリセルの制御ゲートに印加された状態
で、検出部４の出力が“ハイ”であれば、第２ステップ
で印加された基準電圧（ＶR、1 ）より１ステップの高い
基準電圧（ＶR、2 ）をメモリセルの制御ゲートに第３ス
テップで印加されるようにする。
１ステップで印加された基準電圧より低いか、または高
い複数の基準電圧の中から、その中間値の基準電圧を印
加する。つまり、第１ステップの基準電圧（ＶR、3 ）が
印加された状態で、検出部４の出力が“ロー”であれ
ば、第１ステップで印加された基準電圧（ＶR、3 ）より
低い基準電圧の中の中間値（２m／４番目）の基準電圧
（ＶR、1）を印加し、第１ステップの基準電圧
（ＶR、3 ）が印加された状態で、検出部４の出力が“ハ
イ”であれば、第１ステップで印加された基準電圧（Ｖ
R、3 ）より高い基準電圧の中の中間値（２m／２＋２m／
４番目）の基準電圧（ＶR、5 ）を印加する。上記のよう
に、第２ステップで選択された基準電圧（ＶR、1或いは
ＶR、5）がメモリセルの制御ゲートに印加された状態
で、再び検出部４の出力をチェックして上記のような過
程を繰り返す。即ち、第２ステップの基準電圧
（ＶR、1 ）がメモリセル３の制御ゲートに印加された状
態で、検出部４の出力が“ロー”であれば、第２ステッ
プで印加された基準電圧（ＶR、1 ）より１ステップの低
い基準電圧（ＶR、0 ）をメモリセル３の制御ゲートに第
３ステップで印加し、第２ステップの基準電圧
（ＶR、1 ）がメモリセルの制御ゲートに印加された状態
で、検出部４の出力が“ハイ”であれば、第２ステップ
で印加された基準電圧（ＶR、1 ）より１ステップの高い
基準電圧（ＶR、2 ）をメモリセルの制御ゲートに第３ス
テップで印加されるようにする。
【００２３】又、第２ステップの基準電圧（ＶR、5 ）が
メモリセルの制御ゲートに印加された状態で、検出部４
の出力が“ロー”であれば、第２ステップで印加された
基準電圧（ＶR、5 ）より１ステップの低い基準電圧（Ｖ
R、4 ）がメモリセルの制御ゲートに第３ステップで印加
されるようにし、第２ステップの基準電圧（ＶR、5 ）が
メモリセルの制御ゲートに印加された状態で、検出部４
の出力が“ハイ”であれば、第２ステップで印加された
基準電圧（ＶR、3 ）より１ステップの高い基準電圧（Ｖ
R、6 ）がメモリセルの制御ゲートに第３ステップに印加
されるようにする。言い換えれば、第３ステップでは、
基準電圧がＶR、0、ＶR、2、ＶR、4、ＶR、6のうちの１個が
メモリセルの制御ゲートに印加される。そして、第３ス
テップで印加された基準電圧とそのときの検出部４の出
力に応じて最終的にプログラムされたデータが読み出さ
れる。
メモリセルの制御ゲートに印加された状態で、検出部４
の出力が“ロー”であれば、第２ステップで印加された
基準電圧（ＶR、5 ）より１ステップの低い基準電圧（Ｖ
R、4 ）がメモリセルの制御ゲートに第３ステップで印加
されるようにし、第２ステップの基準電圧（ＶR、5 ）が
メモリセルの制御ゲートに印加された状態で、検出部４
の出力が“ハイ”であれば、第２ステップで印加された
基準電圧（ＶR、3 ）より１ステップの高い基準電圧（Ｖ
R、6 ）がメモリセルの制御ゲートに第３ステップに印加
されるようにする。言い換えれば、第３ステップでは、
基準電圧がＶR、0、ＶR、2、ＶR、4、ＶR、6のうちの１個が
メモリセルの制御ゲートに印加される。そして、第３ス
テップで印加された基準電圧とそのときの検出部４の出
力に応じて最終的にプログラムされたデータが読み出さ
れる。
【００２４】即ち、基準電圧（ＶR、0 ）がメモリセルの
制御ゲートに印加された状態で、検出部４の出力が“ロ
ー”であれば、データ（０００）がプログラムされたこ
とを検出し、基準電圧（ＶR、0 ）がメモリセルの制御ゲ
ートに印加された状態で、検出部４の出力が“ハイ”で
あれば、データ（００１）がプログラムされたことに検
出する。又、基準電圧（ＶR、2 ）がメモリセルの制御ゲ
ートに印加された状態で、検出部４の出力が“ロー”で
あれば、データ（０１０）がプログラムされたことに検
出し、基準電圧（ＶR、2 ）がメモリセルの制御ゲートに
印加された状態で、検出部４の出力が“ハイ”であれ
ば、データ（０１１）がプログラムされたことに検出す
る。又、基準電圧（ＶR、4 ）がメモリセルの制御ゲート
に印加された状態で、検出部４の出力が“ロー”であれ
ば、データ（１００）がプログラムされたことに検出
し、基準電圧（ＶR、4 ）がメモリセルの制御ゲートに印
加された状態で、検出部４の出力が“ハイ”であれば、
データ（１０１）がプログラムされたことに検出する。
更に、基準電圧（ＶR、6 ）がメモリセルの制御ゲートに
印加された状態で、検出部４の出力が“ロー”であれ
ば、データ（１１０）がプログラムされたことに検出
し、基準電圧（ＶR、6 ）がメモリセルの制御ゲートに印
加された状態で、検出部４の出力が“ハイ”であれば、
データ（１１１）がプログラムされたことに検出する。
結局、ｍ−ビットデータ（２m 個のしきい値電圧レベ
ル）をプログラムするメモリセルにおいて、データを検
出するためには、ｍ度基準電圧を印加すれば検出できる
（例えば、３−ビットメモリセルは３度）。
制御ゲートに印加された状態で、検出部４の出力が“ロ
ー”であれば、データ（０００）がプログラムされたこ
とを検出し、基準電圧（ＶR、0 ）がメモリセルの制御ゲ
ートに印加された状態で、検出部４の出力が“ハイ”で
あれば、データ（００１）がプログラムされたことに検
出する。又、基準電圧（ＶR、2 ）がメモリセルの制御ゲ
ートに印加された状態で、検出部４の出力が“ロー”で
あれば、データ（０１０）がプログラムされたことに検
出し、基準電圧（ＶR、2 ）がメモリセルの制御ゲートに
印加された状態で、検出部４の出力が“ハイ”であれ
ば、データ（０１１）がプログラムされたことに検出す
る。又、基準電圧（ＶR、4 ）がメモリセルの制御ゲート
に印加された状態で、検出部４の出力が“ロー”であれ
ば、データ（１００）がプログラムされたことに検出
し、基準電圧（ＶR、4 ）がメモリセルの制御ゲートに印
加された状態で、検出部４の出力が“ハイ”であれば、
データ（１０１）がプログラムされたことに検出する。
更に、基準電圧（ＶR、6 ）がメモリセルの制御ゲートに
印加された状態で、検出部４の出力が“ロー”であれ
ば、データ（１１０）がプログラムされたことに検出
し、基準電圧（ＶR、6 ）がメモリセルの制御ゲートに印
加された状態で、検出部４の出力が“ハイ”であれば、
データ（１１１）がプログラムされたことに検出する。
結局、ｍ−ビットデータ（２m 個のしきい値電圧レベ
ル）をプログラムするメモリセルにおいて、データを検
出するためには、ｍ度基準電圧を印加すれば検出できる
（例えば、３−ビットメモリセルは３度）。
【００２５】このような原理により検出する本発明の多
重ビットメモリセルのデータを検出する装置の動作を説
明する。図７は、２ビットデータを記録した場合のフロ
ーチャートを示す図である。まず、２ビットデータを検
出する場合、基準電圧は３個が必要である。従って、メ
インクロック信号（ＣＬＯＣＫ）が印加されて初期化
（ＲＥＳＥＴ）させた状態で、開始信号（ＳＴＡＲＴ）
が入力されると、コントローラ５で中間値の基準電圧
（ＶR、1 ）を最初にメモリセル３の制御ゲートに印加す
る（１Ｓ）。センスアンプ４は前記基準電圧が印加され
た状態におけるメモリセルのドレイン電流を検出して、
ドレイン電流が検出されると、“ロー”信号を出力し、
ドレイン電流がが検出されないと、“ハイ”信号を出力
する（２Ｓ）。最初に中間値の基準電圧がメモリセルに
印加された状態で、検出部４の出力が“ロー”であれ
ば、シフトレジスタ６には検出するデータの中の最上位
ビットに“０”がシフトされ（３Ｓ）る。最初に選択さ
れた基準電圧より低い基準電圧（ＶR、0 ）を次に印加さ
れるクロック信号にあわせてコントローラ５がメモリセ
ル３の制御ゲートに印加する（４Ｓ）。そして、前記基
準電圧（ＶR、0 ）が印加された状態で、再びメモリセル
のドレイン電流を検出部４が検出して、検出された値が
“ロー”であれば、シフトレジスタ６には検出するデー
タの中の最下位ビットが“０”にシフトされ（５Ｓ）、
検出された値が“ハイ”であれば、シフトレジスタ６に
検出するデータの中の最下位ビットが“１”にシフトさ
れる（６Ｓ）。もし、前記ステップ（２Ｓ）で検出部４
の出力が“ハイ”であれば、シフトレジスタ６には検出
するデータの中の最上位ビットに“１”がシフトされ
（７Ｓ）、最初に選択された基準電圧より高い基準電圧
（ＶR、2 ）を、次に入力されるクロック信号にあわせ
て、コントローラ５がメモリセルの制御ゲートに印加す
る（８Ｓ）。そして、前記基準電圧（ＶR、2 ）が印加さ
れた状態で、再びメモリセルのドレイン電流を検出部４
が検出して、検出された値が“ロー”であれば、シフト
レジスタ６には検出するデータの中の最下位ビットに
“０”をシフトし（９Ｓ）、検出された値が“ハイ”で
あれば、シフトレジスタ６には検出するデータの中の最
下位ビットに“１”をシフトする（１０Ｓ）。このよう
に、２ビットの場合、基準電圧を２度メモリセルの制御
ゲートに印加することだけで、最上位ビットから最下位
ビットの順序にデータを出力してデータを検出する。
重ビットメモリセルのデータを検出する装置の動作を説
明する。図７は、２ビットデータを記録した場合のフロ
ーチャートを示す図である。まず、２ビットデータを検
出する場合、基準電圧は３個が必要である。従って、メ
インクロック信号（ＣＬＯＣＫ）が印加されて初期化
（ＲＥＳＥＴ）させた状態で、開始信号（ＳＴＡＲＴ）
が入力されると、コントローラ５で中間値の基準電圧
（ＶR、1 ）を最初にメモリセル３の制御ゲートに印加す
る（１Ｓ）。センスアンプ４は前記基準電圧が印加され
た状態におけるメモリセルのドレイン電流を検出して、
ドレイン電流が検出されると、“ロー”信号を出力し、
ドレイン電流がが検出されないと、“ハイ”信号を出力
する（２Ｓ）。最初に中間値の基準電圧がメモリセルに
印加された状態で、検出部４の出力が“ロー”であれ
ば、シフトレジスタ６には検出するデータの中の最上位
ビットに“０”がシフトされ（３Ｓ）る。最初に選択さ
れた基準電圧より低い基準電圧（ＶR、0 ）を次に印加さ
れるクロック信号にあわせてコントローラ５がメモリセ
ル３の制御ゲートに印加する（４Ｓ）。そして、前記基
準電圧（ＶR、0 ）が印加された状態で、再びメモリセル
のドレイン電流を検出部４が検出して、検出された値が
“ロー”であれば、シフトレジスタ６には検出するデー
タの中の最下位ビットが“０”にシフトされ（５Ｓ）、
検出された値が“ハイ”であれば、シフトレジスタ６に
検出するデータの中の最下位ビットが“１”にシフトさ
れる（６Ｓ）。もし、前記ステップ（２Ｓ）で検出部４
の出力が“ハイ”であれば、シフトレジスタ６には検出
するデータの中の最上位ビットに“１”がシフトされ
（７Ｓ）、最初に選択された基準電圧より高い基準電圧
（ＶR、2 ）を、次に入力されるクロック信号にあわせ
て、コントローラ５がメモリセルの制御ゲートに印加す
る（８Ｓ）。そして、前記基準電圧（ＶR、2 ）が印加さ
れた状態で、再びメモリセルのドレイン電流を検出部４
が検出して、検出された値が“ロー”であれば、シフト
レジスタ６には検出するデータの中の最下位ビットに
“０”をシフトし（９Ｓ）、検出された値が“ハイ”で
あれば、シフトレジスタ６には検出するデータの中の最
下位ビットに“１”をシフトする（１０Ｓ）。このよう
に、２ビットの場合、基準電圧を２度メモリセルの制御
ゲートに印加することだけで、最上位ビットから最下位
ビットの順序にデータを出力してデータを検出する。
【００２６】このように動作するコントローラ５の詳細
な回路図である図４を参照して説明すれば、下記の通り
である。即ち、開始信号が入力される前、即ち初期状態
時、検出部４の出力は常に“ハイ”信号を出力し、各フ
リップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）は“ロー”信号
を出力している。従って、第２ＡＮＤゲート（ＩＣ６）
の出力は“ハイ”、ＮＯＲゲート（ＩＣ７）の出力は
“ロー”になって、第１フリップフロップ（Ｆ／Ｆ０）
の入力端（Ｄ０）には“ハイ”信号が印加された状態で
あり、第２フリップフロップ（Ｆ／Ｆ１）の入力端（Ｄ
１）には“ロー”信号が印加された状態である。
な回路図である図４を参照して説明すれば、下記の通り
である。即ち、開始信号が入力される前、即ち初期状態
時、検出部４の出力は常に“ハイ”信号を出力し、各フ
リップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）は“ロー”信号
を出力している。従って、第２ＡＮＤゲート（ＩＣ６）
の出力は“ハイ”、ＮＯＲゲート（ＩＣ７）の出力は
“ロー”になって、第１フリップフロップ（Ｆ／Ｆ０）
の入力端（Ｄ０）には“ハイ”信号が印加された状態で
あり、第２フリップフロップ（Ｆ／Ｆ１）の入力端（Ｄ
１）には“ロー”信号が印加された状態である。
【００２７】このとき、メインクロック信号（ＣＬＯＣ
Ｋ）が印加され、初期化(ＲＥＳＥＴ）させた状態で、
開始信号（ＳＴＡＲＴ）がコントローラ５の遅延器（Ｉ
Ｃ１）と第１ＡＮＤゲート（ＩＣ３）に入力されると、
遅延器（ＩＣ１）は開始信号を一定の時間遅延させた
後、ＮＡＮＤゲート（ＩＣ２）に出力するので、遅延さ
れた時間の間には、第１ＡＮＤゲート（ＩＣ３）がメイ
ンクロック信号と関係なく“ハイ”信号を出力する。従
って、第１、第２フリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ
１）にクロック信号が印加される。このように第１、第
２フリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）にクロック
信号が印加されると、そのときの入力端（Ｄ０、Ｄ１）
の信号を出力するようになる。つまり、第１フリップフ
ロップ（Ｆ／Ｆ０）は“ハイ”信号を、第２フリップフ
ロップ（Ｆ／Ｆ１）は“ロー”信号を出力するようにな
る。
Ｋ）が印加され、初期化(ＲＥＳＥＴ）させた状態で、
開始信号（ＳＴＡＲＴ）がコントローラ５の遅延器（Ｉ
Ｃ１）と第１ＡＮＤゲート（ＩＣ３）に入力されると、
遅延器（ＩＣ１）は開始信号を一定の時間遅延させた
後、ＮＡＮＤゲート（ＩＣ２）に出力するので、遅延さ
れた時間の間には、第１ＡＮＤゲート（ＩＣ３）がメイ
ンクロック信号と関係なく“ハイ”信号を出力する。従
って、第１、第２フリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ
１）にクロック信号が印加される。このように第１、第
２フリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）にクロック
信号が印加されると、そのときの入力端（Ｄ０、Ｄ１）
の信号を出力するようになる。つまり、第１フリップフ
ロップ（Ｆ／Ｆ０）は“ハイ”信号を、第２フリップフ
ロップ（Ｆ／Ｆ１）は“ロー”信号を出力するようにな
る。
【００２８】従って、デコーダ７は、図５に示すよう
に、基準電圧選択信号の中の中間値のＣＬ１信号を“ハ
イ”として出力し、３個の基準電圧の中の中間値の基準
電圧（ＶR、1 ）をメモリセル３の制御ゲートに印加する
ようにする。このように、中間値の基準電圧（ＶR、1 ）
がメモリセル３に印加されると、メモリセル３のプログ
ラム状態に応じて検出部４の出力が検出される。
に、基準電圧選択信号の中の中間値のＣＬ１信号を“ハ
イ”として出力し、３個の基準電圧の中の中間値の基準
電圧（ＶR、1 ）をメモリセル３の制御ゲートに印加する
ようにする。このように、中間値の基準電圧（ＶR、1 ）
がメモリセル３に印加されると、メモリセル３のプログ
ラム状態に応じて検出部４の出力が検出される。
【００２９】即ち、メモリセルが中間値の基準電圧（Ｖ
R、1 ）より低いしきい値電圧レベルでプログラムされて
いる場合には、検出部４の出力が“ロー”信号を出力
し、メモリセルが中間値の基準電圧（ＶR、1 ）より高い
しきい値電圧レベルでプログラムされている場合には、
検出部４の出力が“ハイ”信号を出力する。このよう
に、中間値の基準電圧（ＶR、1 ）が印加された状態にお
ける検出部４の出力をコントローラ５が認識して最も低
い基準電圧或いは最も高い基準電圧を再び選択するよう
になる。即ち、検出部４の出力が“ロー”であれば、第
２ＡＮＤゲート（ＩＣ６）の出力も“ロー”であり、第
１ＮＯＲゲート（ＩＣ７）の出力も“ロー”であるの
で、それぞれのフリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ
１）の入力端に“ロー”信号が印加される。そして、そ
れぞれのフリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）の入
力端に“ロー”信号が印加された状態で、遅延器（ＩＣ
１）で一定の時間遅延された開始信号がＮＡＮＤゲート
（ＩＣ２）に印加されるので、ＮＡＮＤゲート（ＩＣ
２）はメインクロック信号を反転させて出力し、ＡＮＤ
ゲート（ＩＣ３）もＮＡＮＤゲート（ＩＣ２）の出力を
そのままに各フリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）
のクロック信号に出力する。
R、1 ）より低いしきい値電圧レベルでプログラムされて
いる場合には、検出部４の出力が“ロー”信号を出力
し、メモリセルが中間値の基準電圧（ＶR、1 ）より高い
しきい値電圧レベルでプログラムされている場合には、
検出部４の出力が“ハイ”信号を出力する。このよう
に、中間値の基準電圧（ＶR、1 ）が印加された状態にお
ける検出部４の出力をコントローラ５が認識して最も低
い基準電圧或いは最も高い基準電圧を再び選択するよう
になる。即ち、検出部４の出力が“ロー”であれば、第
２ＡＮＤゲート（ＩＣ６）の出力も“ロー”であり、第
１ＮＯＲゲート（ＩＣ７）の出力も“ロー”であるの
で、それぞれのフリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ
１）の入力端に“ロー”信号が印加される。そして、そ
れぞれのフリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）の入
力端に“ロー”信号が印加された状態で、遅延器（ＩＣ
１）で一定の時間遅延された開始信号がＮＡＮＤゲート
（ＩＣ２）に印加されるので、ＮＡＮＤゲート（ＩＣ
２）はメインクロック信号を反転させて出力し、ＡＮＤ
ゲート（ＩＣ３）もＮＡＮＤゲート（ＩＣ２）の出力を
そのままに各フリップフロップ（Ｆ／Ｆ０、Ｆ／Ｆ１）
のクロック信号に出力する。
【００３０】従って、各フリップフロップ（Ｆ／Ｆ０、
Ｆ／Ｆ１）はクロック信号にあわせて入力端の信号を出
力するので、デコーダ７に“ロー”信号を出力する。そ
して、デコーダ７は２個の入力が全部“ロー”であるの
で、ＣＬ０信号だけ“ハイ”信号を出力して、最も低い
基準電圧（ＶR、0 ）が選択されるようにする。反対に、
中間値の基準電圧（ＶR、1 ）が印加されたとき、検出部
１の出力が“ハイ”の場合には、第１フリップフロップ
（Ｆ／Ｆ０）の入力端には“ロー”信号が印加され、第
２フリップフロップ（Ｆ／Ｆ１）の入力端には“ハイ”
信号が印加されるので、クロック信号にあわせてそれぞ
れ“ロー”信号と“ハイ”信号を出力するようになり、
デコーダ７は最も高い基準電圧（ＶR、2 ）を出力する。
Ｆ／Ｆ１）はクロック信号にあわせて入力端の信号を出
力するので、デコーダ７に“ロー”信号を出力する。そ
して、デコーダ７は２個の入力が全部“ロー”であるの
で、ＣＬ０信号だけ“ハイ”信号を出力して、最も低い
基準電圧（ＶR、0 ）が選択されるようにする。反対に、
中間値の基準電圧（ＶR、1 ）が印加されたとき、検出部
１の出力が“ハイ”の場合には、第１フリップフロップ
（Ｆ／Ｆ０）の入力端には“ロー”信号が印加され、第
２フリップフロップ（Ｆ／Ｆ１）の入力端には“ハイ”
信号が印加されるので、クロック信号にあわせてそれぞ
れ“ロー”信号と“ハイ”信号を出力するようになり、
デコーダ７は最も高い基準電圧（ＶR、2 ）を出力する。
【００３１】上述したような方法で、コントローラ５は
最初の開始信号が“ハイ”になって遅延される瞬間に基
準電圧の中の中間値の基準電圧（ＶR、1 ）がメモリセル
３の制御ゲートに印加されるようにし、その状態で検出
部４が検出して出力した値を認識して、より低い基準電
圧（ＶR、0 ）を選択するか、或いはより高い基準電圧
（ＶR、2 ）を選択して、同じ方法で検出部４が検出して
出力するようにする。このように検出部４が検出して出
力した値は、制御部５に印加されるだけでなく、シフト
レジスタ６に印加されて、最終的にデータを出力するよ
うにする。即ち、中間値の基準電圧（ＶR、1 ）の印加さ
れた状態における検出部４の出力が“ハイ”であれば、
コントローラ５はより高い基準電圧（ＶR、2 ）がメモリ
セル３の制御ゲートに印加されるようにし、それと共に
シフトレジスタ６にはデータ（０１）が格納される。そ
して検出部４の出力が“ロー”であれば、コントローラ
５はより低い基準電圧（ＶR、0 ）がメモリセル３の制御
ゲートに印加されるようにすると共にシフトレジスト部
６にはデータ（００）が格納される。更に、前記より高
い基準電圧（ＶR、2 ）が印加された状態で、検出部４の
出力が“ハイ”であれば、シフトレジスタ６はデータ
（１１）を格納し、検出部４の出力が“ロー”であれ
ば、シフトレジスタ６にはデータ（１０）を格納するよ
うになる。このように、２ビット多重レベルによりプロ
グラムされた場合には、基準電圧が２度印加され、それ
ぞれの基準電圧が印加されたときの検出部４の出力に応
じてデータ（１１、１０、０１、或いは００）が出力さ
れる。
最初の開始信号が“ハイ”になって遅延される瞬間に基
準電圧の中の中間値の基準電圧（ＶR、1 ）がメモリセル
３の制御ゲートに印加されるようにし、その状態で検出
部４が検出して出力した値を認識して、より低い基準電
圧（ＶR、0 ）を選択するか、或いはより高い基準電圧
（ＶR、2 ）を選択して、同じ方法で検出部４が検出して
出力するようにする。このように検出部４が検出して出
力した値は、制御部５に印加されるだけでなく、シフト
レジスタ６に印加されて、最終的にデータを出力するよ
うにする。即ち、中間値の基準電圧（ＶR、1 ）の印加さ
れた状態における検出部４の出力が“ハイ”であれば、
コントローラ５はより高い基準電圧（ＶR、2 ）がメモリ
セル３の制御ゲートに印加されるようにし、それと共に
シフトレジスタ６にはデータ（０１）が格納される。そ
して検出部４の出力が“ロー”であれば、コントローラ
５はより低い基準電圧（ＶR、0 ）がメモリセル３の制御
ゲートに印加されるようにすると共にシフトレジスト部
６にはデータ（００）が格納される。更に、前記より高
い基準電圧（ＶR、2 ）が印加された状態で、検出部４の
出力が“ハイ”であれば、シフトレジスタ６はデータ
（１１）を格納し、検出部４の出力が“ロー”であれ
ば、シフトレジスタ６にはデータ（１０）を格納するよ
うになる。このように、２ビット多重レベルによりプロ
グラムされた場合には、基準電圧が２度印加され、それ
ぞれの基準電圧が印加されたときの検出部４の出力に応
じてデータ（１１、１０、０１、或いは００）が出力さ
れる。
【００３２】
【発明の効果】上述したような本発明の多重レベルメモ
リセルのデータを検出する装置及びその方法において
は、下記のような効果がある。第１に、本発明は、メモ
リセルから出力される電流をセンスアンプで多段階に比
較してデータを読み出すことでなく、メモリセルの制御
ゲートに多段階の基準電圧を印加してデータを検出する
ので、センスアンプのサイズが大きくなる問題点が無
く、消費電力も減少される。第２に、ｍ−ビットメモリ
セルには２m 個のしきい値電圧レベルによりプログラム
されているが、基準電圧をｍ度のみ印加してデータが検
出できるので、検出の速度を向上させることができ、し
たがって、消費電力も減少させることができる。
リセルのデータを検出する装置及びその方法において
は、下記のような効果がある。第１に、本発明は、メモ
リセルから出力される電流をセンスアンプで多段階に比
較してデータを読み出すことでなく、メモリセルの制御
ゲートに多段階の基準電圧を印加してデータを検出する
ので、センスアンプのサイズが大きくなる問題点が無
く、消費電力も減少される。第２に、ｍ−ビットメモリ
セルには２m 個のしきい値電圧レベルによりプログラム
されているが、基準電圧をｍ度のみ印加してデータが検
出できるので、検出の速度を向上させることができ、し
たがって、消費電力も減少させることができる。
【図１】 従来の多重ビットメモリセルの検出装置の構
成図である。
成図である。
【図２】 従来の多重ビットメモリセルの検出装置の動
作を説明するためのグラフである。
作を説明するためのグラフである。
【図３】 本発明の一実施形態の多重ビットメモリセル
のデータを検出する装置の構成ブロック図である。
のデータを検出する装置の構成ブロック図である。
【図４】 図３のコントローラの詳細な回路構成図であ
る。
る。
【図５】 図４のデコーダの詳細な回路構成図である。
【図６】 図３のスイッチの詳細な回路構成図である。
【図７】 本発明の一実施形態の多重ビットメモリセル
のデータ検出動作のフローチャートである。
のデータ検出動作のフローチャートである。
【図８】 本発明によるｍ−ビットメモリセルのしきい
値電圧レベルとそれに対応する基準電圧の説明図であ
る。
値電圧レベルとそれに対応する基準電圧の説明図であ
る。
【図９】本発明の一実施形態の基準電圧の選択の説明図
である。
である。
【図１０】本発明の多重ビットメモリセルのデータ検出
方法のフローチャートである。
方法のフローチャートである。
【図１１】本発明の多重ビットメモリセルの検出方法に
従うタイミング図である。
従うタイミング図である。
１ 基準電圧発生部 ２ スイッチ ３ メモリセル ４ 検出部 ５ コントローラ ６ シフトレジス
タ ７ デコーダ ８ クロック信号
制御部 ９ ラッチ部 １０ 選択部 ＩＣ１ 遅延器 ＩＣ２ ＮＡＮＤゲート ＩＣ３、ＩＣ６、ＩＣ１０、ＩＣ１１、ＩＣ１２ Ａ
ＮＤゲート ＩＣ４、ＩＣ５、ＩＣ８、ＩＣ９ インバータ ＩＣ７ ＮＯＲゲート Ｆ／Ｆ０、Ｆ／Ｆ１ フリップフロップ Ｑ１／Ｑ２／Ｑ３／Ｑ４ トランジスタ
タ ７ デコーダ ８ クロック信号
制御部 ９ ラッチ部 １０ 選択部 ＩＣ１ 遅延器 ＩＣ２ ＮＡＮＤゲート ＩＣ３、ＩＣ６、ＩＣ１０、ＩＣ１１、ＩＣ１２ Ａ
ＮＤゲート ＩＣ４、ＩＣ５、ＩＣ８、ＩＣ９ インバータ ＩＣ７ ＮＯＲゲート Ｆ／Ｆ０、Ｆ／Ｆ１ フリップフロップ Ｑ１／Ｑ２／Ｑ３／Ｑ４ トランジスタ
Claims (4)
- 【請求項１】 ｍ−ビットのデータの記録されたメモリ
セルからデータを検出する装置において、 複数の基準電圧を発生する基準電圧発生手段と、 前記基準電圧発生手段から出力される複数の基準電圧の
中の一つの基準電圧を前記メモリセルの制御ゲートに印
加するように出力するスイッチング手段と、 前記基準電圧が印加されたメモリセルの出力を検出する
検出手段と、 最初、前記複数の基準電圧の中間の値の基準電圧をメモ
リセルの制御ゲートに印加し、次に、前記検出手段の出
力に応じて、その印加された基準電圧より低いか、或い
は高い複数の基準電圧の中の中間の値の基準電圧をメモ
リセルの制御ゲートに印加するように前記スイッチング
手段を制御する制御手段と、 前記制御手段の制御に応じたスイッチング手段の出力で
制御ゲートに基準電圧が加えられたメモリセルの状態を
前記検出手段で検出して、その検出結果に基づいてシフ
トさせてデータを格納し、ｍ−ビットのデータを出力さ
せるシフトレジスタと、を備えたことを特徴とする多重
ビットメモリセルのデータを検出する装置。 - 【請求項２】 制御手段は、メインクロック信号と開始
信号を論理演算してデータを検出するための同期クロッ
ク信号を出力するクロック信号制御部と、 前記クロック信号制御部のクロック信号により入力され
る信号をラッチさせて出力するラッチ部と、 前記検出手段の出力信号とラッチ部の出力信号を演算し
て希望する基準電圧が選択されるように前記ラッチ部の
入力端に出力する選択部と、 前記ラッチ部の出力信号を論理演算して最終の基準電圧
選択信号を出力するデコーディング部とを含むことを特
徴とする請求項１記載の多重ビットメモリセルのデータ
を検出する装置。 - 【請求項３】 前記スイッチング手段は、前記制御手段
の基準電圧選択信号により前記基準電圧発生手段から出
力される複数の基準電圧をそれぞれスイッチングする複
数個のトランジスタと、 リセット信号により前記複数個のトランジスタから出力
端に出力される基準電圧をクリアさせるトランジスタと
を有することを特徴とする請求項１記載の多重ビットメ
モリセルのデータを検出する装置。 - 【請求項４】 ｍ−ビットにプログラムされる多重ビッ
トメモリセルのデータ検出方法において、 ２m−１個の互いに異なる基準電圧を発生する第１ステ
ップと、 前記複数の基準電圧の中の中間の値の基準電圧を前記メ
モリセルの制御ゲートに印加し、前記メモリセルのドレ
イン電流を検出する第２ステップと、 前記第２ステップの結果としてドレイン電流が検出され
たとき“０”を、また検出されなかったとき“１”を最
上位ビットのデータとして出力する第３ステップと、 前記第２ステップでドレイン電流の検出の有無が検出さ
れた後、その有無に応じてその最初に印加された基準電
圧より高い又は低い複数の基準電圧の中の中間値の基準
電圧を前記メモリセルの制御ゲートに印加し、前記メモ
リセルのドレイン電流を検出する第４ステップと、 前記第４ステップの結果としてドレイン電流が検出され
たとき“０”を、また検出されなかったとき“１”を最
上位ビットの次のビットのデータとして出力する第５ス
テップと、 以後、複数の基準電圧が最後の１つになるまで第４ステ
ップと第５ステップとを継続することを特徴とする多重
ビットメモリセルのデータ検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR24097/1996 | 1996-06-26 | ||
| KR1019960024097A KR100192476B1 (ko) | 1996-06-26 | 1996-06-26 | 다중 비트 메모리 셀의 데이타 센싱장치 및 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064284A true JPH1064284A (ja) | 1998-03-06 |
Family
ID=19463621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11362697A Pending JPH1064284A (ja) | 1996-06-26 | 1997-04-16 | 多重ビットメモリセルからデータを検出する装置及び方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5790454A (ja) |
| EP (1) | EP0828255B1 (ja) |
| JP (1) | JPH1064284A (ja) |
| KR (1) | KR100192476B1 (ja) |
| CN (1) | CN1119810C (ja) |
| DE (1) | DE69712005T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933374A (en) * | 1998-06-15 | 1999-08-03 | Siemens Aktiengesellschaft | Memory with reduced wire connections |
| KR100292625B1 (ko) * | 1998-06-29 | 2001-07-12 | 박종섭 | 고속인터페이스장치 |
| US6211698B1 (en) * | 1999-06-29 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
| AU8000200A (en) * | 1999-10-08 | 2001-04-23 | Aplus Flash Technology, Inc. | Multiple level flash memory |
| DE60045073D1 (de) * | 2000-10-13 | 2010-11-18 | St Microelectronics Srl | Verfahren zum Speichern und Lesen von Daten eines nichtflüchtigen Multibitspeichers mit einer nichtbinären Anzahl von Bits pro Zelle |
| US6525982B1 (en) * | 2001-09-11 | 2003-02-25 | Micron Technology, Inc. | Methods of programming and circuitry for a programmable element |
| EP1365417A1 (en) * | 2002-05-13 | 2003-11-26 | STMicroelectronics S.r.l. | Programming method of the memory cells in a multilevel non-volatile memory device |
| US7644628B2 (en) | 2005-12-16 | 2010-01-12 | Loadstar Sensors, Inc. | Resistive force sensing device and method with an advanced communication interface |
| US7187614B2 (en) * | 2004-10-14 | 2007-03-06 | International Business Machines Corporation | Array read access control using MUX select signal gating of the read port |
| US7230873B2 (en) * | 2004-10-21 | 2007-06-12 | International Business Machines Corporation | Forced pulldown of array read bitlines for generating MUX select signals |
| JP2008084485A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 不揮発性半導体記憶装置及びデータ読出方法 |
| US7881100B2 (en) * | 2008-04-08 | 2011-02-01 | Micron Technology, Inc. | State machine sensing of memory cells |
| CN101770227B (zh) * | 2008-12-27 | 2011-12-07 | 富葵精密组件(深圳)有限公司 | 流水线监测控制装置、监测控制方法及流水线 |
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- 1996-06-26 KR KR1019960024097A patent/KR100192476B1/ko not_active IP Right Cessation
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1997
- 1997-01-17 CN CN97102256A patent/CN1119810C/zh not_active Expired - Fee Related
- 1997-01-23 EP EP97101053A patent/EP0828255B1/en not_active Expired - Lifetime
- 1997-01-23 DE DE69712005T patent/DE69712005T2/de not_active Expired - Lifetime
- 1997-04-16 JP JP11362697A patent/JPH1064284A/ja active Pending
- 1997-04-18 US US08/839,789 patent/US5790454A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69712005D1 (de) | 2002-05-23 |
| EP0828255A2 (en) | 1998-03-11 |
| DE69712005T2 (de) | 2002-11-14 |
| KR980004989A (ko) | 1998-03-30 |
| CN1163461A (zh) | 1997-10-29 |
| EP0828255B1 (en) | 2002-04-17 |
| US5790454A (en) | 1998-08-04 |
| EP0828255A3 (en) | 1999-04-14 |
| KR100192476B1 (ko) | 1999-06-15 |
| CN1119810C (zh) | 2003-08-27 |
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