JP2010073275A - 半導体装置およびデータ読み出し方法 - Google Patents
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Abstract
【解決手段】半導体装置101は、各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルMCと、選択したメモリセルMCである第1のメモリセルMCの制御電極にレベルの異なる複数の読み出し電圧を供給した後、次に選択したメモリセルMCである第2のメモリセルMCの制御電極に複数の読み出し電圧を供給する際、第1のメモリセルMCに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、第2のメモリセルMCの制御電極に最初に供給し、その後、他のレベルの読み出し電圧を第2のメモリセルMCの制御電極に供給する読み出し回路6とを備える。
【選択図】図1
Description
出し電圧をたとえばレベルの小さい順に印加して、多値メモリセルのソース・ドレイン間に電流が流れるか否かで記憶データの論理レベルを判断する。
が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルを備える半導体装置におけるデータ読み出し方法であって、読み出し対象のメモリセルのアドレスを示すアドレス信号に基づいて第1のメモリセルを選択するステップと、第1のメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、第1のメモリセルの記憶データを読み出すステップと、読み出し対象のメモリセルのアドレスを示すアドレス信号に基づいて第2のメモリセルを選択するステップと、第2のメモリセルの制御電極に複数の読み出し電圧を供給する際、第1のメモリセルに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、第2のメモリセルの制御電極に最初に供給し、その後、他のレベルの読み出し電圧を第2のメモリセルの制御電極に供給することにより、第2のメモリセルの記憶データを読み出すステップとを含む。
図1を参照して、半導体装置101は、メモリアレイ1と、Xデコーダ2と、Yデコーダ3と、センス回路4と、コマンドデコーダ5と、メモリコントローラ(読み出し回路)6と、アドレスラッチ&コマンドジェネレータ7と、アドレスデコーダ8と、データバッファ9と、ラッチ回路10と、データ変換回路11とを備える。
対象のメモリセルMCに対応するワード線WLに読み出し電圧L1およびL2を印加したときに読み出し対象のメモリセルMCがオンしない場合であって、読み出し電圧L3を印加したときに読み出し対象のメモリセルMCがオンした場合には、メモリセルMCの記憶データは”01”であると判断する。また、データ変換回路11は、読み出し対象のメモリセルMCに対応するワード線WLに読み出し電圧L1〜L3を印加したときに読み出し対象のメモリセルMCがオンしない場合には、メモリセルMCの記憶データは”00”であると判断する。
のデータが読み出される。
Claims (5)
- 各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルと、
読み出し対象の前記メモリセルのアドレスを示すアドレス信号に基づいて前記複数のメモリセルのうちの少なくともいずれか1つを選択し、前記選択したメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、前記選択したメモリセルの記憶データを読み出す読み出し回路とを備え、
前記読み出し回路は、選択した前記メモリセルである第1のメモリセルの制御電極に前記複数の読み出し電圧を供給した後、次に選択した前記メモリセルである第2のメモリセルの制御電極に前記複数の読み出し電圧を供給する際、前記第1のメモリセルに最後に供給した前記読み出し電圧と同じレベルの前記読み出し電圧を、前記第2のメモリセルの制御電極に最初に供給し、その後、他のレベルの前記読み出し電圧を前記第2のメモリセルの制御電極に供給する半導体装置。 - 前記半導体装置は、さらに、
前記選択された前記メモリセルがゲート電極に前記読み出し電圧を供給されたことによりオンしたか否かを検出し、前記検出結果を示す検出信号を出力するセンスアンプを備え、
前記読み出し回路は、前記複数の読み出し電圧に対応する複数の前記検出信号と読み出し対象の前記メモリセルのアドレスとに基づいて、前記選択したメモリセルの記憶データを読み出す請求項1に記載の半導体装置。 - 前記読み出し回路は、選択した前記メモリセルの制御電極へ前記複数の読み出し電圧を小さい順に供給すること、次に選択した前記メモリセルの制御電極へ前記複数の読み出し電圧を大きい順に供給することを交互に繰り返す請求項1に記載の半導体装置。
- 前記半導体装置は、
前記複数のメモリセルを含むメモリアレイを備え、前記メモリアレイは、各々が複数の前記メモリセルを含む複数のメモリブロックに分割され、
前記読み出し回路は、読み出し対象の前記メモリブロックのアドレスを示すアドレス信号に基づいて前記複数のメモリブロックのうちの少なくともいずれか1つを選択し、前記選択したメモリブロックにおける複数の前記メモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、前記選択したメモリブロックにおける複数の前記メモリセルの記憶データを順次読み出し、
前記読み出し回路は、選択した前記メモリブロックである第1のメモリブロックにおける複数の前記メモリセルの制御電極に前記複数の読み出し電圧を供給した後、次に選択した前記メモリブロックである第2のメモリブロックにおける複数の前記メモリセルの制御電極に前記複数の読み出し電圧を供給する際、前記第1のメモリブロックにおける複数の前記メモリセルに最後に供給した前記読み出し電圧と同じレベルの前記読み出し電圧を、前記第2のメモリブロックにおける複数の前記メモリセルの制御電極に最初に供給し、その後、他のレベルの前記読み出し電圧を前記第2のメモリブロックにおける複数の前記メモリセルの制御電極に供給する請求項1に記載の半導体装置。 - 各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルを備える半導体装置におけるデータ読み出し方法であって、
読み出し対象の前記メモリセルのアドレスを示すアドレス信号に基づいて第1のメモリセルを選択するステップと、
前記第1のメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、前記第1のメモリセルの記憶データを読み出すステップと、
読み出し対象の前記メモリセルのアドレスを示すアドレス信号に基づいて第2のメモリセルを選択するステップと、
前記第2のメモリセルの制御電極に前記複数の読み出し電圧を供給する際、前記第1のメモリセルに最後に供給した前記読み出し電圧と同じレベルの前記読み出し電圧を、前記第2のメモリセルの制御電極に最初に供給し、その後、他のレベルの前記読み出し電圧を前記第2のメモリセルの制御電極に供給することにより、前記第2のメモリセルの記憶データを読み出すステップとを含むデータ読み出し方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008241281A JP2010073275A (ja) | 2008-09-19 | 2008-09-19 | 半導体装置およびデータ読み出し方法 |
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JP2008241281A JP2010073275A (ja) | 2008-09-19 | 2008-09-19 | 半導体装置およびデータ読み出し方法 |
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JP2010073275A true JP2010073275A (ja) | 2010-04-02 |
Family
ID=42204907
Family Applications (1)
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JP2008241281A Pending JP2010073275A (ja) | 2008-09-19 | 2008-09-19 | 半導体装置およびデータ読み出し方法 |
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Country | Link |
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JP (1) | JP2010073275A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10332593B2 (en) | 2015-09-14 | 2019-06-25 | Toshiba Memory Corporation | Semiconductor memory device configured to sense memory cell threshold voltages in ascending order |
US12033702B2 (en) | 2021-07-14 | 2024-07-09 | Kioxia Corporation | Semiconductor memory device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0729383A (ja) * | 1993-07-12 | 1995-01-31 | Toshiba Corp | 半導体記憶装置及びその読み出し方法 |
-
2008
- 2008-09-19 JP JP2008241281A patent/JP2010073275A/ja active Pending
Patent Citations (1)
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US10332593B2 (en) | 2015-09-14 | 2019-06-25 | Toshiba Memory Corporation | Semiconductor memory device configured to sense memory cell threshold voltages in ascending order |
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