JP2008084485A - 不揮発性半導体記憶装置及びデータ読出方法 - Google Patents

Abstract

【課題】フローティングゲート間のカップリングノイズによる影響を抑制することができる信頼性の高い不揮発性半導体記憶装置を提供すること。
【解決手段】読出電圧レベル制御部３０１１は、隣接メモリセルＭＣｎ＋１にデータが書き込まれる前における選択メモリセルＭＣｎのデータを読み出す時における読出電圧レベルとしての４値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第１、第２及び第３の読出電圧レベルを規定し、かつ、隣接メモリセルＭＣｎ＋１のデータ状態を示す隣接メモリセル状態情報に基づいて選択メモリセルＭＣｎのデータを読み出す第１及び第２の読出電圧ベリファイレベルを規定する。
【選択図】図２６

Description

本発明は、電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイを具備する不揮発性半導体記憶装置及びデータ読出方法に関する。

近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、その中でも従来のＮＯＲ型フラッシュメモリ装置と比較して高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリ装置が注目されてきている。ＮＡＮＤ型フラッシュメモリ装置は、フローティングゲートを有する複数のメモリセルが直列に接続され、これらの各メモリセルにデータを書き込み、更にこれらのデータを読み出すことで記憶装置として機能することができる。

これに対し、近年の高集積化に伴い、構造の微細化が進み、隣接するメモリセルにおけるフローティングゲートの間で容量が形成されノイズが発生してしまうという問題がある。

このノイズを抑制するための技術として、例えば下記特許文献１に記載されている不揮発性半導体記憶装置がある。この不揮発性半導体記憶装置は、メモリセルアレイ及び複数のセンスアンプ回路を有している。前記メモリセルアレイは、電気的書き換え可能な浮遊ゲート型のメモリセルを有している。前記複数のセンスアンプ回路は、前記メモリセルアレイのデータ読み出しを行うためのものである。

前記センスアンプ回路は、前記メモリセルアレイから選択された第１のメモリセルについて、これに隣接し、かつ、これよりも後にデータ書き込みがなされる第２のメモリセルのデータに応じて決まる読み出し条件下でセルデータをセンスする。

また、例えば下記特許文献２に、ｉビットのデータが記憶されているメモリセルに対して、次のデータを記憶する前に、隣接するメモリセルにｉビット以下のデータを事前に書き出す技術が記載されている。

しかしながら、これらの技術においても、カップリングノイズの抑制をより効果的に行う点において課題を残している。
特開２００４−３２６８６６号公報 特開２００４−１９２７８９号公報

本発明は、フローティングゲートの間のカップリングノイズによる影響を抑制することができる信頼性の高い不揮発性半導体記憶装置及びデータ読出方法を提供することを目的とする。

本発明の一態様は、電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し４値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、前記データ読出書込制御部が、前記第１のメモリセルに隣接している第２のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第２のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、前記隣接メモリセル状態情報に基づいて前記第１のメモリセルのデータを読み出す所定の複数の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、前記所定の複数の読出電圧ベリファイレベルの複数の読出電圧で前記第１のメモリセルのデータを読み出すデータ読出部と、を具備する構成を採る。

本発明によれば、フローティングゲートの間のカップリングノイズによる影響を抑制することができる高信頼性の不揮発性半導体記憶装置及びデータ読出方法を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下に示す実施の形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の不揮発性半導体記憶装置の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の概略ブロック図である。

図１に示すように、本実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１は、メモリセルアレイ２、ローデコーダ３、読出書込回路部４、周辺回路部５及びパッド部６を具備している。

本実施の形態１に係るメモリセルアレイ２は、マトリクス状に配置されている電気的に書き換え可能な複数のメモリセルを有している。図２は、本実施の形態１に係るメモリセルアレイ２の構成を示す概略ブロック図である。本実施の形態１に係るメモリセルアレイ２は、図２で示すとおり、複数の（ｍ個の）メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１を有している。ここでは「メモリセルブロック」とは、データを一括消去できる最小単位である。

次に、図３は、本実施の形態１に係る複数のメモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１のうちの一つ（例えばＢＬＫ０）のより詳細な構成の例を示すブロック図である。図３で示すとおり、メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１の各々は、複数（ｉ個）のメモリセルユニットＭＵ０、ＭＵ１、…、ＭＵｉ−１を有している。メモリセルユニットＭＵ０、ＭＵ１、…、ＭＵｉ−１の各々は、複数（ｊ個）のメモリセルＭＣ０、ＭＣ１、…、ＭＣｊ−１及び選択トランジスタＳ１、Ｓ２を具備している。複数（ｊ個）のメモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１は、ソース／ドレイン領域を共通する形で直列に配置されている。選択トランジスタＳ１は、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１の直列接続体の一端部（ソース領域側部）に接続されている。選択トランジスタＳ２は、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１の直列接続体の他端部（ドレイン領域側部）に接続されている。

また、メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１は、複数（２本）のゲート線ＳＧＳ、ＳＧＤと、複数（ｊ本の）のワード線ＷＬ０、ＷＬ１、…、ＷＬｊ−１と、複数（ｉ本の）のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１と、を具備している。

複数（ｊ本の）のワード線ＷＬ０、ＷＬ１、…、ＷＬｎ、ＷＬｎ＋１、…、ＷＬｊ−１は、ゲート線ＳＧＳ、ＳＧＤに沿って配置されている、複数（ｉ本の）のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１は、複数のゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ０、ＷＬ１、…、ＷＬｎ、ＷＬｎ＋１、…、ＷＬｊ−１と交差するよう配置されている。

ゲート線ＳＧＳは、メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１におけるメモリセルユニットＭＵ０、ＭＵ１、…、ＭＵｉ−１の各々の選択トランジスタＳ１のゲートに共通に接続されている。ゲート線ＳＧＤは、メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１におけるメモリセルユニットＭＵ０、ＭＵ１、…、ＭＵｉ−１の各々の選択トランジスタＳ２のゲートに共通に接続されている。

また、複数のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１の各々は、対応するメモリセルユニットＭＵ０、ＭＵ１、…、ＭＵｉ−１の選択トランジスタＳ２のドレイン領域に接続されている。選択トランジスタＳ１のソース領域は、メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１の各々に共通のセルソース線ＣＥＬＳＲＬに接続されている。

更に、メモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１の各々におけるメモリセルＭＣ０、ＭＣ１、…、ＭＣｊ−１の各々は、他のメモリセルユニットにおいて電気的に同様な接続位置にあるメモリセルとワード線を介して共通に接続されている。

なお、本実施の形態１においてメモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１の各々におけるワード線ＷＬ０、ＷＬ１、…、ＷＬｊ−１及びゲート線ＳＧＳ、ＳＧＤは、メモリセルアレイ２の外部のローデコーダ３に接続されている。また、複数のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１は、メモリセルアレイ２の外部の読出書込回路４における複数（ｉ個）のセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１のいずれかに接続されている。

読出書込制御回路４は、センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１を具備している。周辺回路部５は、読出制御回路５１を具備している。読出制御回路５１は、複数（ｉ個）のセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１及びローデコーダ３に接続されている。読出制御回路５１は、複数（ｉ個）のセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１及びローデコーダ３を制御して、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１の各々からデータを読み出す。

読出書込制御回路４及び読出制御部５１は、複数のメモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１に対し４値のデータの書込、読出及び消去を行う時に複数のワード線ＷＬ０、ＷＬ１、…、ＷＬｎ、Ｗｎ＋１、…、ＷＬｊ−１及び複数のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１を選択して電圧を印加するデータ読出書込制御部を構成している。

ここで、図４に本実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１の部分断面図を示す。図４は、本実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１の一つのメモリセルユニットのビット線に沿った断面図である。図４に示すとおり、本ＮＡＮＤ型フラッシュメモリ装置１は、基板と、この基板上に層間絶縁層を介して形成される複数のフローティングゲートＦＧ及び選択ゲート線ＳＧＳ、ＳＧＤと、フローティングゲート上に層間絶縁層を介して配置されるワード線と、を有している。

また、基板には隣接するフローティングゲートに共通して、メモリセルのソース／ドレイン層として機能する拡散層が形成されている。これら構成を用いて本ＮＡＮＤ型フラッシュメモリ装置１は、ワード線及びチャネルとの間に電圧を印加し、このフローティングゲートに蓄積させる電荷の量を制御し、フローティングゲートにおける閾値分布を変化させることにより４値のデータを記憶させることができる。

本ＮＡＮＤ型フラッシュメモリ装置１は、前記構成を用いてデータの書込動作及び読出動作を行うが、この動作の概要を図５、図６を用いて簡単に説明する。

図５は、本実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１の一つのメモリセルにおけるフローティングゲートの閾値分布を示す図である。本ＮＡＮＤ型フラッシュメモリ装置１は、上述の通り、ワード線とチャネルとの間に電圧を印加し、メモリセルのフローティングゲートに電荷を注入して閾値分布を変化させることでデータを書き込み、逆に、この閾値分布を判定することでデータを読み取ることができる。

すなわち、例えば、図５で示すように、フローティングゲートの閾値分布を４つの状態（図中左から“１１”、“０１”、“００”、“１０”の状態）とし、これらのフローティングゲートの閾値分布のいずれかの状態にすることでメモリセルに２ビット（４値）のデータを記憶することができる。

なお、この表現は、本ＮＡＮＤ型フラッシュメモリ装置１におけるメモリセルに２つ（２桁）のデータの書き込みがなされることを示している。以下一つ目のデータ（前記“０１”の例でいえば右側の桁の「１」）を「下位ページ」と称し、二つ目のデータ（前記“０１”の例でいえば左側の桁の「０」）を「上位ページ」と称することとする。

そして、図５に示す状態は、例えば、図６に示す書き込み動作により実現できる。まず、一例として、閾値分布を“１０”の状態にする例を用いて説明する。

最初、このフローティングゲートの閾値分布は、“１１”の状態にあり、メモリセルは消去セルの状態となっているため（図６（Ａ））、まずこの状態から下位ページに“０”データを書き込み、閾値分布を“Ｐｒｅ−＊０”の状態にシフトさせる（図６（Ｂ））。なお、ここで、“Ｐｒｅ−＊０”の状態は“０１”の状態と“００”の状態の略中央に位置する閾値分布である。その後、上位ページに“１”データを書きこみ、閾値分布を“Ｐｒｅ−＊０”の状態から“１０”の状態にシフトさせる（図６（Ｃ））。

以上のとおり、このような動作を行わせることで、本ＮＡＮＤ型フラッシュメモリ装置１は、“１１”の状態から“０１”の状態にフルスイングさせる必要がなく、閾値分布のシフト幅を抑えつつ、メモリセルに２ビットのデータを記憶させることができるようになる。なお、閾値分布“００”の状態は、前記“Ｐｒｅ−＊０”の状態から上位ページに“０”データを書き出すことで実現できる。閾値分布“０１”の状態は、最初の“１１”の状態から上位ページに“０”データを書き出すことで実現できる（それぞれ図５参照）。

なお、本ＮＡＮＤ型フラッシュメモリ装置１においては、前記のように上位ページ及び下位ページの双方にデータが書き込まれた状態としておくことが好ましいが、態様によっては、下位ページのみ書き込まれ、上位ページには書き込みが行われない場合もある。この場合であってもメモリセルがどのような状態にあるのかを識別しておく必要があるため、本ＮＡＮＤ型フラッシュメモリ装置１は、上位ページが書き込まれているか否かについてユーザーからは見えない特殊なアドレスのビット（以下「ＬＭフラグ」という。）に書き込みを行い、下記に述べる読み出し動作においてこのＬＭフラグを使用する態様としている。

次に、前記データの書き込まれたメモリセルの読み出し動作について、図７を用いて説明する。メモリセルの読出動作は、読出制御回路５１により実行される。メモリセルの読出動作は、下位ページの読出動作、及び、上位ページの読出動作からなるが、まずは下位ページの読出動作から説明する。

下位ページの読出動作においては、まず、読出制御回路５１は、複数のメモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１のうちのあるメモリセルを選択し、選択したメモリセルに対し、“１１”の状態と“０１”の状態の間の所定の読出電圧Ａｒｅａｄで読出を行う。次いで、読出制御回路５１は、ＬＭフラグのチェックを行う。

ここで、読出制御回路５１は、ＬＭフラグのチェックにおいて上位ページまで書き込まれている（“Ｈ”レベル）と判定した場合、“０１”の状態と“００”の状態との間の所定の読出電圧Ｂｒｅａｄで読出を行ってこの結果を判定する。

なお、読出制御回路５１は、ＬＭフラグのチェックにおいて上位ページが書き込まれていない（“Ｌ”レベル）と判定した場合、読出電圧Ｂｒｅａｄでの読出は行わず、読出電圧Ａｒｅａｄでの読出の結果を判定するのみで足りる。なお、この読出動作のフローチャートを図８に示す。

一方、上位ページの読み出しにおいては、まず、読出制御回路５１は、複数のメモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１のうちのあるメモリセルを選択し、選択したメモリセルに対し、“００”の状態と“１０”の状態との間の所定の読出電圧Ｃｒｅａｄで読出を行う（図７参照）。次いで、読出制御回路５１は、読出電圧Ａｒｅａｄで読出を行い、その後ＬＭフラグのチェックを行う。読出制御回路５１は、ＬＭフラグのチェックにおいて上位ページが書き込まれている（“Ｈ”レベル）と判定した場合、読出電圧Ｃｒｅａｄでの読出の結果及び読出電圧Ａｒｅａｄでの読出の結果を判定する。

なお、ここでＬＭフラグのチェックにおいて、読出制御回路５１は、上位ページが書き込まれていない（“Ｌ”レベル）場合、閾値分布が前記“Ｐｒｅ−＊０”の状態となっており、前記４つの閾値分布のいずれかの状態であるとはいえないが、強制的に“１”の状態であるとして出力する。以上の動作により、読出制御回路５１は、メモリセルよりデータを読み出すことができるようになる。なお、前記読出し動作のフローチャートを図９に示す。

ところで、本ＮＡＮＤ型フラッシュメモリ装置１は、本実施の形態１において述べる構成及び動作によりフローティングゲートの間のカップリングノイズによる影響を抑制することができる信頼性の高いＮＡＮＤ型フラッシュメモリ装置となるが、微細化に伴いより顕著となるカップリングノイズの問題について説明する。

図１０及び図１１は、隣接するフローティングゲート間におけるカップリングによる閾値分布の変化を説明するための図である。

図１０は、図４で示したＮＡＮＤ型フラッシュメモリ装置１の部分断面にカップリングにより生じる容量を追加して記載した図である。図１０で示すように、隣接するメモリセルのそれぞれにデータが書き込まれることで電位差が生じ、フローティングゲートの間に容量が形成される。構成の微細化が進むとこのフローティングゲートの間の距離が短くなる、即ち、フローティング間の容量が増大し、無視できない量となる。これはフローティングゲートの閾値分布に影響が及ぶことを意味する。

一方、図１１は、あるメモリセルＭＣｎ（ゲート線ＷＬｎに対応して形成されるメモリセル）のフローティングゲートの閾値分布を示す図である。図１１は、メモリセルＭＣｎに隣接するメモリセルＭＣｎ＋１（ゲート線ＷＬｎ＋１に対応して形成されるメモリセル）にデータが書き込まれることによって閾値分布がシフトしてしまう様子を示す。図１１（Ａ）（上図）は、隣接するメモリセルＭＣｎ＋１にデータが書き込まれる前の閾値分布を示している。図１１（Ｂ）（下図）は、隣接するメモリセルＭＣｎ＋１にデータが書き込まれた後の閾値分布を示したものである。なお、図１１（Ｂ）中の点線は、図１１（Ａ）における閾値分布を示している。

即ち、図１１で示すとおり、隣接するメモリセルＭＣｎ＋１にデータが書き込まれる前には、あるメモリセルＭＣｎのフローティングゲートの閾値分布のそれぞれは、所定の間隔Ｖｗ１を有している。しかし、隣接するメモリセルＭＣｎ＋１にデータが書き込まれた場合、隣接するフローティングゲート間に容量が形成され、この影響により各々の閾値分布が広がる結果、閾値分布の間隔がＶｗ２と狭くなる。

この結果、隣接するメモリセルＭＣｎ＋１への書き込みにより、メモリセルＭＣｎにおける読み出しマージンの狭小化が起こり、読み出し動作における信頼性を低下させてしまう場合が生じることとなる。特に、図１１（Ｂ）の下部にて示すように、閾値分布が広がる結果、読出電圧Ｂｒｅａｄ、Ｃｒｅａｄの位置まで及ぶ場合にはデータの読出に悪い影響が出てしまう虞がある。

これに対し、本ＮＡＮＤ型フラッシュメモリ装置１は、読出電圧に対して補正を行うことにより、閾値分布に変動が生じたとしても読出動作の信頼性を確保することができ、高信頼性を確保することができる。

ここで、本ＮＡＮＤ型フラッシュメモリ装置１の読出動作について、図１２、図１３のフローチャートと、図１４の閾値分布の変化を示す図と、を用いて説明する。図１２は、本ＮＡＮＤ型フラッシュメモリ装置１の下位ページの読出動作を説明するためのフローチャートである。図１３は、本ＮＡＮＤ型フラッシュメモリ装置１の上位ページの読出動作を説明するためのフローチャートである。

なお、ここでは、あるメモリセルＭＣｎを選択して読み出す場合の動作の例について説明する。ここで、選択されるメモリセルＭＣｎは以下「選択メモリセルＭＣｎ」といい、これに対応するワード線は「選択ワード線ＷＬｎ」という。

なお、図１４の左上図（図１４（Ａ））は、選択メモリセルＭＣｎに隣接するメモリセルＭＣｎ＋１（以下「隣接メモリセルＭＣｎ＋１」といい、これに対応するワード線を「隣接ワード線ＷＬｎ＋１」という。）にデータの書き込みが行われる前の選択メモリセルＭＣｎにおけるフローティングゲートの閾値分布を示すものである。左下図（図１４（Ｂ））は、隣接メモリセルＭＣｎ＋１にデータの書き込みが行われた後の選択メモリセルＭＣｎにおけるフローティングゲートの閾値分布を示すものである。

また、図１４の右上図（図１４（Ｃ））は、隣接メモリセルＭＣｎ＋１にデータが書き込まれる前の隣接メモリセルＭＣｎ＋１におけるフローティングゲートの閾値分布を示すものである（閾値分布は”１１”の状態となっている。）。図１４の右下図（図１４（Ｄ））は、隣接メモリセルＭＣｎ＋１にデータが書き込まれた後の隣接メモリセルＭＣｎ＋１におけるフローティングゲートの閾値分布を示すものである。

まず、下位ページの読出動作について説明する。本ＮＡＮＤ型フラッシュメモリ装置１は、選択メモリセルＭＣｎにおけるフローティングゲートの閾値分布を所定の読出電圧Ａｒｅａｄ（図１４（Ｂ）、以下「第１の読出電圧」という。）で読み出す（図１２のＳ００１）。次に、読出制御回路５１は、選択メモリセルＭＣｎのＬＭフラグをチェックする（図１２のＳ００２）。この結果ＬＭフラグが“Ｌ”レベルである場合には、読出制御回路５１は、第１の読出電圧Ａｒｅａｄでの読出の値を判定する。

一方、読出制御回路５１は、ＬＭフラグが“Ｈ”レベルである場合に、隣接メモリセルＭＣｎ＋１を選択し、そのフローティングゲートの閾値分布を所定の読出電圧Ｂｒｅａｄ（図１４（Ｄ）、以下「第２の読出電圧」という。）で読み出す（図１２のＳ００３）。そして、読出制御回路５１は、再び選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を所定の読出電圧ＢＬｒｅａｄ（図１４（Ｂ）、以下「第３の読出電圧」という。）で読み出し（図１２のＳ００４）、センスアンプ回路にコントロール処理（以下「Ａコントロール処理」という。）を行なわせる（図１２のＳ００５）。

その後、読出制御回路５１は、更に前記第３の読出電圧ＢＬｒｅａｄよりも高い所定の読出電圧ＢＨｒｅａｄ（図１４（Ｂ）、以下「第４の読出電圧」という。）で読み出す（図１２のＳ００６）。なお、第４の読出電圧ＢＨｒｅａｄは、第１のベルファイレベルの読出電圧である。そして、読出制御回路５１は、更にこの結果に対してセンスアンプ回路にコントロール処理（以下「Ｂコントロール処理」という。）を行なわせ（図１２のＳ００７）、この処理結果を読み出す。これにより、下位ページの読出を行うことができる。

次に、上位ページの読出動作について説明する。読出制御回路５１は、隣接メモリセルＭＣｎ＋１を選択し、そのフローティングゲートの閾値分布を第２の読出電圧Ｂｒｅａｄ（図１４（Ｄ））にて読み出す（図１３のＳ１０１）。次に、読出制御回路５１は、選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を所定の読出電圧ＣＬｒｅａｄ（図１４（Ｂ），以下「第５の読出電圧」という。）で読み出し（図１３のＳ１０２）、センスアンプ回路にコントロール処理（Ａコントロール処理）を行なわせる（図１３のＳ１０３）。

その後、読出制御回路５１は、更に第５の読出電圧ＣＬｒｅａｄよりも高い所定の読出電圧ＣＨｒｅａｄ（図１４（Ｂ）、以下「第６の読出電圧」という）で選択メモリセルＭＣｎのフローティングゲートの閾値分布を読み出す（図１３のＳ１０４）。なお、第６の読出電圧ＣＨｒｅａｄは、第２のベリファイレベルの読出電圧である。そして、読出制御回路５１は、この結果に対して、センスアンプ回路にコントロール処理（Ｂコントロール処理）を行なわせる（図１３のＳ１０５）。

そして、読出制御回路５１は、再び選択メモリセルＭＣｎを選択し、このフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄで読み出し（図１３のＳ１０６）、ＬＭフラグのチェックを行う（Ｓ１０７）。読出制御回路５１は、ＬＭフラグが“Ｈレベル”である場合にはこの結果を読み出し（図１３のＳ１０９）、ＬＭフラグが“Ｌ”レベルである場合には、強制的に上位ページを“１”とする処理を行う（図１３のＳ１０８、Ｓ１０９）。これにより、上位ページの読出を行うことができる。

以上のとおり、本ＮＡＮＤ型フラッシュメモリ装置の読出動作においては、選択メモリセルの読出に際し、隣接メモリセルの読出を行わせることにより、選択メモリセルの読出電圧に対して補正を加えることができる、すなわち、第1及び第２のベリファイレベルの読出電圧を規定することができるため、カップリングノイズによる影響を抑制することができる信頼性の高いＮＡＮＤ型フラッシュメモリ装置とすることができる。

なお、ここで、前記第４の読出電圧ＢＨｒｅａｄは第３の読出電圧ＢＬｒｅａｄよりも高く、第６の読出電圧ＣＨｒｅａｄは第５の読出電圧ＣＬｒｅａｄよりも高く設定されている。これは、隣接メモリセルＭＣｎ＋１にデータが書き込まれている場合に、選択メモリセルＭＣｎのフローティングゲートにおける閾値分布が図１４（Ｂ）に記載の点線から実線で示すように変動した場合であっても、閾値分布の範囲の影響を回避できるようにするためのものである。選択メモリセルＭＣｎのフローティングゲートにおける閾値分布の変動の大きさは、フローティングゲート間の距離等のＮＡＮＤ型フラッシュメモリ装置１の設計に依存する。

次に、前記動作を実現するためのより詳細な構成及びその動作について説明する。図１５は、本実施の形態１に係る読出書込回路４におけるセンスアンプ回路（例えばＳＡ０）の等価回路図の例を示すものである。

まず、図１５に示すセンスアンプ回路ＳＡ０は、第１のＮＭＯＳトランジスタ（以下「第１のトランジスタ」という。）Ｔｒ１及び第２のＮＭＯＳトランジスタ（以下「第２のトランジスタ」という。）Ｔｒ２を有している。第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２は、読出制御回路５１とビット線ＢＬ０の間においてソース／ドレイン領域が直列に接続されている。なお、第１のトランジスタＴｒ１は、制御信号ＢＬＣＬＡＭＰによりオンオフが制御される。第２のトランジスタＴｒ２は、制御信号ＢＬＣ２によりオンオフが制御される。

そして、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２の間の接続点であるノードＮ１には、制御信号ＢＬＣ１によりオンオフが制御される第３のＮＭＯＳトランジスタ（以下「第３のトランジスタ」という。）Ｔｒ３を介してラッチ回路４０１が接続されている。なお、ラッチ回路４０１は、二つのクロックトインバータ４０１ａ、４０１ｂが逆並列に接続されている。更に、二つのクロックトインバータ４０１ａ、４０１ｂの接続の間の接続点であるノードＮ２、Ｎ３の間には、第４のＮＭＯＳトランジスタトランジスタ（以下「第４のトランジスタ」という。）Ｔｒ４が設けられている。第４のトランジスタ」という。）Ｔｒ４は、制御信号ＥＱ１によりオンオフが制御される。

また、ノードＮ４は、本センスアンプＳＡ０の第１のトランジスタＴｒ１と第２のトランジスタＴｒ２の間であって、ノードＮ１よりも第１のトランジスタＴｒ１に近い側にある接続点である。ノードＮ４は、第５のＮＭＯＳトランジスタ（以下「第５のトランジスタ」という。）Ｔｒ５を介してプリチャージ電圧ＶＰＲＥを印加する電圧端子ＶＰに接続されている。第５のトランジスタＴｒ５は、制御信号ＢＬＣＬＡＭＰによりオンオフが制御される。

また、本センスアンプ回路ＳＡ０は、第６のＮＭＯＳトランジスタ（以下「第６のトランジスタ」という。）Ｔｒ６及び第７のＮＭＯＳトランジスタ（以下「第７のトランジスタ」という。）Ｔｒ７を有している。第６のトランジスタＴｒ６及び第７のトランジスタＴｒ７は、第５のトランジスタＴｒ５とプリチャージ電圧ＶＰＲＥを印加する電圧端子ＶＰの間のノードＮ５と、ノードＮ１とノードＮ４との間のノードＮ６と、の間に、ソース／ドレイン領域が直列に接続されている。なお、第６のトランジスタＴｒ６の方がノード５に近い。第７のトランジスタＴｒ７は、制御信号ＲＥＧによりオンオフが制御される。

また、本センスアンプＳＡ０は、第８のＮＭＯＳトランジスタ（以下「第８のトランジスタ」という。）Ｔｒ８を有している。第８のトランジスタＴｒ８は、第６のトランジスタＴｒ６のゲートと、ラッチ回路４０１と第３のトランジスタの間のノードＮ７と、の間に接続されている。第８のトランジスタＴｒ８は、制御信号ＤＴＧによりオンオフが制御される。第８のトランジスタＴｒ８と第６のトランジスタＴｒ６の間のノードＮ８には、電位を保持するためのコンデンサＣ１が接続されている。また、ノードＮ１とノードＮ６との間のノードＮ９には、電位を保持するためのコンデンサＣ２が接続されている。

第１、第２、第３、第４、第５、第７及び第８のトランジスタＴｒ１、Ｔ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ７、Ｔｒ８のゲートは、読出制御回路５１の出力端子に接続されている。読出制御回路５１は、第１、第２、第３、第４、第５、第７及び第８のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ７、Ｔｒ８のゲートに、制御信号ＢＬＣＬＡＭＰ、ＢＬＣ２、ＢＬＣ１、ＥＱ１、ＢＬＰＲＥ、ＲＥＧ、ＤＴＧを与えて制御する。

第５及び第６のトランジスタＴｒ５、Ｔｒ６のドレインは、読出制御回路５１の出力端子に接続されている。読出制御回路５１は、第５及び第６のトランジスタＴｒ５、Ｔｒ６のドレインにプリチャージ電圧ＶＰＲＥを与える。
クロックトインバータ４０１ａ、４０１ｂの制御端子は、読出制御回路５１の出力端子に接続されている。読出制御回路５１は、クロックトインバータ４０１ａ、４０１ｂの制御端子に制御信号ＬＡＴ１、ＳＥＮ１を与える。

以上の構成により、本ＮＡＮＤ型フラッシュメモリ装置１は、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１に書き込まれたデータをセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１に保持させることが可能である。また、本ＮＡＮＤ型フラッシュメモリ装置１は、センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１にデータの読出におけるＡコントロール処理及びＢコントロール処理を行わせることができるようになる。特に、本センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１の構成は、データの読出電圧の補正を行う場合であっても非常に容易に設計できるという利点がある。

ここで、センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１を用いた具体的な処理について説明する。まず、本ＮＡＮＤ型フラッシュメモリ装置１が図１２において説明した読出動作を行う場合の処理について説明する。

まず、読出制御回路５１は、隣接メモリセルＭＣｎ＋１のフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄで読み出す（図１２のＳ００１）。次に、読出制御回路５１は、選択メモリセルＭＣｎのＬＭフラグをチェックする（図１２のＳ００２）。読出制御回路５１は、ＬＭフラグが”Ｌ”レベルである場合、第１の読出電圧Ａｒｅａｄによる読み出しの結果をそのまま読み出す。

次に、図１２のステップＳ００１、Ｓ００２を実行する読出制御回路５１及びセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１の動作の具体的な例を説明する。

読出制御回路５１は、制御信号ＢＬＰＲＥ、ＢＬＣＬＡＭＰ、ＶＰＲＥを”Ｈ”レベルとして、第５のトランジスタＴｒ５及び第１のトランジスタＴｒ１をオンとしてビット線ＢＬ０を充電する。次に、読出制御回路５１は、制御信号ＢＬＰＲＥ、ＢＬＣＬＡＭＰを”Ｌ”レベルとして、第５のトランジスタＴｒ５及び第１のトランジスタＴｒ１をオフとしてビット線ＢＬ０から放電する。

次に、読出制御回路５１は、選択メモリセルＭＣｎを選択し、御信号ＢＬＰＲＥを”Ｌ”レベルとした状態で、制御信号ＢＬＰＲＥを”Ｈ”レベルとして、第５のトランジスタＴｒ５をオフとした状態で第１のトランジスタＴｒ１をオンとして選択メモリセルＭＣｎのフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄで読み込んだ結果をコンデンサＣ２に保持させる。

次に、読出制御回路５１は、選択メモリセルＭＣｎのＬＭフラグをチェックする（図１２のＳ００２）。読出制御回路５１は、ＬＭフラグが”Ｌ”レベルである場合、第２のトランジスタＴｒ２のゲートに与える制御信号ＢＬＣ２を”Ｈ”レベルとして第２のトランジスタＴｒ２をオンにしコンデンサＣ２に保持されたデータを読み出す。

一方、読出制御回路５１は、ＬＭフラグが”Ｈ”レベルであると判断した場合、隣接メモリセルＭＣｎ＋１を選択し、このフローティングゲートの閾値分布を第２の読出電圧Ｂｒｅａｄで読み出す。この結果は、センスアンプ回路のラッチ回路４０１に保持される（図１２のＳ００３）。

次に、読出制御回路５１は、選択メモリセルＭＣｎを選択し、このフローティングゲートの閾値分布を第３の読出電圧ＢＬｒｅａｄで読み出し、ノードＮ９に接続されたコンデンサＣ２に保持させる（図１２のＳ００４）。

次に、前記センスアンプ回路は、コンデンサＣ２に保持された値に基づきＡコントロール処理を行って、この結果をラッチ回路４０１に保持する（図１２のＳ００５）。

次に、読出制御回路５１は、選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を第４の読出電圧ＢＨｒｅａｄで読み出し、この結果をノードＮ９に接続されたコンデンサＣ２に保持させる（図１２のＳ００６）。

次に、センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１は、コンデンサＣ２に保持されたデータ（容量）に基づきＢコントロール処理を行って、この結果をラッチ回路４０１に保持する（図１２のＳ００７）。

図１２に示すＡコントロール処理の前に、読出制御回路５１は、選択メモリセルＭＣｎのフローティングゲートの閾値分布を第３の読出電圧ＢＬｒｅａｄで読み出した結果をコンデンサＣ２に保持させる。また、読出制御回路５１は、隣接メモリセルＭＣｎ＋１のフローティングゲートの閾値分布を第２の読出電圧Ｂｒｅａｄで読み込んだ結果をラッチ回路４０１に保持させる。

次に、図１２に示すＡコントロール処理の前におけるステップＳ００３、Ｓ００４を実行する読出制御回路５１の動作の具体的な例を説明する。

読出制御回路５１は、制御信号ＢＬＰＲＥ、ＢＬＣＬＡＭＰ、ＶＰＲＥを”Ｈ”レベルとして、第５のトランジスタＴｒ５及び第１のトランジスタＴｒ１をオンとしてビット線ＢＬ０を充電する。次に、読出制御回路５１は、制御信号ＢＬＰＲＥ、ＢＬＣＬＡＭＰを”Ｌ”レベルとして、第５のトランジスタＴｒ５及び第１のトランジスタＴｒ１をオフとしてビット線ＢＬ０を放電する。

次に、読出制御回路５１は、隣接メモリセルＭＣｎ＋１を選択し、御信号ＢＬＰＲＥを”Ｌ”レベルとした状態で、制御信号ＢＬＰＲＥを”Ｈ”レベルとして、第５のトランジスタＴｒ５をオフとした状態で第１のトランジスタＴｒ１をオンとして隣接メモリセルＭＣｎ＋１のフローティングゲートの閾値分布を第２の読出電圧Ｂｒｅａｄで読み出した結果をコンデンサＣ２に保持させる。

次に、読出制御回路５１は、制御信号ＢＬＣ１をハイレベルにして第３のトランジスタＴｒ３をオンにし、ノードＮ７とノードＮ１とを接続し、かつ、制御信号ＬＡＴ１、ＳＥＮ１をハイレベルにしてコンデンサＣ２に保持されたデータ（電位）をラッチ回路４０１に保持させる。

次に、読出制御回路５１は、制御信号ＢＬＰＲＥ、ＢＬＣＬＡＭＰ、ＶＰＲＥを”Ｈ”レベルとして、第５のトランジスタＴｒ５及び第１のトランジスタＴｒ１をオンとしてビット線ＢＬ０を充電する。次に、読出制御回路５１は、制御信号ＢＬＰＲＥ、ＢＬＣＬＡＭＰを”Ｌ”レベルとして、第５のトランジスタＴｒ５及び第１のトランジスタＴｒ１をオフとしてビット線ＢＬ０から放電する。

次に、読出制御回路５１は、選択メモリセルＭＣｎを選択し、御信号ＢＬＰＲＥを”Ｌ”レベルとした状態で、制御信号ＢＬＰＲＥを”Ｈ”レベルとして、第５のトランジスタＴｒ５をオフとした状態で第１のトランジスタＴｒ１をオン状態として選択メモリセルＭＣｎのフローティングゲートの閾値分布を第３の読出電圧ＢＬｒｅａｄで読み出した結果をコンデンサＣ２に保持させる。

ここで、更に、前記Ａコントロール処理及びＢコントロール処理について図１６及び図１７を用いて詳細に説明する。図１６は、Ａコントロール処理における各制御信号のタイミングチャートである。図１７は、Ｂコントロール処理における各制御信号及びプリチャージ電圧ＶＰＲＥのタイミングチャートである。

まず、Ａコントロール処理について説明する。時刻ｔ＝ｔ０においては、コンデンサＣ２に選択メモリセルＭＣｎのフローティングゲートの閾値分布を読出制御回路５１が第３の読出電圧ＢＬｒｅａｄで読み出した結果が保持されている。また、時刻ｔ＝ｔ０においては、ラッチ回路４０１には隣接メモリセルＭＣｎ＋１のフローティングゲートの閾値分布を読出制御回路５１が第２の読出電圧Ｂｒｅａｄで読み出した結果が、それぞれ保持されている。そして、この時刻ｔ０において、読出制御回路５１は、第１〜第８のトランジスタＴｒ１〜Ｔｒ８をオフ状態にしている。

次に、読出制御回路５１は、時刻ｔ＝ｔ５において、制御信号ＤＴＧを”Ｈ”レベルにする。この結果、第８のトランジスタＴｒ８はオン状態となり、ノードＮ８に接続されるコンデンサＣ１に、ラッチ回路４０１に保持されたデータが書き込まれる。

なお、読出制御回路５１は、制御信号ＤＴＧを時刻ｔ＝ｔ６において”Ｈ”レベルの状態に保持し、時刻ｔ＝ｔ７においてローレベルとする。なお、ノードＮ８は、第６のトランジスタＴｒ６のゲートに接続されているため、コンデンサＣ１に保持されたデータ（容量）が”Ｈ”レベルであれば第６のトランジスタＴｒ６はオン状態となり、コンデンサＣ１に保持されたデータ（容量）が”Ｌ”レベルであれば第６のトランジスタＴｒ６はオフ状態となる。

また、読出制御回路５１は、時刻ｔ＝ｔ６において、制御信号ＲＥＧを”Ｈ”レベルにし、第７のトランジスタＴｒ７をオン状態とする。この結果、コンデンサＣ１に保持されたデータ（容量）が”Ｈ”レベルであれば第６及び第７のトランジスタＴｒ６、Ｔｒ７がともにオン状態となる。これにより、ノードＮ９とプリチャージ電圧ＶＰＲＥとが接続され、コンデンサＣ２にはプリチャージ電圧ＶＰＲＥと等しい値が保持される。なお、この時刻ｔ＝ｔ６において、読出制御回路５１は、プリチャージ電圧を”Ｌ”レベルとしている。一方、コンデンサＣ１に保持されたデータ（電位）が”Ｌ”レベルである場合には、プリチャージ電圧ＶＰＲＥとノードＮ９とは接続しないため、コンデンサＣ２にはそのままの値が保持される。

また、読出制御回路５１は、時刻ｔ＝ｔ８において、ラッチ回路４０１の２つのクロックトインバータ４０１ａ、４０１ｂの制御信号ＳＥＮ１、ＬＡＴ１をともにローレベルとし、時刻ｔ＝ｔ９においてラッチ回路４０１の第４のトランジスタＴｒ４の制御信号ＥＱ１をハイレベルにする。この結果、ラッチ回路４０１に保持されたデータがクリアされる。

また、読出制御回路５１は、時刻ｔ＝ｔ１１〜ｔ１４において制御信号ＢＬＣ１をハイレベルにして第３のトランジスタＴｒ３をオン状態にし、ノードＮ７とノードＮ１とを接続し、ラッチ回路４０１にコンデンサＣ２に保持されたデータ（電位）をラッチ回路４０１に保持させる。

以上の動作により、本ＮＡＮＤ型フラッシュメモリ装置１は、Ａコントロール処理を実現することができる。なおこの結果は、時刻ｔ＝ｔ０においてラッチ回路４０１に保持されたデータによって結果が異なることを意味している。例えば、予めラッチ回路４０１に”Ｌ”レベルのデータが保持されていた場合には、予めコンデンサＣ２に保持されていたデータ（容量）がラッチ回路４０１に保持されることとなる。また、予めラッチ回路４０１に”Ｈ”レベルのデータが保持されていた場合には、プリチャージ電圧ＶＰＲＥがラッチ回路４０１に保持されることとなる。

より具体的にいえば、隣接する隣接メモリセルＭＣｎ＋１における第２の読出電圧Ｂｒｅａｄの結果が”Ｌ”レベルであれば、ラッチ回路４０１に第３の読出電圧ＢＬｒｅａｄの結果が保持される。また、隣接する隣接メモリセルＭＣｎ＋１における第２の読出電圧Ｂｒｅａｄの結果が”Ｈ”レベルである場合には、プリチャージ電圧ＶＰＲＥ（ローレベル）がラッチ回路４０１に保持されることになる。

なお、本実施の形態１においてノードＮ８及びＮ９にはそれぞれ別途コンデンサＣ１、Ｃ２を接続する例を用いているが、所定の期間一定の電圧を保持できる限りにおいて別途コンデンサを形成する必要はなく、いわゆる配線容量を用いる例も可能である。

次に、Ｂコントロール処理について、図１７を用いて説明する。時刻ｔ＝ｔ２０においては、コンデンサＣ２に選択メモリセルＭＣｎのフローティングゲートの閾値分布を第４の読出電圧ＢＬｒｅａｄで読み出した結果が保持され、かつ、ラッチ回路４０１にはＡコントロール処理による結果が保持されている。なお、この時刻ｔ２０において、読出制御回路５１は、第１〜第８のトランジスタＴｒ１〜Ｔｒ８をオフ状態としている。

次に、読出制御回路５１は、時刻ｔ＝ｔ２１において、制御信号ＤＴＧを“Ｈ”レベルにする。この結果、第８のトランジスタＴｒ８はオン状態となり、ノードＮ８に接続されるコンデンサＣ１にはラッチ回路４０１に保持されたデータ（Ａコントロール処理の結果）が書き込まれる。

なお、読出制御回路５１は、制御信号ＤＴＧを時刻ｔ＝ｔ２１〜ｔ２３において“Ｈ”レベルの状態に保持し、時刻ｔ＝ｔ２４において“Ｌ”レベルとする。ノードＮ８は第６のトランジスタＴｒ６のゲートに接続されているため、コンデンサＣ１に保持された容量が”Ｈ”レベルであれば、第６のトランジスタＴｒ６はオン状態となり、コンデンサＣ１に保持されたデータ（容量）が”Ｌ”レベルであれば第６のトランジスタＴｒ６はオフ状態となる。

また、読出制御回路５１は、時刻ｔ＝ｔ２５において、制御信号ＲＥＧを“Ｈ”レベルにする。この結果、第７のトランジスタＴｒ７はオン状態となる。このため、コンデンサＣ１に保持された容量が”Ｈ”レベルであれば第６及び第７のトランジスタＴｒ６、Ｔｒ７がともにオン状態となり、ノードＮ９とプリチャージ電圧ＶＰＲＥとが接続され、コンデンサＣ２にはプリチャージ電圧ＶＰＲＥと等しい値が保持される。なお、時刻ｔ＝ｔ２５〜ｔ２７において、読出制御回路５１は、プリチャージ電圧ＶＰＲＥを“Ｈ”レベルとしている。一方、コンデンサＣ１に保持されたデータ（電位）が”Ｌ”レベルである場合には、プリチャージ電圧ＶＰＲＥが印加される電圧端子ＶＰとノードＮ９とは接続しないため、コンデンサＣ２にはそのままの値が保持される。

また、読出制御回路５１は、時刻ｔ＝ｔ２８において、ラッチ回路４０１の二つのクロックトインバータ４０１ａ、４０１ｂの制御信号ＳＥＮ１、ＬＡＴ１をともに“Ｌ”レベルとし、時刻ｔ＝ｔ２９においてラッチ回路４０１の第４のトランジスタＴｒ４の制御信号ＥＱ１を“Ｈ”レベルにする。この結果、ラッチ回路４０１に保持されたデータがクリアされる。

また、読出制御回路５１は、時刻ｔ＝ｔ３１〜ｔ３４において制御信号ＢＬＣ１を“Ｈ”レベルにして第３のトランジスタＴｒ３をオン状態にし、ノードＮ７とノードＮ１とを接続し、ラッチ回路４０１にコンデンサＣ２に保持されたデータ（電位）をラッチ回路４０１に保持させる。

以上の動作により、本ＮＡＮＤ型フラッシュメモリ装置１はＢコントロール処理を実現することができる。なおこの結果も、先ほどのＡコントロール処理と同様、予めラッチ回路４０１に保持されたデータによって結果が異なることを意味している。

例えば、予めラッチ回路４０１に”Ｌ”レベルのデータが保持されていた場合には、コンデンサＣ２に保持されていたデータ（容量）がラッチ回路４０１に保持されることとなる。予めラッチ回路４０１に”Ｈ”レベルのデータが保持されていた場合には、プリチャージ電圧ＶＰＲＥ（”Ｈ”レベル）がラッチ回路４０１に保持されることとなる。

より具体的にいえば、Ａコントロール処理結果が”Ｌ”レベルである場合には、第４の読出電圧ＢＨｒｅａｄの結果がラッチ回路４０１に保持される。また、Ａコントロール処理結果が”Ｈ”レベルである場合には、プリチャージ電圧ＶＰＥＲ（”Ｈ”レベル）がラッチ回路４０１に保持される。ここで、本フローチャートにおける場合分けを図１８に示す。読出制御回路５１は、図１８におけるＢコントロール処理結果が“Ｈ”レベルである場合に下位ページの値が０であると判定し、かつ、図１８におけるＢコントロール処理結果が“Ｌ”レベルである場合に下位ページの値が１であると判定する。

なお、図中、第３の読出電圧ＢＬｒｅａｄは第４の読出電圧ＢＨｒｅａｄのよりも低いため、選択メモリセルＭＣｎにおいて第３の読出電圧ＢＬｒｅａｄで”Ｌ”レベルと判定された場合、第４の読出電圧ＢＨｒｅａｄで”Ｈ”レベルと判定されることはない（図中「−」で示す）。したがって、本ＮＡＮＤ型フラッシュメモリ装置１によると、隣接メモリセルＭＣｎ＋１にデータが書き込まれている場合、カップリングノイズを抑制すべく第４の読出電圧ＢＨｒｅａｄでの読出の結果を採用することが可能となり、より信頼性の高いＮＡＮＤ型フラッシュメモリ装置１とすることができるようになる。

また、ここで、前述と同様に、上位ページの読み出し動作についても説明する。

この場合においても、Ａコントロール処理及びＢコントロール処理のそれぞれにおいて前記同様の処理を行う。即ち、上位ページの読出動作において、Ａコントロール処理は、時刻ｔ＝ｔ２０においてラッチ回路４０１に保持されたデータによって結果が異なることを意味している。

例えば、予めラッチ回路４０１に”Ｌ”レベルのデータが保持されていた場合には、予めコンデンサＣ２に保持されていたデータ（容量）がラッチ回路４０１に保持されることとなる。予め、ラッチ回路４０１に”Ｈ”レベルのデータが保持されていた場合には、プリチャージ電圧ＶＰＲＥがラッチ回路４０１に保持されることとなる。

より具体的にいえば、選択メモリセルＭＣｎにおける第２の読出電圧Ｂｒｅａｄでの読出の結果が”Ｌ”レベルであれば、ラッチ回路４０１に第５の読出電圧ＣＬｒｅａｄでの読出の結果が保持される。また、選択メモリセルＭＣｎにおける第２の読出電圧Ｂｒｅａｄでの読出結果が”Ｈ”レベルである場合には、プリチャージ電圧ＶＰＲＥ（ローレベル）がラッチ回路４０１に保持されることになる。

また、Ｂコントロール処理においても上述した動作と同様で、予めラッチ回路４０１に保持されたデータによって結果が異なることを意味している。

例えば、予めラッチ回路４０１に”Ｌ”レベルのデータが保持されていた場合には、予めコンデンサＣ２に保持されていたデータ（容量）がラッチ回路４０１に保持されることとなる。また、予めラッチ回路４０１に”Ｈ”レベルのデータが保持されていた場合には、プリチャージ電圧ＶＰＲＥ（”Ｈ”レベル）がラッチ回路４０１に保持されることとなる。

より具体的にいえば、Ａコントロール処理結果が”Ｌ”レベルである場合には、第６の読出電圧ＣＨｒｅａｄでの読出の結果がラッチ回路４０１に保持される。また、Ａコントロール処理結果が”Ｈ”レベルである場合には、プリチャージ電圧ＶＰＥＲ（”Ｈ”レベル）がラッチ回路４０１に保持される。ここで、本フローチャートにおける場合分けを図１９に示す。読出制御回路５１は、図１９におけるＢコントロール処理結果が“Ｈ”レベルである場合に上位ページの値が０であると判定し、かつ、図１９におけるＢコントロール処理結果が“Ｌ”レベルである場合に上位ページの値が１であると判定する。

以上のとおり、本ＮＡＮＤ型フラッシュメモリ装置１によると、隣接メモリセルＭＣｎ＋１にデータが書き込まれている場合、カップリングノイズを抑制するために第４の読出電圧及び第６の読出電圧で読出の結果を採用することが可能となるため、より信頼性の高いＮＡＮＤ型フラッシュメモリ装置１とすることができるようになる。

なお、本実施の形態１においては、隣接メモリセルＭＣｎ＋１にデータが書き込まれているかを判断するための読出電圧として第２の読出電圧（Ｂｒｅａｄ）を用いているが、読出電圧の値としては、隣接メモリセルＭＣｎ＋１にデータが書き込まれていると判断できる限りにおいてこれに限られず、第１の読出電圧Ａｒｅａｄよりも高ければ第２の読出電圧Ｂｒｅａｄよりも低くてもよいし、高くてもよい。

（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して説明する。図２０は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置の複数のメモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１のうちの一つ（例えばＢＬＫ０）のより詳細な構成の例を示すブロック図である。なお、本発明の実施の形態２においては、本発明の実施の形態１と同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

図２０に示すように、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置１００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１において読出制御回路５１の代わりに読出制御回路１０１を具備するものである。

読出書込制御回路４は、センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１を具備している。周辺回路部５は、読出制御回路１０１を具備している。読出制御回路１０１は、複数（ｉ個）のセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１及びローデコーダ３に接続されている。読出制御回路１０１は、複数（ｉ個）のセンスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１及びローデコーダ３を制御して、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１の各々からデータを読み出す。

読出書込制御回路４及び読出制御部１０１は、複数のメモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１に対し４値のデータの書込、読出及び消去を行う時に複数のワード線ＷＬ０、ＷＬ１、…、ＷＬｎ、Ｗｎ＋１、…、ＷＬｊ−１及び複数のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１を選択して電圧を印加するデータ読出書込制御部を構成している。

次に、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置１００の動作を図２１及び図２２を参照して説明する。図２１は、本ＮＡＮＤ型フラッシュメモリ装置１００の下位ページの読出動作を説明するためのフローチャートである。図２２は、本ＮＡＮＤ型フラッシュメモリ装置１００の上位ページの読出動作を説明するためのフローチャートである。

まず、下位ページの読み出し動作について説明する。読出制御回路１０１は、は、選択メモリセルＭＣｎにおけるフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄで読み出す（図２１のＳ２０１）。次に、読出制御回路１０１は、選択メモリセルＭＣｎのＬＭフラグｎをチェックする（図２１のＳ２０２）。ＬＭフラグｎは、選択メモリセルＭＣｎに上位ページのデータが書き込まれているか否かを記憶するものである。ＬＭフラグｎが“Ｈ”レベルである場合に、選択メモリセルＭＣｎに上位ページのデータが書き込まれている。選択メモリセルＭＣｎのＬＭフラグｎをチェックの結果、ＬＭフラグｎが“Ｌ”レベルである場合には、読出制御回路１０１は、読出電圧Ａｒｅａｄでの選択メモリセルＭＣｎのデータを読み出してその結果を判定する。

一方、読出制御回路１０１は、ＬＭフラグｎが“Ｈ”レベルである場合に、隣接メモリセルＭＣｎ＋１を選択し、そのフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄ、第２の読出電圧Ｂｒｅａｄ及び第５の読出電圧ＣＬｒｅａｄ（Ｃｒｅａｄ）で読み出す（図２１のＳ２０３）。

次に、読出制御回路１０１は、隣接メモリセルＭＣｎ＋１のＬＭフラグｎ＋１をチェックする（図２１のＳ２０４）。ＬＭフラグｎ＋１は、隣接メモリセルＭＣｎ＋１に上位ページのデータが書き込まれているか否かを記憶するものである。ＬＭフラグｎ＋１が“Ｈ”レベルである場合に、隣接メモリセルＭＣｎ＋１に上位ページのデータが書き込まれている。

ＬＭフラグｎ＋１が“Ｌ”レベルである場合には、読出制御回路１０１は、選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を第２の読出電圧Ｂｒｅａｄで読み出す。

一方、読出制御回路１０１は、ＬＭフラグｎ＋１が“Ｈ”レベルである場合に、選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を第３の読出電圧ＢＬｒｅａｄで読み出す（図２１のＳ２０２）。次に、読出制御回路１０１は、センスアンプ回路にＡコントロール処理を行わせる。

その後、読出制御回路５１は、第３の読出電圧ＢＬｒｅａｄよりも高い第４の読出電圧ＢＨｒｅａｄで選択メモリセルＭＣｎのフローティングゲートの閾値分布を読み出す（図２１のＳ２０８）。なお、第４の読出電圧ＢＨｒｅａｄは、第１のベルファイレベルの読出電圧である。そして、読出制御回路１０１は、更にこの結果に対してセンスアンプ回路にＢコントロール処理を行なわせて（図２１のＳ２０９）、この処理結果を読み出す。これにより、下位ページの読出を行うことができる。ここで、図２１のフローチャートにおける場合分けを図２３に示す。読出制御回路１０１は、図２３におけるＢコントロール処理結果が“Ｈ”レベルである場合に下位ページの値が０であると判定し、かつ、図２３におけるＢコントロール処理結果が“Ｌ”レベルである場合に下位ページの値が１であると判定する。

読出制御回路１０１は、隣接メモリセルＭＣｎ＋１を選択し、そのフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄ、第２の読出電圧Ｂｒｅａｄ及び第５の読出電圧ＣＬｒｅａｄ（Ｃｒｅａｄ）で読み出す（図２２のＳ３０１）。

次に、読出制御回路１０１は、隣接メモリセルＭＣｎ＋１のＬＭフラグｎ＋１をチェックする（図２２のＳ３０２）。読出制御回路１０１は、ＬＭフラグｎ＋１が“Ｌ”レベルである場合に、選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄ及び第３の読出電圧ＢＬｒｅａｄで読み出す（図２２のＳ３０３）。

次に、読出制御回路１０１は、選択メモリセルＭＣｎのＬＭフラグｎをチェックする（図２２のＳ３０４）。読出制御回路１０１は、ＬＭフラグｎが“Ｌ”レベルである場合に、強制的に上位ページを“１”とする処理を行なう（図２２のＳ３１０）。

一方、読出制御回路１０１は、ＬＭフラグｎ＋１が“Ｈ”レベルである場合に、選択メモリセルＭＣｎを選択し、そのフローティングゲートの閾値分布を第５の読出電圧ＣＬｒｅａｄで読み込み（図２２のＳ３０５）、センスアンプ回路にＡコントロール処理を行わせる（図２２のＳ３０５）。

次に、読出制御回路１０１は、第６の読出電圧ＣＨｒｅａｄで選択メモリセルＭＣｎのフローティングゲートの閾値分布を読み出す（図２２のＳ３０７）。なお、第６の読出電圧は、第２のベリファイレベルの読出電圧である。次に、読出制御回路１０１は、センスアンプ回路にＢコントロール処理を行わせる（図２２のＳ３０８）。

次に、読出制御回路１０１は、再び選択メモリセルＭＣｎを選択し、このフローティングゲートの閾値分布を第１の読出電圧Ａｒｅａｄで読み出し（図２２のＳ３０９）、ＬＭフラグｎのチェックを行う（図２２のＳ３０４）。これにより、上位ページの読出を行うことができる。ここで、図２２のフローチャートにおける場合分けを図２４に示す。読出制御回路１０１は、図２４におけるＢコントロール処理結果が“Ｈ”レベルである場合に上位ページの値が０であると判定し、かつ、図２４におけるＢコントロール処理結果が“Ｌ”レベルである場合に上位ページの値が１であると判定する。

以上のとおり、本ＮＡＮＤ型フラッシュメモリ装置１００の読出動作においては、選択メモリセルの読出に際し、隣接メモリセルの読出を行わせることにより、選択メモリセルの読出電圧に対して補正を加えることができる、すなわち、第1及び第２のベリファイレベルの読出電圧を規定することができるため、カップリングノイズによる影響を抑制することができる信頼性の高いＮＡＮＤ型フラッシュメモリ装置とすることができる。
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して説明する。図２５は、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置の複数のメモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１のうちの一つ（例えばＢＬＫ０）の詳細な構成の例を示すブロック図である。なお、本発明の実施の形態３においては、本発明の実施の形態１、２と同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

図２５に示すように、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置２００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１において読出制御回路５１の代わりに読出制御回路２０１を具備し、センスアンプ回路ＳＡ０、ＳＡ１、…、ＳＡｉ−１の代わりにセンスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１を具備するものである。

読出書込制御回路４は、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１を具備している。周辺回路部５は、読出制御回路２０１を具備している。読出制御回路２０１は、複数（ｉ個）のセンスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１及びローデコーダ３に接続されている。センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１は、周知のものであり、ビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１に接続されている。センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１は、ビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１を介して、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１の各々からデータを検出して読出制御回路２０１に与える。読出制御回路２０１は、複数（ｉ個）のセンスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１及びローデコーダ３を制御して、メモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１の各々からデータを読み出す。

読出書込制御回路４及び読出制御部２０１は、複数のメモリセルＭＣ０、ＭＣ１、…、ＭＣｎ、ＭＣｎ＋１、…、ＭＣｊ−１に対し４値のデータの書込、読出及び消去を行う時に複数のワード線ＷＬ０、ＷＬ１、…、ＷＬｎ、Ｗｎ＋１、…、ＷＬｊ−１及び複数のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ−１を選択して電圧を印加するデータ読出書込制御部を構成している。

図２６は、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置２００の読出制御部２０１の構成を示すブロック図である。

図２６に示すように、読出制御部２０１は、隣接メモリセルデータ読出部２０１１、隣接メモリセルデータ記憶部２０１２、読出電圧レベル制御部２０１３、データ読出部２０１４及びデータ判定部２０１５を具備している。

隣接メモリセルデータ読出部２０１１は、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１に接続されている。隣接メモリセルデータ読出部２０１１は、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１を介して、選択メモリセルＭＣｎに隣接している隣接メモリセルＭＣｎ＋１にデータの下位ページが書き込まれているかを第２の読出電圧Ｂｒｅａｄで読み出して隣接メモリセルＭＣｎ＋１のデータ状態を示す隣接メモリセル状態情報を生成する。

隣接メモリセルデータ記憶部２０１２は、隣接メモリセルデータ読出部２０１１に接続されている。隣接メモリセルデータ記憶部２０１２は、隣接メモリセルデータ読出部２０１１からの前記隣接メモリセル状態情報を記憶する。

読出電圧レベル制御部２０１３は、隣接メモリセルデータ記憶部２０１２に接続されている。読出電圧レベル制御部２０１３は、隣接メモリセルＭＣｎ＋１にデータが書き込まれる前における選択メモリセルＭＣｎのデータを読み出す時における読出電圧レベルとしての４値のデータの閾値分布の間の値である読出電圧レベルを、下位から順次に第１、第２及び第３の読出電圧レベルを規定する。また、読出電圧レベル制御部２０１３は、隣接メモリセルデータ記憶部２０１２の前記隣接メモリセル状態情報に基づいて、選択メモリセルＭＣｎのデータを読み出す前記第２及び第３の読出電圧レベルより所定値だけ大きい第１及び第２の読出電圧ベリファイレベルを規定する。

データ読出部２０１４は、読出電圧レベル制御部２０１３、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１及びデータ判定部２０１５に接続されている。データ読出部２０１４は、読出電圧レベル制御部２０１３からの前記第１の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの情報を受ける。

データ読出部２０１４は、前記第１の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの第１の読出電圧Ａｒｅａｄ、第４の読出電圧ＢＨｒｅａｄ及び第６の読出電圧ＣＨｒｅａｄで選択メモリセルＭＣｎのデータを、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１を介して読み出してデータ判定部２０１に与える。

データ判定部２０１５は、データ読出部２０１４により読み出されるデータに基づいて選択メモリセルＭＣｎのデータが４値のいずれかを判定する。

以上のとおり、本ＮＡＮＤ型フラッシュメモリ装置２００の読出動作においては、選択メモリセルの読出に際し、隣接メモリセルの読出を行わせることにより、選択メモリセルの読出電圧に対して補正を加えることができる、すなわち、第1及び第２のベリファイレベルの読出電圧を規定することができるため、カップリングノイズによる影響を抑制することができる信頼性の高いＮＡＮＤ型フラッシュメモリ装置とすることができる。

（実施の形態４）
次に、本発明の実施の形態４について、図面を参照して説明する。図２７は、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置３００の読出制御部３０１の構成を示すブロック図である。なお、本発明の実施の形態４においては、本発明の実施の形態３と同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

図２７に示すように、読出制御部３０１は、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置２００の読出制御部２０１において、読出電圧レベル制御部２０１３、データ読出部２０１４及びデータ判定部２０１５の代わりに、読出電圧レベル制御部３０１１、データ読出部３０１２及びデータ判定部３０１３を具備している。

すなわち、読出制御部３０１は、隣接メモリセルデータ読出部２０１１、隣接メモリセルデータ記憶部２０１２、読出電圧レベル制御部３０１１、データ読出部３０１２及びデータ判定部３０１３を具備している。

読出電圧レベル制御部３０１１は、隣接メモリセルデータ記憶部２０１２に接続されている。読出電圧レベル制御部３０１１は、隣接メモリセルＭＣｎ＋１にデータが書き込まれる前における選択メモリセルＭＣｎのデータを読み出す時における読出電圧レベルとしての４値のデータの閾値分布の間の値である読出電圧レベルを、下位から順次に第１、第２及び第３の読出電圧レベルを規定する。また、読出電圧レベル制御部３０１１は、隣接メモリセルデータ記憶部２０１２の隣接メモリセル状態情報に基づいて、選択メモリセルＭＣｎのデータを読み出す前記第２及び第３の読出電圧レベルより所定値だけ大きい第１及び第２の読出電圧ベリファイレベルを規定する。

データ読出部３０１２は、読出電圧レベル制御部３０１１、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１及びデータ判定部３０１３に接続されている。データ読出部３０１２は、読出電圧レベル制御部３０１１からの前記第１、第２及び第３の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの情報を受ける。

データ読出部３０１２は、前記第１、第２及び第３の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの第１、第３及び第５の読出電圧の読出電圧Ａｒｅａｄ、ＢＬｒｅａｄ、ＣＬｒｅａｄ並びに第４の読出電圧ＢＨｒｅａｄ及び第６の読出電圧ＣＨｒｅａｄで、選択メモリセルＭＣｎのデータを、センスアンプ回路Ｓａ０、Ｓａ１、…、Ｓａｉ−１を介して読み出してデータ判定部２０１に与える。

、
データ判定部３０１３は、データ読出部３０１２により読み出されるデータに基づいて選択メモリセルＭＣｎのデータが４値のいずれかを判定する。

以上のとおり、本ＮＡＮＤ型フラッシュメモリ装置３００の読出動作においては、選択メモリセルの読出に際し、隣接メモリセルの読出を行わせることにより、選択メモリセルの読出電圧に対して補正を加えることができる、すなわち、第1及び第２のベリファイレベルの読出電圧を規定することができるため、カップリングノイズによる影響を抑制することができる信頼性の高いＮＡＮＤ型フラッシュメモリ装置とすることができる。

なお、本発明は、選択メモリセルＭＣｎの読出の前に当該選択メモリセルＭＣｎに隣接する隣接メモリセルＭＣｎ＋１以外の隣接メモリセルにデータを書き出す時に選択メモリセルＭＣｎの閾値分布が変化する場合にも、適用することができる。

本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の概略ブロック図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルアレイの概略ブロック図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルブロックの構成を示す図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルユニットの概略部分断面図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルのフローティングゲートの閾値分布を示す図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルへのデータの書込動作を説明するための図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルのデータの読出動作を説明するための図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における下位ページの読出動作を説明するためのフローチャートである。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における上位ページの読出動作を説明するためのフローチャートである。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の部分断面にカップリングにより生じる容量を追記した図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置において、隣接するフローティングゲート間のカップリングにより閾値分布が変化することを説明するための図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における下位ページの読出動作を説明するためのフローチャートである。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における上位ページの読み出し動作を説明するためのフローチャートである。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置において隣接メモリセルにデータが書き込まれる前後で選択メモリセルの閾値分布が変化する様子を説明するための図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における読出／書込回路４のセンスアンプ回路の等価回路図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるＡコントロール処理を説明するためのタイミングチャートである。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるＢコントロール処理を説明するためのタイミングチャートである。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における下位ページの読出処理の場合分けを示す図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置における上位ページの読出処理の場合分けを示す図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルブロックの構成を示す図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置における下位ページの読出動作を説明するためのフローチャートである。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置における上位ページの読み出し動作を説明するためのフローチャートである。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置における下位ページの読出処理の場合分けを示す図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置における上位ページの読出処理の場合分けを示す図である。 本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置におけるメモリセルブロックの構成を示す図である。 本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置における読出制御回路を示すブロック図である。 本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置における読出制御回路を示すブロック図である。

符号の説明

１、１００、２００、３００ ＮＡＮＤ型フラッシュメモリ装置
２ メモリセルアレイ
３ ローデコーダ
４ 読出書込回路部
５ 周辺回路部
６ パッド部
４０１ ラッチ回路
ＢＬＫ０〜ｍ−１ メモリ装置ブロック
ＭＵ０〜ＭＵｉ−１ メモリセルユニット
ＭＣ０〜ｊ−１ メモリセル
Ｓ１ 選択トランジスタ
Ｓ２ 選択トランジスタ
ＳＧＳ、ＳＧＤ ゲート線
ＳＡ０〜ＳＡｉ−１ センスアンプ回路
ＢＬ０〜ＢＬｉ−１ ビット線
ＣＥＬＳＲＣ セルソース線
ＷＬ０〜ＷＬｊ−１ ワード線
ＦＧ フローティングゲート
５１、１０１、２０１、３０１ 読出制御回路
２０１１ 隣接メモリセルデータ読出部
２０１２ 隣接メモリセルデータ記憶部
２０１３、３０１１ 読出電圧レベル制御部
２０１４、３０１２ データ読出部
２０１５、３０１３ データ判定部

Claims (5)

1. 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し４値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
   前記データ読出書込制御部は、
   前記第１のメモリセルに隣接している第２のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第２のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、
   前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、
   前記隣接メモリセル状態情報に基づいて前記第１のメモリセルのデータを読み出す所定の複数の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、
   前記所定の複数の読出電圧ベリファイレベルの複数の読出電圧で前記第１のメモリセルのデータを読み出すデータ読出部と、
   前記データ読出部により読み出される前記データに基づいて前記第１のメモリセルのデータが４値のいずれかを判定するデータ判定部と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し４値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
   前記データ読出書込制御部は、
   前記第１のメモリセルに隣接している第２のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第２のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、
   前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、
   前記第２のメモリセルにデータが書き込まれる前における前記第１のメモリセルのデータを読み出す時における読出電圧レベルとしての４値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第１、第２及び第３の読出電圧レベルを規定し、かつ、前記隣接メモリセル状態情報に基づいて前記第１のメモリセルのデータを読み出す前記第２及び第３の読出電圧レベルより所定値だけ大きい第１及び第２の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、
   前記第１の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの複数の読出電圧で前記第１のメモリセルのデータを読み出すデータ読出部と、
   前記データ読出部により読み出される前記データに基づいて前記第１のメモリセルのデータが４値のいずれかを判定するデータ判定部と、
   を具備することを特徴とする不揮発性半導体記憶装置。
3. 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し４値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
   前記データ読出書込制御部は、
   前記第１のメモリセルに隣接している第２のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第２のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、
   前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、
   前記第２のメモリセルにデータが書き込まれる前における前記第１のメモリセルのデータを読み出す時における読出電圧レベルとしての４値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第１、第２及び第３の読出電圧レベルを規定し、前記隣接メモリセル状態情報に基づいて前記第１のメモリセルのデータを読み出す前記第２及び第３の読出電圧レベルより所定値だけ大きい第１及び第２の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、
   前記第１、第２及び第３の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの複数の読出電圧で前記第１のメモリセルのデータを読み出すデータ読出部と、
   前記データ読出部により読み出される前記データに基づいて前記第１のメモリセルのデータが４値のいずれかを判定するデータ判定部と、
   を具備することを特徴とする不揮発性半導体記憶装置。
4. 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し４値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備する不揮発性半導体記憶装置におけるデータ読出方法であって、
   前記第１のメモリセルに隣接している第２のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第２のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出ステップと、
   前記隣接メモリセルデータ読出ステップにおける前記隣接メモリセル状態情報を隣接メモリセルデータ記憶部が記憶する隣接メモリセルデータ記憶ステップと、
   前記隣接メモリセルデータ記憶部が記憶している前記隣接メモリセル状態情報に基づいて前記第１のメモリセルのデータを読み出す所定の複数の読出電圧ベリファイレベルを規定する読出電圧レベル制御ステップと、
   前記所定の複数の読出電圧ベリファイレベルの複数の読出電圧で前記第１のメモリセルのデータを読み出すデータ読出ステップと、
   前記データ読出ステップにおいて読み出される前記データに基づいて前記第１のメモリセルのデータが４値のいずれかを判定するデータ判定ステップと、
   を具備することを特徴とするデータ読出方法。
5. 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し４値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備する不揮発性半導体記憶装置におけるデータ読出方法であって、
   前記第１のメモリセルに隣接している第２のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第２のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出ステップと、
   前記隣接メモリセルデータ読出ステップにおける前記隣接メモリセル状態情報を隣接メモリセルデータ記憶部が記憶する隣接メモリセルデータ記憶ステップと、
   前記第２のメモリセルにデータが書き込まれる前における前記第１のメモリセルのデータを読み出す時における読出電圧レベルとしての４値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第１、第２及び第３の読出電圧レベルを規定し、かつ、前記隣接メモリセル状態情報に基づいて前記第１のメモリセルのデータを読み出す前記第２及び第３の読出電圧レベルより所定値だけ大きい第１及び第２の読出電圧ベリファイレベルを規定する読出電圧レベル制御ステップと、
   前記第１の読出電圧レベル並びに前記第１及び第２の読出電圧ベリファイレベルの複数の読出電圧で前記第１のメモリセルのデータを読み出すデータ読出ステップと、
   前記データ読出ステップにおいて読み出される前記データに基づいて前記第１のメモリセルのデータが４値のいずれかを判定するデータ判定ステップと、
   を具備することを特徴とするデータ読出方法。

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