KR20080029861A - 불휘발성 반도체 기억 장치 및 데이터 판독 방법 - Google Patents

불휘발성 반도체 기억 장치 및 데이터 판독 방법 Download PDF

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Abstract

본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대해 4치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하고, 상기 데이터 판독 기입 제어부는, 상기 메모리 셀 어레이 내의 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 인접 메모리 셀 데이터 판독부와, 상기 인접 메모리 셀 데이터 판독부에 의해 생성된 상기 인접 메모리 셀 상태 정보를 기억하는 인접 메모리 셀 데이터 기억부와, 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하는 판독 전압 레벨 제어부와, 상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 데이터 판독부와, 상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여 상기 제1 메모리 셀에 기입된 데이터가 4치 중 어느 것인지를 판정하는 데이터 판정부를 구비한다.
메모리 셀 어레이, 로우 디코더, 판독 기입 회로부, 패드부, 판독 제어 회로

Description

불휘발성 반도체 기억 장치 및 데이터 판독 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA READ-OUT METHOD}
<관련 출원>
본 출원은 일본 특허 출원 제2006-265744호(2006년 9월 28일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치 및 데이터 판독 방법에 관한 것이다.
최근, 소형이며 대용량인 불휘발성 반도체 기억 장치의 수요가 급증하고, 그 중에서도 종래의 NOR형 플래시 메모리 장치와 비교하여 고집적화, 대용량화를 기대할 수 있는 NAND형 플래시 메모리 장치가 주목받아 오고 있다. NAND형 플래시 메모리 장치는, 플로팅 게이트를 갖는 복수의 메모리 셀이 직렬로 접속되고, 이들 각메모리 셀에 데이터를 기입하고, 또한 이들 데이터를 판독함으로써 기억 장치로서 기능할 수 있다.
이에 대하여, 최근의 고집적화에 수반하여, 구조의 미세화가 진행하여, 인접 하는 메모리 셀에서의 플로팅 게이트의 사이에서 용량이 형성되어 노이즈가 발생하게 된다고 하는 문제가 있다.
이 노이즈를 억제하기 위한 기술로서, 예를 들면, 일본 특개 2004-326866호 공보에 기재되어 있는 불휘발성 반도체 기억 장치가 있다. 이 불휘발성 반도체 기억 장치는, 메모리 셀 어레이 및 복수의 센스 앰프 회로를 갖고 있다. 메모리 셀 어레이는, 전기적 재기입 가능한 부유 게이트형의 메모리 셀을 갖고 있다. 복수의 센스 앰프 회로는, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 것이다.
센스 앰프 회로는, 메모리 셀 어레이로부터 선택된 제1 메모리 셀에 대해서, 이에 인접하고, 또한, 이보다도 뒤에 데이터 기입이 이루어지는 제2 메모리 셀의 데이터에 따라서 결정되는 판독 조건 하에서 셀 데이터를 센스한다.
또한, 예를 들면, 일본 특개 2004-192789호 공보에는, i비트의 데이터가 기억되어 있는 메모리 셀에 대하여, 다음의 데이터를 기억하기 전에, 인접하는 메모리 셀에 i비트 이하의 데이터를 사전에 써내는 기술이 기재되어 있다.
그러나, 이들 기술에서도, 커플링 노이즈의 억제를 보다 효과적으로 행하는 점에서 과제를 남기고 있다.
본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치는,
전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상 기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 4치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하고,
상기 데이터 판독 기입 제어부는,
상기 메모리 셀 어레이 내의 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 인접 메모리 셀 데이터 판독부와,
상기 인접 메모리 셀 데이터 판독부에 의해 생성된 상기 인접 메모리 셀 상태 정보를 기억하는 인접 메모리 셀 데이터 기억부와,
상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하는 판독 전압 레벨 제어부와,
상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 데이터 판독부와,
상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여 상기 제1 메모리 셀에 기입된 데이터가 4치 중 어느 것인지를 판정하는 데이터 판정부
를 구비하는 것을 특징으로 한다.
본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치는,
전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 8치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하고,
상기 데이터 판독 기입 제어부는,
상기 메모리 셀 어레이 내의 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지 및 중위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 인접 메모리 셀 데이터 판독부와,
상기 인접 메모리 셀 데이터 판독부에 의해 생성된 상기 인접 메모리 셀 상태 정보를 기억하는 인접 메모리 셀 데이터 기억부와,
상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하는 판독 전압 레벨 제어부와,
상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 데이터 판독부와,
상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여 상기 제1 메모리 셀에 기입된 데이터가 8치 중 어느 것인지를 판정하는 데이터 판정부
를 구비하는 것을 특징으로 한다.
본 발명의 일 실시 형태에 따른 데이터 판독 방법은,
전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 4치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하는 불휘발성 반도체 기억 장치에서의 데이터 판독 방법으로서,
상기 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하고,
상기 인접 메모리 셀 상태 정보를 인접 메모리 셀 데이터 기억부에 기억하고,
상기 인접 메모리 셀 데이터 기억부에 기억된 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하고,
상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하고,
상기 판독되는 상기 데이터에 기초하여 상기 제1 메모리 셀의 데이터가 4치 중 어느 것인지를 판정하는 것을 특징으로 한다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명한다. 단, 본 발명은, 이하에 나타내는 실시 형태에 한정되는 것은 아니다. 또한, 본 명세서에서는 동일 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시 형태 1)
도 1은, 본 발명의 불휘발성 반도체 기억 장치의 실시 형태 1에 따른 NAND형 플래시 메모리 장치의 개략 블록도이다.
도 1에 도시한 바와 같이 본 실시 형태 1에 따른 NAND형 플래시 메모리 장치(1)는, 메모리 셀 어레이(2), 로우 디코더(3), 판독 기입 회로부(4), 주변 회로부(5) 및 패드부(6)를 구비하고 있다.
본 실시 형태 1에 따른 메모리 셀 어레이(2)는, 매트릭스 형상으로 배치되어 있는 전기적으로 재기입 가능한 복수의 메모리 셀을 갖고 있다. 도 2는, 본 실시 형태 1에 따른 메모리 셀 어레이(2)의 구성을 도시하는 개략 블록도이다. 본 실시 형태 1에 따른 메모리 셀 어레이(2)는, 도 2에서 도시하는 바와 같이, 복수의(m개의) 메모리 셀 블록 BLK0, BLK1, …, BLKm-1을 갖고 있다. 여기에서는 「메모리 셀 블록」이란, 데이터를 일괄 소거할 수 있는 최소 단위이다.
다음으로, 도 3은, 본 실시 형태 1에 따른 복수의 메모리 셀 블록 BLK0, BLK1, …, BLKm-1 중의 하나(예를 들면 BLK0)의 보다 상세한 구성의 예를 나타내는 블록도이다. 도 3에서 도시하는 바와 같이, 메모리 셀 블록 BLK0, BLK1, …, BLKm-1의 각각은, 복수(i개)의 메모리 셀 유닛 MU0, MU1, …, MUi-1을 갖고 있다. 메모리 셀 유닛 MU0, MU1, …, MUi-1의 각각은, 복수(j개)의 메모리 셀 MC0, MC1, …, MCj-1 및 선택 트랜지스터 S1, S2를 구비하고 있다. 복수(j개)의 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1은, 소스/드레인 영역을 공통하는 형태로 직렬로 배치되어 있다. 선택 트랜지스터 S1은, 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1의 직렬 접속체의 일단부(소스 영역측부)에 접속되어 있다. 선택 트랜지스터 S2는, 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1의 직렬 접속체의 타단부(드레인 영역측부)에 접속되어 있다.
또한, 메모리 셀 블록 BLK0, BLK1, …, BLKm-1은, 복수(2개)의 게이트선 SGS, SGD와, 복수(j개의)의 워드선 WL0, WL1, …, WLj-1과, 복수(i개의)의 비트선 BL0, BL1, …, BLi-1을 구비하고 있다.
복수(j개의)의 워드선 WL0, WL1, …, WLn, WLn+1, …, WLj-1은, 게이트선 SGS, SGD를 따라 배치되어 있다. 복수(i개의)의 비트선 BL0, BL1, …, BLi-1은, 복수의 게이트선 SGS, SGD 및 워드선 WL0, WL1, …, WLn, WLn+1, …, WLj-1과 교차하도록 배치되어 있다.
게이트선 SGS는, 메모리 셀 블록 BLK0, BLK1, …, BLKm-1에서의 메모리 셀 유닛 MU0, MU1, …, MUi-1의 각각의 선택 트랜지스터 S1의 게이트에 공통으로 접속되어 있다. 게이트선 SGD는, 메모리 셀 블록 BLK0, BLK1, …, BLKm-1에서의 메모리 셀 유닛 MU0, MU1, …, MUi-1의 각각의 선택 트랜지스터 S2의 게이트에 공통으로 접속되어 있다.
또한, 복수의 비트선 BL0, BL1, …, BLi-1의 각각은, 대응하는 메모리 셀 유닛 MU0, MU1, …, MUi-1의 선택 트랜지스터 S2의 드레인 영역에 접속되어 있다. 선택 트랜지스터 S1의 소스 영역은, 메모리 셀 블록 BLK0, BLK1, …, BLKm-1의 각각에 공통의 셀 소스선 CELSRL에 접속되어 있다.
또한, 메모리 셀 블록 BLK0, BLK1, …, BLKm-1의 각각에서의 메모리 셀 MC0, MC1, …, MCj-1의 각각은, 다른 메모리 셀 유닛에서 전기적으로 마찬가지의 접속 위치에 있는 메모리 셀과 워드선을 통해서 공통으로 접속되어 있다.
또한, 본 실시 형태 1에서 메모리 셀 블록 BLK0, BLK1, …, BLKm-1의 각각에서의 워드선 WL0, WL1, …, WLj-1 및 게이트선 SGS, SGD는, 메모리 셀 어레이(2)의 외부의 로우 디코더(3)에 접속되어 있다. 또한, 복수의 비트선 BL0, BL1, …, BLi-1은, 메모리 셀 어레이(2)의 외부의 판독 기입 회로부(4)에서의 복수(i개)의 센스 앰프 회로 SA0, SA1, …, SAi-1 중 어느 하나에 접속되어 있다.
판독 기입 제어 회로부(4)는, 센스 앰프 회로 SA0, SA1, …, SAi-1을 구비하고 있다. 주변 회로부(5)는, 판독 제어 회로(51)를 구비하고 있다. 판독 제어 회로(51)는, 복수(i개)의 센스 앰프 회로 SA0, SA1, …, SAi-1 및 로우 디코더(3)에 접속되어 있다. 판독 제어 회로(51)는, 복수(i개)의 센스 앰프 회로 SA0, SA1, …, SAi-1 및 로우 디코더(3)를 제어하여, 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1의 각각으로부터 데이터를 판독한다.
판독 기입 제어 회로부(4) 및 판독 제어 회로(51)는, 복수의 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1에 대하여 4치의 데이터의 기입, 판독 및 소거를 행할 때에 복수의 워드선 WL0, WL1, …, WLn, Wn+1, …, WLj-1 및 복수의 비트선 BL0, BL1, …, BLi-1을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구성 하고 있다.
여기서, 도 4에 본 실시 형태 1에 따른 NAND형 플래시 메모리 장치(1)의 부분 단면도를 도시한다. 도 4는, 본 실시 형태 1에 따른 NAND형 플래시 메모리 장치(1)의 하나의 메모리 셀 유닛의 비트선을 따른 단면도이다. 도 4에 도시하는 바와 같이, 본 NAND형 플래시 메모리 장치(1)는, 기판과, 이 기판 상에 층간 절연층을 개재하여 형성되는 복수의 플로팅 게이트 FG 및 선택 게이트선 SGS, SGD와, 플로팅 게이트 상에 층간 절연층을 개재하여 배치되는 워드선 WL0, WL1, …, WLn, Wn+1, …, WLj-1을 갖고 있다.
또한, 기판에는 인접하는 플로팅 게이트에 공통하고, 메모리 셀의 소스/드레인층으로서 기능하는 확산층이 형성되어 있다. 이들 구성을 이용하여 본 NAND형 플래시 메모리 장치(1)는, 워드선 및 채널 사이에 전압을 인가하여, 이 플로팅 게이트에 축적시키는 전하의 양을 제어하여, 플로팅 게이트에서의 임계치 분포를 변화시킴으로써 4치의 데이터를 기억시킬 수 있다.
본 NAND형 플래시 메모리 장치(1)는, 상기 구성을 이용하여 데이터의 기입 동작 및 판독 동작을 행하는데, 이 동작의 개요를 도 5, 도 6을 이용하여 간단히 설명한다.
도 5는, 본 실시 형태 1에 따른 NAND형 플래시 메모리 장치(1)의 하나의 메모리 셀에서의 플로팅 게이트의 임계치 분포를 나타내는 도면이다. 본 NAND형 플래시 메모리 장치(1)는, 전술한 바와 같이, 워드선과 채널 사이에 전압을 인가하여, 메모리 셀의 플로팅 게이트에 전하를 주입하여 임계치 분포를 변화시킴으로써 데이터를 기입할 수 있다. 또한, 이 임계치 분포를 판정함으로써 데이터를 판독할 수 있다.
즉, 예를 들면, 도 5에 도시한 바와 같이, 플로팅 게이트의 임계치 분포를 4개의 상태(도면 중 좌측으로부터 "11", "01", "00", "10"의 상태)로 하고, 이들 플로팅 게이트의 임계치 분포의 어느 하나의 상태로 함으로써 메모리 셀에 2비트(4치)의 데이터를 기억할 수 있다.
또한, 이 표현은, 본 NAND형 플래시 메모리 장치(1)에서의 메모리 셀에 2개(2자리)의 데이터의 기입이 이루어지는 것을 나타내고 있다. 이하 첫번째의 데이터(상기 "01"의 예를 들면 우측의 자리의 「1」)를 「하위 페이지」라고 칭하고, 두번째의 데이터(상기 "01"의 예를 들면 좌측의 자리의 「0」)를 「상위 페이지」라고 칭하는 것으로 한다.
그리고, 도 5에 도시하는 상태는, 예를 들면, 도 6a∼도 6d에 도시하는 기입 동작에 의해 실현할 수 있다. 우선, 일례로서, 임계치 분포를 "10"의 상태로 하는 예를 이용하여 설명한다.
우선, 이 플로팅 게이트의 임계치 분포는, "11"의 상태에 있어, 메모리 셀은 소거 셀의 상태로 되어 있기 때문에(도 6a), 이 상태로부터 하위 페이지에 "0" 데이터를 기입하여, 임계치 분포를 "Pre-*0"의 상태로 시프트시킨다(도 6b). 또한, 여기서, "Pre-*0"의 상태는 "01"의 상태와 "00"의 상태의 대략 중앙에 위치하는 임계치 분포이다. 그 후, 상위 페이지에 "1" 데이터를 기입하여, 임계치 분포를 "Pre-*0"의 상태로부터 "10"의 상태로 시프트시킨다(도 6c).
이상과 같이, 이러한 동작을 행하게 함으로써, 본 NAND형 플래시 메모리 장치(1)는, "11"의 상태로부터 "01"의 상태로 풀스윙시킬 필요가 없어, 임계치 분포의 시프트 폭을 억제하면서, 메모리 셀에 2비트의 데이터를 기억시킬 수 있게 된다. 또한, 임계치 분포 "00"의 상태는, "Pre-*0"의 상태로부터 상위 페이지에 "0" 데이터를 써내기함으로써 실현할 수 있다. 임계치 분포 "01"의 상태는, 최초의 "11"의 상태로부터 상위 페이지에 "0" 데이터를 기입함으로써 실현할 수 있다(각각 도 5 참조).
또한, 본 NAND형 플래시 메모리 장치(1)에서는, 상기한 바와 같이 상위 페이지 및 하위 페이지의 쌍방에 데이터가 기입된 상태로 해 두는 것이 바람직하지만, 양태에 따라서는, 하위 페이지만 기입되고, 상위 페이지에는 기입이 행해지지 않는 경우도 있다. 이 경우에도 메모리 셀이 어떤 상태에 있는 것인지를 식별해 둘 필요가 있다. 이 때문에, 본 NAND형 플래시 메모리 장치(1)에서는, 상위 페이지가 기입되어 있는지의 여부에 대해서, 유저로부터는 보이지 않는 특수한 어드레스의 비트(이하 「LM 플래그」라고 함)에 기입을 행한다. 하기에 설명하는 판독 동작에서 이 LM 플래그를 사용하는 경우를 나타내고 있다.
다음으로, 데이터가 기입된 메모리 셀의 판독 동작에 대해서, 도 7을 이용하여 설명한다. 메모리 셀의 판독 동작은, 판독 제어 회로(51)에 의해 실행된다. 메모리 셀의 판독 동작은, 하위 페이지의 판독 동작, 및, 상위 페이지의 판독 동작으로 이루어지는데, 하위 페이지의 판독 동작부터 설명한다.
하위 페이지의 판독 동작에서, 우선, 판독 제어 회로(51)는, 복수의 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1 중, 임의의 메모리 셀을 선택하고, 선택한 메모리 셀에 대하여, "11"의 상태와 "01"의 상태의 사이의 소정의 판독 전압 Aread로 판독을 행한다. 다음으로, 판독 제어 회로(51)는, LM 플래그의 체크를 행한다.
여기서, 판독 제어 회로(51)는, LM 플래그의 체크에서 상위 페이지까지 기입되어 있다고("H" 레벨) 판정한 경우, "01"의 상태와 "00"의 상태 사이의 소정의 판독 전압 Bread로 판독을 행하고, 이 판독 결과를 판정한다.
또한, 판독 제어 회로(51)는, LM 플래그의 체크에서 상위 페이지가 기입되어 있지 않다고("L" 레벨) 판정한 경우, 판독 전압 Bread에 의한 판독은 행하지 않고, 판독 전압 Aread에 의한 판독의 결과를 판정하는 것만으로 족하다. 또한, 이 하위 페이지의 판독 동작의 플로우차트를 도 8에 도시한다.
한편, 상위 페이지의 판독에서는, 우선, 판독 제어 회로(51)는, 복수의 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1 중, 임의의 메모리 셀을 선택하고, 선택한 메모리 셀에 대하여, "00"의 상태와 "10"의 상태 사이의 소정의 판독 전압 Cread로 판독을 행한다(도 7 참조). 다음으로, 판독 제어 회로(51)는, 판독 전압 Aread로 판독을 행하고, 그 후 LM 플래그의 체크를 행한다. 판독 제어 회로(51)는, LM 플래그의 체크에서 상위 페이지가 기입되어 있다고("H" 레벨) 판정한 경우, 판독 전압 Cread로 판독한 결과 및 판독 전압 Aread로 판독한 결과를 판정한다.
또한, 여기서 LM 플래그의 체크에서, 판독 제어 회로(51)는, 상위 페이지가 기입되어 있지 않은("L" 레벨) 경우, 임계치 분포가 상기 "Pre-*0"의 상태로 되어 있고, 상기 4개의 임계치 분포 중 어느 하나의 상태라고 할 수는 없지만, 강제적으로 "1"의 상태인 것으로 하여 출력한다. 이상의 동작에 의해, 판독 제어 회로(51)는, 메모리 셀로부터 데이터를 판독할 수 있게 된다. 또한, 상위 페이지의 판독 동작의 플로우차트를 도 9에 도시한다.
그런데, 본 실시 형태 1에 따른 NAND형 플래시 메모리 장치(1)는, 이하에 설명하는 구성 및 동작에 의해 플로팅 게이트간에서 발생하는 커플링 노이즈의 영향을 억제하는 기능을 갖는다. 여기에서, 미세화에 수반하여 현저해지는 커플링 노이즈의 영향에 대해서 설명한다.
도 10 및 도 11a, b는, 인접하는 플로팅 게이트간에 발생하는 커플링에 의해 임계치 분포가 변화되는 모습을 설명하기 위한 도면이다.
도 10은, 도 4에서 도시한 NAND형 플래시 메모리 장치(1)의 부분 단면도로서, 커플링에 의해 생기는 용량을 추가하여 기재한 도면이다. 도 10에 도시한 바와 같이 인접하는 메모리 셀의 각각에 데이터가 기입됨으로써 전위차가 생겨서, 플로팅 게이트의 사이에 용량이 형성된다. NAND형 플래시 메모리 장치에서, 구성의 미세화가 진행되면, 이 플로팅 게이트의 사이의 거리가 짧아진다. 즉, 플로팅 게이트간의 용량이 증대하여, 무시할 수 없는 양으로 된다. 이는 플로팅 게이트의 임계치 분포에 영향이 미치는 것을 의미한다.
한편, 도 11a, b는, 임의의 메모리 셀 MCn(게이트선 WLn에 대응하여 형성되는 메모리 셀)의 플로팅 게이트의 임계치 분포를 나타내는 도면이다. 도 11a, b는, 메모리 셀 MCn에 인접하는 메모리 셀 MCn+1(게이트선 WLn+1에 대응하여 형성되 는 메모리 셀)에 데이터가 기입됨으로써 임계치 분포가 시프트하는 모습을 도시한다. 도 11a는, 인접하는 메모리 셀 MCn+1에 데이터가 기입되기 전의 메모리 셀 MCn의 임계치 분포를 도시하고 있다. 도 11b는, 인접하는 메모리 셀 MCn+1에 데이터가 기입된 후의 메모리 셀 MCn의 임계치 분포를 도시하고 있다. 또한, 도 11b 중의 점선은, 도 11a에서의 임계치 분포를 나타내고 있다.
즉, 도 11a, b에 도시하는 바와 같이, 인접하는 메모리 셀 MCn+1에 데이터가 기입되기 전은, 임의의 메모리 셀 MCn의 플로팅 게이트의 임계치 분포의 각각은, 소정의 간격 Vw1을 갖고 있다. 그러나, 인접하는 메모리 셀 MCn+1에 데이터가 기입된 경우, 인접하는 플로팅 게이트간에 용량이 형성되고, 이 영향에 의해 각각의 임계치 분포가 넓어지는 결과, 임계치 분포의 간격이 Vw2로 좁아진다.
이 결과, 인접하는 메모리 셀 MCn+1에의 기입에 의해, 메모리 셀 MCn에서의 판독 마진의 협소화가 일어나서, 판독 동작에서의 신뢰성을 저하시키게 되는 경우가 생기게 된다. 특히, 도 11b에 도시한 바와 같이, 임계치 분포가 넓어진 결과, 판독 전압 Bread, Cread의 전위에까지 미치는 경우, 데이터의 판독 동작에 나쁜 영향이 생기게 될 우려가 있다.
이에 대하여, 본 NAND형 플래시 메모리 장치(1)는, 판독 전압에 대하여 보정을 행함으로써, 임계치 분포에 변동이 생겼다고 하여도 판독 동작의 신뢰성을 확보할 수 있어, 고신뢰성을 확보할 수 있다.
여기서, 본 NAND형 플래시 메모리 장치(1)의 판독 동작에 대해서, 도 12, 도 13의 플로우차트와, 도 14의 임계치 분포의 변화를 도시하는 도면을 이용하여 설명 한다. 도 12는, 본 NAND형 플래시 메모리 장치(1)의 하위 페이지의 판독 동작을 설명하기 위한 플로우차트이다. 도 13은, 본 NAND형 플래시 메모리 장치(1)의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트이다.
또한, 여기에서는, 임의의 메모리 셀 MCn을 선택하여 판독하는 경우의 동작의 예에 대해서 설명한다. 여기에서, 선택되는 메모리 셀 MCn은 이하 「선택 메모리 셀 MCn」이라고 하고, 이에 대응하는 워드선은 「선택 워드선 WLn」이라고 한다.
또한, 도 14a는, 선택 메모리 셀 MCn에 인접하는 메모리 셀 MCn+1(이하 「인접 메모리 셀 MCn+1」이라고 하고, 이에 대응하는 워드선을 「인접 워드선 WLn+1」이라고 함)에 데이터의 기입이 행해지기 전의 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계치 분포를 나타내는 것이다. 도 14b는, 인접 메모리 셀 MCn+1에 데이터의 기입이 행해진 후의 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계치 분포를 나타내는 것이다.
또한, 도 14c는, 인접 메모리 셀 MCn+1에 데이터가 기입되기 전의 인접 메모리 셀 MCn+1에서의 플로팅 게이트의 임계치 분포를 나타내는 것이다(임계치 분포는 "11"의 상태로 되어 있음). 도 14d는, 인접 메모리 셀 MCn+1에 데이터가 기입된 후의 인접 메모리 셀 MCn+1에서의 플로팅 게이트의 임계치 분포를 나타내는 것이다.
우선, 하위 페이지의 판독 동작에 대해서 설명한다. 본 NAND형 플래시 메모리 장치(1)의 판독 제어 회로(51)는, 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계치 분포를 소정의 판독 전압 Aread(도 14b, 이하 「제1 판독 전압」이라고 함)로 판독한다(도 12의 S001). 다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn의 LM 플래그를 체크한다(도 12의 S002). 판독 제어 회로(51)는, LM 플래그가 "L" 레벨인 경우, 제1 판독 전압 Aread로 판독한 값을 판정한다.
한편, 판독 제어 회로(51)는, LM 플래그가 "H" 레벨인 경우, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계치 분포를 소정의 판독 전압 Bread(도 14d, 이하 「제2 판독 전압」이라고 함)로 판독한다(도 12의 S003). 그리고, 판독 제어 회로(51)는, 다시 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계치 분포를 소정의 판독 전압 BLread(도 14b, 이하 「제3 판독 전압」이라고 함)로 판독하고(도 12의 S004), 센스 앰프 회로에 컨트롤 처리(이하 「A 컨트롤 처리」라고 함)를 행하게 한다(도 12의 S005).
그 후, 판독 제어 회로(51)는, 또한 제3 판독 전압 BLread보다도 높은 소정의 판독 전압 BHread(도 14b, 이하 「제4 판독 전압」이라고 함)로 판독한다(도 12의 S006). 또한, 제4 판독 전압 BHread는, 제1 베리파이 레벨의 판독 전압이다. 그리고, 판독 제어 회로(51)는, 또한 이 결과에 대하여 센스 앰프 회로에 컨트롤 처리(이하 「B 컨트롤 처리」라고 함)를 행하게 하여(도 12의 S007), 이 처리 결과를 판독한다. 이에 의해, 하위 페이지의 판독을 행할 수 있다.
다음으로, 상위 페이지의 판독 동작에 대해서 설명한다. 판독 제어 회로(51)는, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계치 분포를 제2 판독 전압 Bread(도 14d)로 판독한다(도 13의 S101). 다음으로, 판독 제어 회 로(51)는, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계치 분포를 소정의 판독 전압 CLread(도 14b, 이하 「제5 판독 전압」이라고 함)로 판독하고(도 13의 S102), 센스 앰프 회로에 컨트롤 처리(A 컨트롤 처리)를 행하게 한다(도 13의 S103).
그 후, 판독 제어 회로(51)는, 또한 제5 판독 전압 CLread보다도 높은 소정의 판독 전압 CHread(도 14b, 이하 「제6 판독 전압」이라고 함)로 선택 메모리 셀 MCn의 플로팅 게이트의 임계치 분포를 판독한다(도 13의 S104). 또한, 제6 판독 전압 CHread는, 제2 베리파이 레벨의 판독 전압이다. 그리고, 판독 제어 회로(51)는, 이 결과에 대하여, 센스 앰프 회로에 컨트롤 처리(B 컨트롤 처리)를 행하게 한다(도 13의 S105).
그리고, 판독 제어 회로(51)는, 다시 선택 메모리 셀 MCn을 선택하고, 이 플로팅 게이트의 임계치 분포를 제1 판독 전압 Aread로 판독하고(도 13의 S106), LM 플래그의 체크를 행한다(S107). 판독 제어 회로(51)는, LM 플래그가 "H" 레벨인 경우에는 이 결과를 판독하고(도 13의 S109), LM 플래그가 "L" 레벨인 경우에는, 강제적으로 상위 페이지를 "1"로 하는 처리를 행한다(도 13의 S108, S109). 이에 의해, 상위 페이지의 판독을 행할 수 있다.
이상과 같이, 본 NAND형 플래시 메모리 장치의 판독 동작에서는, 선택 메모리 셀의 판독 시에서, 인접 메모리 셀의 판독을 행하게 함으로써, 선택 메모리 셀의 판독 전압에 대하여 보정을 가할 수 있다. 즉, 제1 및 제2 베리파이 레벨의 판독 전압을 규정할 수 있기 때문에, 커플링 노이즈에 의한 영향을 억제할 수 있어, 신뢰성이 높은 NAND형 플래시 메모리 장치를 제공할 수 있다.
또한, 여기서, 상기 제4 판독 전압 BHread는 제3 판독 전압 BLread보다도 높게, 제6 판독 전압 CHread는 제5 판독 전압 CLread보다도 높게 설정되어 있다. 이는, 인접 메모리 셀 MCn+1에 데이터가 기입되어 있는 경우에, 선택 메모리 셀 MCn의 플로팅 게이트의 임계치 분포가 도 14b에 기재된 점선으로부터 실선으로 나타낸 바와 같이 변동한 경우에, 임계치 분포의 변동의 영향을 회피하기 위한 설정이다. 선택 메모리 셀 MCn의 플로팅 게이트에서의 임계치 분포의 변동의 크기는, 플로팅 게이트 간의 거리 등의 NAND형 플래시 메모리 장치(1)의 설계에 의존한다.
다음으로, 상기 하위 페이지, 상위 페이지의 각 판독 동작을 실현하기 위한 보다 상세한 구성 및 그 동작에 대해서 설명한다. 도 15는, 본 실시 형태 1에 따른 판독 기입 회로부(4)에서의 센스 앰프 회로(예를 들면 SA0)의 등가 회로도의 예를 나타내는 것이다.
우선, 도 15에 도시하는 센스 앰프 회로 SA0은, 제1 NMOS 트랜지스터(이하 「제1 트랜지스터」라고 함) Tr1 및 제2 NMOS 트랜지스터(이하 「제2 트랜지스터」라고 함) Tr2를 갖고 있다. 제1 트랜지스터 Tr1 및 제2 트랜지스터 Tr2는, 판독 제어 회로(51)와 비트선 BL0의 사이에서 소스/드레인 영역이 직렬로 접속되어 있다. 또한, 제1 트랜지스터 Tr1은, 제어 신호 BLCLAMP에 의해 온 오프가 제어된다. 제2 트랜지스터 Tr2는, 제어 신호 BLC2에 의해 온 오프가 제어된다.
그리고, 제1 트랜지스터 Tr1과 제2 트랜지스터 Tr2 사이의 접속점인 노드 N1에는, 제어 신호 BLC1에 의해 온 오프가 제어되는 제3 NMOS 트랜지스터(이하 「제3 트랜지스터」라고 함) Tr3을 통해서 래치 회로(401)가 접속되어 있다. 또한, 래치 회로(401)는, 두개의 클럭드 인버터(401a, 401b)가 역병렬로 접속되어 있다. 또한, 두개의 클럭드 인버터(401a, 401b)의 접속의 사이의 접속점인 노드 N2, N3의 사이에는, 제4 NMOS 트랜지스터 트랜지스터(이하 「제4 트랜지스터」라고 함) Tr4가 설치되어 있다. 제4 트랜지스터 Tr4는, 제어 신호 EQ1에 의해 온 오프가 제어된다.
또한, 노드 N4는, 본 센스 앰프 회로 SA0의 제1 트랜지스터 Tr1과 제2 트랜지스터 Tr2의 사이이며, 노드 N1보다도 제1 트랜지스터 Tr1에 가까운 측에 있는 접속점이다. 노드 N4는, 제5 NMOS 트랜지스터(이하 「제5 트랜지스터」라고 함) Tr5를 통해서 프리차지 전압 VPRE를 인가하는 전압 단자 VP에 접속되어 있다. 제5 트랜지스터 Tr5는, 제어 신호 BLPRE에 의해 온 오프가 제어된다.
또한, 본 센스 앰프 회로 SA0은, 제6 NMOS 트랜지스터(이하 「제6 트랜지스터」라고 함) Tr6 및 제7 NMOS 트랜지스터(이하 「제7 트랜지스터」라고 함) Tr7을 갖고 있다. 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7은, 제5 트랜지스터 Tr5와 프리차지 전압 VPRE를 인가하는 전압 단자 VP의 사이의 노드 N5와, 노드 N1과 노드 N4 사이의 노드 N6의 사이에, 소스/드레인 영역이 직렬로 접속되어 있다. 또한, 제6 트랜지스터 Tr6쪽이 노드(5)에 가깝다. 제7 트랜지스터 Tr7은, 제어 신호 REG에 의해 온 오프가 제어된다.
또한, 본 센스 앰프 회로 SA0은, 제8 NMOS 트랜지스터(이하 「제8 트랜지스터」라고 함) Tr8을 갖고 있다. 제8 트랜지스터 Tr8은, 제6 트랜지스터 Tr6의 게 이트와, 래치 회로(401)와 제3 트랜지스터의 사이의 노드 N7의 사이에 접속되어 있다. 제8 트랜지스터 Tr8은, 제어 신호 DTG에 의해 온 오프가 제어된다. 제8 트랜지스터 Tr8과 제6 트랜지스터 Tr6의 사이의 노드 N8에는, 전위를 유지하기 위한 컨덴서 C1이 접속되어 있다. 또한, 노드 N1과 노드 N6 사이의 노드 N9에는, 전위를 유지하기 위한 컨덴서 C2가 접속되어 있다.
제1∼제8 트랜지스터 Tr1∼Tr8의 각 게이트 단자는, 판독 제어 회로(51)의 출력 단자에 접속되어 있다. 판독 제어 회로(51)는, 제1∼제8 트랜지스터 Tr1∼Tr8의 각 게이트 단자에, 제어 신호 BLCLAMP, BLC2, BLC1, EQ1, BLPRE, REG, DTG를 공급하여 제어한다.
제5 및 제6 트랜지스터 Tr5, Tr6의 각 드레인 단자는, 판독 제어 회로(51)의 출력 단자에 접속되어 있다. 판독 제어 회로(51)는, 제5 및 제6 트랜지스터 Tr5, Tr6의 각 드레인 단자에 프리차지 전압 VPRE를 인가한다. 클럭드 인버터(401a, 401b)의 각 제어 단자는, 판독 제어 회로(51)의 출력 단자에 접속되어 있다. 판독 제어 회로(51)는, 클럭드 인버터(401a, 401b)의 각 제어 단자에 제어 신호 LAT1, SEN1을 공급한다.
이상의 구성에 의해, 본 NAND형 플래시 메모리 장치(1)는, 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1에 기입된 데이터를 센스 앰프 회로 SA0, SA1, …, SAi-1에 유지시키는 것이 가능하다. 또한, 본 NAND형 플래시 메모리 장치(1)는, 센스 앰프 회로 SA0, SA1, …, SAi-1에 데이터의 판독에서의 A 컨트롤 처리 및 B 컨트롤 처리를 행하게 할 수 있게 된다. 특히, 본 센스 앰프 회로 SA0, SA1, …, SAi-1의 구성은, 데이터의 판독 전압의 보정을 행하는 경우에도 매우 용이하게 설계할 수 있다고 하는 이점이 있다.
여기서, 센스 앰프 회로 SA0, SA1, …, SAi-1을 이용한 구체적인 처리에 대해서 설명한다. 우선, 본 NAND형 플래시 메모리 장치(1)가 도 12에서 설명한 하위 페이지의 판독 동작을 행하는 경우의 처리에 대해서 설명한다.
우선, 판독 제어 회로(51)는, 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계치 분포를 제1 판독 전압 Aread로 판독한다(도 12의 S001). 다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn의 LM 플래그를 체크한다(도 12의 S002). 판독 제어 회로(51)는, LM 플래그가 "L" 레벨인 경우, 제1 판독 전압 Aread에 의한 판독의 결과를 그대로 판독한다.
다음으로, 도 12의 스텝 S001, S002를 실행하는 판독 제어 회로(51) 및 센스 앰프 회로 SA0, SA1, …, SAi-1의 동작의 구체적인 예를 설명한다.
판독 제어 회로(51)는, 제어 신호 BLPRE, BLCLAMP, VPRE를 "H" 레벨로 하고, 제5 트랜지스터 Tr5 및 제1 트랜지스터 Tr1을 온으로 하여 비트선 BL0을 충전한다. 다음으로, 판독 제어 회로(51)는, 제어 신호 BLPRE, BLCLAMP를 "L" 레벨로 하고, 제5 트랜지스터 Tr5 및 제1 트랜지스터 Tr1을 오프로 하여 비트선 BL0로부터 방전한다.
다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn을 선택하고, 제어 신호 BLPRE를 "L" 레벨로 한 상태에서, 제어 신호 BLCLAMP를 "H" 레벨로 한다. 또한, 판독 제어 회로(51)는, 제5 트랜지스터 Tr5를 오프로 한 상태에서, 제1 트랜지 스터 Tr1을 온으로 한다. 이 동작에 의해, 선택 메모리 셀 MCn의 플로팅 게이트의 임계치 분포를 제1 판독 전압 Aread로 판독하고, 그 판독 결과를 컨덴서 C2에 유지시킨다.
다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn의 LM 플래그를 체크한다(도 12의 S002). 판독 제어 회로(51)는, LM 플래그가 "L" 레벨인 경우, 제2 트랜지스터 Tr2의 게이트에 부여하는 제어 신호 BLC2를 "H" 레벨로 하고 제2 트랜지스터 Tr2를 온으로 하여, 컨덴서 C2에 유지된 데이터를 판독한다.
한편, 판독 제어 회로(51)는, LM 플래그가 "H" 레벨이라고 판단한 경우, 인접 메모리 셀 MCn+1을 선택하고, 이 플로팅 게이트의 임계치 분포를 제2 판독 전압 Bread로 판독한다. 이 판독 결과는, 센스 앰프 회로 SA0의 래치 회로(401)에 유지된다(도 12의 S003).
다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn을 선택하고, 이 플로팅 게이트의 임계값 분포를 제3 판독 전압 BLread로 판독한다. 이 판독 결과는, 노드 N9에 접속된 컨덴서 C2에 유지된다(도 12의 S004).
다음으로, 센스 앰프 회로 SA0은, 컨덴서 C2에 유지된 값에 기초하여 A 컨트롤 처리를 행하고, 이 결과를 래치 회로(401)에 유지한다(도 12의 S005).
다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제4 판독 전압 BHread로 판독한다. 이 판독 결과는, 노드 N9에 접속된 컨덴서 C2에 유지된다(도 12의 S006).
다음으로, 센스 앰프 회로 SA0, SA1, …, SAi-1은, 컨덴서 C2에 유지된 데이 터(용량)에 기초하여 B 컨트롤 처리를 행하고, 이 결과를 래치 회로(401)에 유지한다(도 12의 S007).
도 12에 도시하는 A 컨트롤 처리 전에, 판독 제어 회로(51)는, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 제3 판독 전압 BLread로 판독하고, 이 판독 결과를 컨덴서 C2에 유지시킨다. 또한, 판독 제어 회로(51)는, 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포를 제2 판독 전압 Bread로 판독하고, 이 판독 결과를 래치 회로(401)에 유지시킨다.
다음으로, 도 12에 도시하는 A 컨트롤 처리 전에 스텝 S003, S004를 실행하는 판독 제어 회로(51)의 구체적인 동작예를 설명한다.
판독 제어 회로(51)는, 제어 신호 BLPRE, BLCLAMP, VPRE를 "H" 레벨로 하여, 제5 트랜지스터 Tr5 및 제1 트랜지스터 Tr1을 온으로 하여, 프리차지 전압 VPRE로 비트선 BL0을 충전한다. 다음으로, 판독 제어 회로(51)는, 제어 신호 BLPRE, BLCLAMP을 "L" 레벨로 하여, 제5 트랜지스터 Tr5 및 제1 트랜지스터 Tr1을 오프로 하여, 비트선 BL0으로부터 프리차지 전압 VPRE를 방전시킨다.
다음으로, 판독 제어 회로(51)는, 인접 메모리 셀 MCn+1을 선택하고, 제어 신호 BLCLAMP를 "H" 레벨인 상태 그대로로 하고, 제어 신호 BLPRE를 "L" 레벨로 하여, 제1 트랜지스터 Tr1을 온으로 한 상태에서, 제5 트랜지스터 Tr5를 오프로 한다. 이 동작에 의해, 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포를 제2 판독 전압 Bread로 판독하고, 판독한 결과를 컨덴서 C2에 유지시킨다.
다음으로, 판독 제어 회로(51)는, 제어 신호 BLC1을 "H" 레벨로 하여 제3 트 랜지스터 Tr3을 온하고, 노드 N7과 노드 N1을 접속하고, 또한, 제어 신호 LAT1, SEN1을 "H" 레벨로 하여 컨덴서 C2에 유지된 데이터(전위)를 래치 회로(401)에 유지시킨다.
다음으로, 판독 제어 회로(51)는, 제어 신호 BLPRE, BLCLAMP, VPRE를 "H" 레벨로 하여, 제5 트랜지스터 Tr5 및 제1 트랜지스터 Tr1을 온으로 하여, 프리차지 전압 VPRE로 비트선 BL0을 충전한다. 다음으로, 판독 제어 회로(51)는, 제어 신호 BLPRE, BLCLAMP을 "L" 레벨로 하여, 제5 트랜지스터 Tr5 및 제1 트랜지스터 Tr1을 오프로 하여, 비트선 BL0로부터 프리차지 전압 VPRE를 방전시킨다.
다음으로, 판독 제어 회로(51)는, 선택 메모리 셀 MCn을 선택하고, 제어 신호 BLPRE를 "H" 레벨로 한 상태 그대로, 제어 신호 BLCLAMP를 "L" 레벨로 하여, 제1 트랜지스터 Tr1을 온 상태 그대로, 제5 트랜지스터 Tr5를 오프 상태로 한다. 이 동작에 의해, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 제3 판독 전압 BLread로 판독하고, 판독한 결과를 컨덴서 C2에 유지시킨다.
여기서, 또한, 상기 A 컨트롤 처리 및 B 컨트롤 처리에 대해서 도 16 및 도 17을 이용하여 상세하게 설명한다. 도 16은, A 컨트롤 처리에서의 각 제어 신호의 타이밍차트이다. 도 17는, B 컨트롤 처리에서의 각 제어 신호 및 프리차지 전압 VPRE의 타이밍차트이다.
우선，A 컨트롤 처리에 대해서 설명한다. 시각 t=t0에서는, 컨덴서 C2에는, 판독 제어 회로(51)가 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 제3 판독 전압 BLread로 판독한 결과가 유지되어 있다. 또한, 시각 t=t0에서는, 래치 회로(401)에는, 판독 제어 회로(51)가 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포를 제2 판독 전압 Bread로 판독한 결과가 유지되어 있다. 그리고，이 시각 t0에서, 판독 제어 회로(51)는, 제1∼제8 트랜지스터 Tr1∼Tr8을 오프 상태로 하고 있다.
다음으로, 판독 제어 회로(51)는, 시각 t=t5에서, 제어 신호 DTG를 "H" 레벨로 한다. 이 결과, 제8 트랜지스터 Tr8은 온 상태로 되어, 노드 N8에 접속되는 컨덴서 C1에는, 래치 회로(401)에 유지된 데이터가 기입된다.
또한, 판독 제어 회로(51)는, 시각 t=t6에서, 제어 신호 DTG를 "H" 레벨의 상태로 유지하고, 시각 t=t7에서 "L" 레벨로 한다. 또한, 노드 N8은, 제6 트랜지스터 Tr6의 게이트에 접속되어 있기 때문에, 컨덴서 C1에 유지된 데이터(용량)가 "H" 레벨이면 제6 트랜지스터 Tr6은 온 상태로 되고, 컨덴서 C1에 유지된 데이터(용량)가 "L" 레벨이면 제6 트랜지스터 Tr6은 오프 상태로 된다.
또한, 판독 제어 회로(51)는, 시각 t=t6에서, 제어 신호 REG를 "H" 레벨로 하고, 제7 트랜지스터 Tr7을 온 상태로 한다. 이 결과, 컨덴서 C1에 유지된 데이터(용량)가 "H" 레벨이면 제6 및 제7 트랜지스터 Tr6, Tr7이 모두 온 상태로 된다. 이에 의해, 노드 N9와 프리차지 전압 VPRE가 접속되고, 컨덴서 C2에는 프리차지 전압 VPRE와 동일한 전위가 유지된다. 또한，이 시각 t=t6에서, 판독 제어 회로(51)는, 프리차지 전압을 "L" 레벨로 하고 있다. 한편, 컨덴서 C1에 유지된 데이터(전위)가 "L" 레벨인 경우에는, 프리차지 전압 VPRE와 노드 N9는 접속하지 않기 때문에, 컨덴서 C2에는 그 상태 그대로의 전위가 유지된다.
또한, 판독 제어 회로(51)는, 시각 t=t8에서, 래치 회로(401)의 2개의 클럭드 인버터(401a, 401b)의 제어 신호 SEN1, LAT1을 모두 "L" 레벨로 한다. 다음으로, 판독 제어 회로(51)는, 시각 t=t9에서 래치 회로(401)의 제4 트랜지스터 Tr4의 제어 신호 EQ1을 "H" 레벨로 한다. 이 결과, 래치 회로(401)에 유지된 데이터가 클리어된다.
또한, 판독 제어 회로(51)는, 시각 t=t11∼t14에서 제어 신호 BLC1을 "H" 레벨로 하여 제3 트랜지스터 Tr3을 온 상태로 하고, 노드 N7과 노드 N1을 접속하여, 컨덴서 C2에 유지된 데이터(전위)를 래치 회로(401)에 유지시킨다.
이상의 동작에 의해, 본 NAND형 플래시 메모리 장치(1)는, A 컨트롤 처리를 실현할 수 있다. 또한 이 결과는, 시각 t=t0에서 래치 회로(401)에 유지된 데이터에 따라 결과가 상이한 것을 의미하고 있다. 예를 들면, 미리 래치 회로(401)에 "L" 레벨의 데이터가 유지되어 있었던 경우에는, 미리 컨덴서 C2에 유지되어 있던 데이터(용량)가 래치 회로(401)에 유지되게 된다. 또한, 미리 래치 회로(401)에 "H" 레벨의 데이터가 유지되어 있었던 경우에는, 프리차지 전압 VPRE가 래치 회로(401)에 유지되게 된다.
보다 구체적으로 말하면, 인접하는 인접 메모리 셀 MCn+1에서의 제2 판독 전압 Bread의 결과가 "L" 레벨이면, 래치 회로(401)에 제3 판독 전압 BLread의 결과가 유지된다. 또한, 인접하는 인접 메모리 셀 MCn+1에서의 제2 판독 전압 Bread의 결과가 "H" 레벨인 경우에는, 프리차지 전압 VPRE("L" 레벨)이 래치 회로(401)에 유지되게 된다.
또한, 도 15의 센스 앰프 회로 SA0에서는, 노드 N8 및 N9에는 각각 별도로 컨덴서 C1, C2를 접속하는 예를 도시하였지만, 소정 기간 일정한 전압을 유지할 수 있는 회로 구성이면 별도로 컨덴서를 접속할 필요는 없고, 소위 배선 용량을 이용하는 것도 가능하다.
다음으로，B 컨트롤 처리에 대해서, 도 17을 이용하여 설명한다. 시각 t=t20에서는, 컨덴서 C2에는, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 제4 판독 전압 BLread로 판독한 결과가 유지되고, 또한, 래치 회로(401)에는 A 컨트롤 처리에 의한 결과가 유지되어 있다. 또한，이 시각 t20에서, 판독 제어 회로(51)는, 제1∼제8 트랜지스터 Tr1∼Tr8을 오프 상태로 하고 있다.
다음으로, 판독 제어 회로(51)는, 시각 t=t21에서, 제어 신호 DTG를 "H" 레벨로 한다. 이 결과, 제8 트랜지스터 Tr8은 온 상태로 되어, 노드 N8에 접속되는 컨덴서 C1에는 래치 회로(401)에 유지된 데이터(A 컨트롤 처리의 결과)가 기입된다.
또한, 판독 제어 회로(51)는, 제어 신호 DTG를 시각 t=t21∼t23에서 "H" 레벨의 상태로 유지하고, 시각 t=t24에서 "L" 레벨로 한다. 노드 N8은 제6 트랜지스터 Tr6의 게이트에 접속되어 있기 때문에, 컨덴서 C1에 유지된 용량이 "H" 레벨이면, 제6 트랜지스터 Tr6은 온 상태로 되고, 컨덴서 C1에 유지된 데이터(용량)가 "L" 레벨이면 제6 트랜지스터 Tr6은 오프 상태로 된다.
또한, 판독 제어 회로(51)는, 시각 t=t25에서, 제어 신호 REG를 "H" 레벨로 한다. 이 결과, 제7 트랜지스터 Tr7은 온 상태로 된다. 이 때문에, 컨덴서 C1에 유지된 용량이 "H" 레벨이면 제6 및 제7 트랜지스터 Tr6, Tr7이 모두 온 상태로 되어, 노드 N9와 프리차지 전압 VPRE가 접속되고, 컨덴서 C2에는 프리차지 전압 VPRE와 동일한 전위가 유지된다. 또한, 시각 t=t25∼t27에서, 판독 제어 회로(51)는, 프리차지 전압 VPRE를 "H" 레벨로 하고 있다. 한편, 컨덴서 C1에 유지된 데이터(전위)가 "L" 레벨인 경우에는, 프리차지 전압 VPRE가 인가되는 전압 단자 VP와 노드 N9는 접속되지 않기 때문에, 컨덴서 C2에는 그 상태 그대로의 전위가 유지된다.
또한, 판독 제어 회로(51)는, 시각 t=t28에서, 래치 회로(401)의 2개의 클럭드 인버터(401a, 401b)의 제어 신호 SEN1, LAT1을 모두 "L" 레벨로 한다. 다음으로, 판독 제어 회로(51)는, 시각 t=t29에서, 래치 회로(401)의 제4 트랜지스터 Tr4의 제어 신호 EQ1을 "H" 레벨로 한다. 이 결과, 래치 회로(401)에 유지된 데이터가 클리어된다.
또한, 판독 제어 회로(51)는, 시각 t=t31∼t34에서 제어 신호 BLC1을 "H" 레벨로 하여 제3 트랜지스터 Tr3을 온 상태로 하고, 노드 N7과 노드 N1을 접속하고, 컨덴서 C2에 유지된 데이터(전위)를 래치 회로(401)에 유지시킨다.
이상의 동작에 의해, 본 NAND형 플래시 메모리 장치(1)는 B 컨트롤 처리를 실현할 수 있다. 또한 이 결과도, 앞의 A 컨트롤 처리와 마찬가지로, 래치 회로(401)에 유지된 데이터에 따라 결과가 상이한 것을 의미하고 있다.
예를 들면, 미리 래치 회로(401)에 "L" 레벨의 데이터가 유지되어 있었던 경우에는, 컨덴서 C2에 유지되어 있던 데이터(용량)가 래치 회로(401)에 유지되게 된다. 미리 래치 회로(401)에 "H" 레벨의 데이터가 유지되어 있었던 경우에는, 프리 차지 전압 VPRE("H" 레벨)가 래치 회로(401)에 유지되게 된다.
보다 구체적으로 말하면, A 컨트롤 처리 결과가 "L" 레벨인 경우에는, 제4 판독 전압 BHread로 판독한 결과가 래치 회로(401)에 유지된다. 또한，A 컨트롤 처리 결과가 "H" 레벨인 경우에는, 프리차지 전압 VPER("H" 레벨)이 래치 회로(401)에 유지된다. 여기서, 본 플로우차트에서의 경우 구분을 도 18에 도시한다. 판독 제어 회로(51)는, 도 18에서의 B 컨트롤 처리 결과가 "H" 레벨인 경우에 하위 페이지의 값이 "0"인 것으로 판정하고, 또한, 도 18에서의 B 컨트롤 처리 결과가 "L" 레벨인 경우에 하위 페이지의 값이 "1"인 것으로 판정한다.
또한, 도면 중, 제3 판독 전압 BLread는 제4 판독 전압 BHread보다도 낮기 때문에, 선택 메모리 셀 MCn에서 제3 판독 전압 BLread로 "L" 레벨로 판정된 경우, 제4 판독 전압 BHread로 "H" 레벨로 판정되는 경우는 없다(도면 중 「-」로 나타냄). 따라서, 본 NAND형 플래시 메모리 장치(1)에 의하면, 인접 메모리 셀 MCn+1에 데이터가 기입되어 있는 경우, 커플링 노이즈를 억제하기 위해서 제4 판독 전압 BHread로 판독한 결과를 채용하는 것이 가능하게 된다. 그 결과, 4치의 판독 동작이 확실하게 되어, 보다 신뢰성이 높은 NAND형 플래시 메모리 장치(1)를 제공할 수 있게 된다.
또한, 여기서, 전술과 마찬가지로, 상위 페이지의 판독 동작에 대해서도 설명한다.
이 경우에도, A 컨트롤 처리 및 B 컨트롤 처리의 각각에서 상기한 바와 마찬가지의 처리를 행한다. 즉, 상위 페이지의 판독 동작에서，A 컨트롤 처리는, 시각 t=t20에서 래치 회로(401)에 유지된 데이터에 따라 결과가 상이한 것을 의미하고 있다.
예를 들면, 미리 래치 회로(401)에 "L" 레벨의 데이터가 유지되어 있었던 경우에는, 미리 컨덴서 C2에 유지되어 있던 데이터(용량)가 래치 회로(401)에 유지되게 된다. 미리, 래치 회로(401)에 "H" 레벨의 데이터가 유지되어 있었던 경우에는, 프리차지 전압 VPRE가 래치 회로(401)에 유지되게 된다.
보다 구체적으로 말하면, 선택 메모리 셀 MCn으로부터 제2 판독 전압 Bread로 판독한 결과가 "L" 레벨인 경우에는, 래치 회로(401)에 제5 판독 전압 CLread로 판독한 결과가 유지된다. 또한, 선택 메모리 셀 MCn으로부터 제2 판독 전압 Bread로 판독한 결과가 "H" 레벨인 경우에는, 프리차지 전압 VPRE(로우 레벨)가 래치 회로(401)에 유지되게 된다.
또한，B 컨트롤 처리에서도 전술한 동작과 마찬가지로, 미리 래치 회로(401)에 유지된 데이터에 따라 결과가 상이한 것을 의미하고 있다.
예를 들면, 미리 래치 회로(401)에 "L" 레벨의 데이터가 유지되어 있었던 경우에는, 미리 컨덴서 C2에 유지되어 있던 데이터(용량)가 래치 회로(401)에 유지되게 된다. 또한, 미리 래치 회로(401)에 "H" 레벨의 데이터가 유지되어 있었던 경우에는, 프리차지 전압 VPRE("H" 레벨)가 래치 회로(401)에 유지되게 된다.
보다 구체적으로 말하면, A 컨트롤 처리 결과가 "L" 레벨인 경우에는, 제6 판독 전압 CHread로 판독한 결과가 래치 회로(401)에 유지된다. 또한，A 컨트롤 처리 결과가 "H" 레벨인 경우에는, 프리차지 전압 VPER("H" 레벨)이 래치 회 로(401)에 유지된다. 여기서, 본 플로우차트에서의 경우 구분을 도 19에 도시한다. 판독 제어 회로(51)는, 도 19에서의 B 컨트롤 처리 결과가 "H" 레벨인 경우에는, 상위 페이지의 값이 "0"인 것으로 판정한다. 또한, 판독 제어 회로(51)는, 도 19에서의 B 컨트롤 처리 결과가 "L" 레벨인 경우에는, 상위 페이지의 값이 "1"인 것으로 판정한다.
이상과 같이, 본 NAND형 플래시 메모리 장치(1)에 따르면, 인접 메모리 셀 MCn+1에 데이터가 기입되어 있는 경우, 커플링 노이즈를 억제하기 위해서 제4 판독 전압 및 제6 판독 전압으로 판독한 결과를 채용하는 것이 가능하게 되기 때문에, 보다 신뢰성이 높은 NAND형 플래시 메모리 장치(1)를 제공할 수 있도록 된다.
또한, 본 실시 형태1에서는, 인접 메모리 셀 MCn+1에 데이터가 기입되어 있는지의 여부를 판단하기 위한 판독 전압으로서 제2 판독 전압(Bread)을 이용하는 경우를 설명하였다. 판독 전압의 값으로서는, 제2 판독 전압(Bread)에 한정되는 것은 아니다. 인접 메모리 셀 MCn+1에 데이터가 기입되어 있다고 판단할 수 있는 판독 전압이면 되고, 요는, 제1 판독 전압 Aread보다도 높으면, 제2 판독 전압 Bread보다도 낮은 판독 전압이어도 되고, 제2 판독 전압 Bread보다도 높은 판독 전압이어도 된다.
(실시 형태2)
다음으로, 본 발명의 실시 형태2에 대해서, 도면을 참조하여 설명한다. 도 20은, 본 발명의 실시 형태2에 따른 NAND형 플래시 메모리 장치의 복수의 메모리 셀 블록 BLK0, BLK1, …, BLKm-1 중의 하나(예를 들면 BLK0)의 보다 상세한 구성을 예시하는 블록도이다. 또한, 본 발명의 실시 형태2에서는, 본 발명의 실시 형태(1)와 동일 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다.
도 20에 도시한 바와 같이, 본 발명의 실시 형태2에 따른 NAND형 플래시 메모리 장치(100)는, 본 발명의 실시 형태1에 따른 NAND형 플래시 메모리 장치(1)에서 판독 제어 회로(51) 대신에 판독 제어 회로(101)를 구비하는 것이다.
판독 기입 회로부(4)는, 센스 앰프 회로 SA0, SA1, …, SAi-1을 구비하고 있다. 주변 회로부(5)는, 판독 제어 회로(101)를 구비하고 있다. 판독 제어 회로(101)는, 복수(i개)의 센스 앰프 회로 SA0, SA1, …, SAi-1 및 로우 디코더(3)에 접속되어 있다. 판독 제어 회로(101)는, 복수(i개)의 센스 앰프 회로 SA0, SA1, …, SAi-1 및 로우 디코더(3)를 제어하고, 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1의 각각으로부터 데이터를 판독한다.
판독 기입 회로부(4) 및 판독 제어 회로(101)는, 복수의 메모리 셀 MC0, MC1, MCn, MCn+1, …, MCj-1에 대하여 4치의 데이터의 기입, 판독 및 소거를 행할 때에 복수의 워드선 WL0, WL1, …, WLn, Wn+1, …, WLj-1 및 복수의 비트선 BL0, BL1, …, BLi-1을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구성하고 있다.
다음으로, 본 발명의 실시 형태2에 따른 NAND형 플래시 메모리 장치(100)의 판독 동작을 도 21 및 도 22를 참조하여 설명한다. 도 21은, 본 NAND형 플래시 메모리 장치(100)의 하위 페이지의 판독 동작을 설명하기 위한 플로우차트이다. 도 22는, 본 NAND형 플래시 메모리 장치(100)의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트이다.
우선, 하위 페이지의 판독 동작에 대해서 설명한다. 판독 제어 회로(101)는, 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread로 판독한다(도 21의 S201). 다음으로, 판독 제어 회로(101)는, 선택 메모리 셀 MCn의 LM 플래그 n을 체크한다(도 21의 S202). LM 플래그n은, 선택 메모리 셀 MCn에 상위 페이지의 데이터가 기입되어 있는지의 여부를 기억하는 것이다. LM 플래그n이 "H" 레벨인 경우에는, 선택 메모리 셀 MCn의 상위 페이지에 데이터가 기입되어 있는 것을 나타낸다. 판독 제어 회로(101)는, 선택 메모리 셀 MCn의 LM 플래그n을 체크한 결과, "L" 레벨인 경우에는, 판독 전압 Aread로 선택 메모리 셀 MCn의 데이터를 판독하고, 그 판독 결과를 판정한다.
한편, 판독 제어 회로(101)는, LM 플래그n이 "H" 레벨인 경우에, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread, 제2 판독 전압 Bread 및 제5 판독 전압 CLread(Cread)로 판독한다(도 21의 S203).
다음으로, 판독 제어 회로(101)는, 인접 메모리 셀 MCn+1의 LM 플래그n+1을 체크한다(도 21의 S204). LM 플래그n+1은, 인접 메모리 셀 MCn+1에 상위 페이지의 데이터가 기입되어 있는지의 여부를 기억하는 것이다. LM 플래그n+1이 "H" 레벨인 경우에는, 인접 메모리 셀 MCn+1의 상위 페이지에 데이터가 기입되어 있는 것을 나타낸다.
판독 제어 회로(101)는, LM 플래그n+1이 "L" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제2 판독 전압 Bread로 판독한다(도 21의 S205).
한편, 판독 제어 회로(101)는, LM 플래그n+1이 "H" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제3 판독 전압 BLread로 판독한다(도 21의 S206). 다음으로, 판독 제어 회로(101)는, 센스 앰프 회로에 A 컨트롤 처리를 행하게 한다(도 21의 S207).
그 후, 판독 제어 회로(101)는, 제3 판독 전압 BLread보다도 높은 제4 판독 전압 BHread로 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 판독한다(도 21의 S208). 또한, 제4 판독 전압 BHread는, 제1 베리파이 레벨의 판독 전압이다. 그리고, 판독 제어 회로(101)는, 또한 판독 결과에 대하여 센스 앰프 회로에 B 컨트롤 처리를 행하게 하고(도 21의 S209), 이 처리 결과를 판독한다. 이에 의해, 하위 페이지의 판독을 행할 수 있다. 여기서, 도 21의 플로우차트에서의 경우 구분을 도 23에 도시한다. 판독 제어 회로(101)는, 도 23에서의 B 컨트롤 처리 결과가 "H" 레벨인 경우에는, 하위 페이지의 값이 "0"인 것으로 판정한다. 또한, 판독 제어 회로(101)는, 도 23에서의 B 컨트롤 처리 결과가 "L" 레벨인 경우에는, 하위 페이지의 값이 "1"인 것으로 판정한다.
판독 제어 회로(101)는, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread, 제2 판독 전압 Bread 및 제5 판독 전압 CLread(Cread)로 판독한다(도 22의 S301).
다음으로, 판독 제어 회로(101)는, 인접 메모리 셀 MCn+1의 LM 플래그n+1을 체크한다(도 22의 S302). 판독 제어 회로(101)는, LM 플래그n+1이 "L" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread 및 제3 판독 전압 BLread로 판독한다(도 22의 S303).
다음으로, 판독 제어 회로(101)는, 선택 메모리 셀 MCn의 LM 플래그n을 체크한다(도 22의 S304). 판독 제어 회로(101)는, LM 플래그n이 "L" 레벨인 경우, 강제적으로 상위 페이지를 "1"로 하는 처리를 행한다(도 22의 S310).
한편, 판독 제어 회로(101)는, LM 플래그n+1이 "H" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제5 판독 전압 CLread로 판독하고(도 22의 S305), 센스 앰프 회로에 A 컨트롤 처리를 행하게 한다(도 22의 S306).
다음으로, 판독 제어 회로(101)은, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 제6 판독 전압 CHread로 판독한다(도 22의 S307). 또한, 제6 판독 전압은, 제2 베리파이 레벨의 판독 전압이다. 다음으로, 판독 제어 회로(101)은, 센스 앰프 회로에 B 컨트롤 처리를 행하게 한다(도 22의 S308).
다음으로, 판독 제어 회로(101)는, 다시 선택 메모리 셀 MCn을 선택하고, 이 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread로 판독하고(도 22의 S309), LM 플래그n의 체크를 행한다(도 22의 S304). 이에 의해, 상위 페이지의 판독을 행할 수 있다. 여기서, 도 22의 플로우차트에서의 경우 구분을 도 24에 도시한다. 판독 제어 회로(101)는, 도 24에서의 B 컨트롤 처리 결과가 "H" 레벨인 경우에는, 상위 페이지의 값이 "0"인 것으로 판정한다. 또한, 판독 제어 회로(101)는, 도 24 에서의 B 컨트롤 처리 결과가 "L" 레벨인 경우에는, 상위 페이지의 값이 "1"인 것으로 판정한다.
이상과 같이, 본 NAND형 플래시 메모리 장치(100)의 판독 동작에서는, 선택 메모리 셀의 판독 시에, 인접 메모리 셀의 판독을 행하게 함으로써, 선택 메모리 셀의 판독 전압에 대하여 보정을 가할 수 있다. 즉, 제1 및 제2 베리파이 레벨의 판독 전압을 규정할 수 있기 때문에, 커플링 노이즈에 의한 영향을 억제할 수 있어, 신뢰성이 높은 NAND형 플래시 메모리 장치를 제공할 수 있다.
여기서, 본 NAND형 플래시 메모리 장치(100)의 기입 동작과 판독 동작의 구체예에 대해서, 도 25, 도 26의 임계값 분포의 변화를 도시하는 도면을 이용하여 설명한다.
도 25a는, 인접 메모리 셀 MCn+1에 데이터가 기입되기 전의 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를 도시하는 도면이다. 도 25b는, 인접 메모리 셀 MCn+1에 데이터의 기입이 행해진 후의 인접 메모리 셀 MCn+1과 선택 메모리 셀 MCn에서의 각 플로팅 게이트의 임계값 분포를 도시하는 도면이다.
또한, 도 26a는, 도 25b에 계속해서 선택 메모리 셀 MCn의 하위 페이지와 상위 페이지에 데이터가 기입되는 모습과, 인접 메모리 셀 MCn+1에서의 플로팅 게이트의 임계값 분포를 도시하는 도면이다. 도 26b는, 도 26a에 계속해서 인접 메모리 셀 MCn+1의 하위 페이지와 상위 페이지에 데이터가 기입되는 모습과, 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를 도시하는 도면이다.
우선, 선택 메모리 셀 MCn과 인접 메모리 셀 MCn+1에 대한 데이터 기입 동작 에 대해서 설명한다. 도 25a에 도시한 바와 같이, 처음에, 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포는, "11"의 상태에 있어, 소거 셀의 상태로 되어 있다. 또한, 도 25a의 (1)에서, 선택 메모리 셀 MCn의 하위 페이지에 "0" 데이터가 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*0"의 상태로 시프트된다. 또한, 여기서, "Pre-*0"의 상태는 "01"의 상태와 "00"의 상태의 대략 중앙에 위치하는 임계값 분포이다.
그 후, 도 25b의 (1')에서, 인접 메모리 셀 MCn+1의 하위 페이지에 "0" 데이터가 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*0"의 상태로 시프트된다. 이 "Pre-*0"의 상태는, 상기한 바와 마찬가지로 "01"의 상태와 "00"의 상태의 대략 중앙에 위치하는 임계값 분포이다. 이 인접 메모리 셀 MCn+1에의 데이터 기입에 의해, 인접 메모리 셀 MCn+1과 선택 메모리 셀 MCn의 플로팅 게이트간에 커플링이 발생한다. 이 커플링에 의해, 도 25b에 도시한 바와 같이, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포는, "Pre-*0"으로부터 "Pre-*0′"으로 변화된다. 또한, 도면 중의 점선은, 도 25a에서의 임계값 분포를 나타내고 있다.
계속해서, 도 26a의 (2)∼(4)에서, 선택 메모리 셀 MCn의 하위 페이지에 "1" 데이터, 상위 페이지에 "0" 데이터, "1" 데이터가 순차적으로 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*0′"의 상태로부터, "01"의 상태, "00"의 상태, "10"의 상태로 시프트된다. 이 선택 메모리 셀 MCn에의 데이터 기입에 의해, 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포는, "Pre-*0"으로부터 "Pre-*0′"으로 변화된다. 또한, 도면 중의 점선은, 도 25b에서의 임계값 분포를 나타내고 있 다.
계속해서, 도 26b의 (2')∼(4')에서, 인접 메모리 셀 MCn+1의 하위 페이지에 "1" 데이터, 상위 페이지에 "0" 데이터, "1" 데이터가 순차적으로 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*0′"의 상태로부터, "01"의 상태, "00"의 상태, "10"의 상태로 시프트된다. 이 인접 메모리 셀 MCn+1에의 데이터 기입에 의해, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포는, 도면 중 점선으로 나타내는 상태(도 26a의 데이터 기입 시의 임계값 분포)로부터, 도면 중 실선으로 나타내는 상태로 시프트된다.
다음으로, 도 26b에 도시한 데이터 기입 상태에 대한 하위 페이지의 데이터 판독 동작에 대해서 설명한다. 본 NAND형 플래시 메모리 장치(100)의 판독 제어 회로(101)는, 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread로 판독한다(도 21의 S201). 다음으로, 판독 제어 회로(101)는, 선택 메모리 셀 MCn의 LM 플래그를 체크한다(도 21의 S202). 판독 제어 회로(101)는, LM 플래그가 "L" 레벨인 경우, 제1 판독 전압 Aread로 판독한 값을 판정한다.
한편, 판독 제어 회로(101)는, LM 플래그가 "H" 레벨인 경우, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread, 제2 판독 전압 Bread 및 제5 판독 전압 CLread(Cread)로 판독한다(도 21의 S203). 그리고, 판독 제어 회로(101)는, 인접 메모리 셀 MCn+1의 LM 플래그n+1을 체크한다(도 21의 S204).
판독 제어 회로(101)는, LM 플래그n+1이 "L" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제2 판독 전압 Bread로 판독한다(도 21의 S205).
한편, 판독 제어 회로(101)는, LM 플래그n+1이 "H" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제3 판독 전압 BLread로 판독한다(도 21의 S206). 다음으로, 판독 제어 회로(101)는, 센스 앰프 회로에 A 컨트롤 처리를 행하게 한다(도 21의 S207).
그 후, 판독 제어 회로(101)는, 제3 판독 전압 BLread보다도 높은 제4 판독 전압 BHread(제1 베리파이 레벨)로 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 판독한다(도 21의 S208). 그리고, 판독 제어 회로(101)는, 또한 판독 결과에 대하여 센스 앰프 회로에 B 컨트롤 처리를 행하게 하고(도 21의 S209), 이 처리 결과를 판독한다. 이에 의해, 도 26b의 선택 메모리 셀 MCn의 하위 페이지의 판독을 행할 수 있다.
다음으로, 도 26b에 도시한 데이터 기입 상태에 대한 상위 페이지의 데이터 판독 동작에 대해서 설명한다. 판독 제어 회로(101)는, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread, 제2 판독 전압 Bread 및 제5 판독 전압 CLread(Cread)로 판독한다(도 22의 S301).
다음으로, 판독 제어 회로(101)는, 인접 메모리 셀 MCn+1의 LM 플래그n+1을 체크한다(도 22의 S302). 판독 제어 회로(101)는, LM 플래그n+1이 "L" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread 및 제3 판독 전압 BLread로 판독한다(도 22의 S303).
다음으로, 판독 제어 회로(101)는, 선택 메모리 셀 MCn의 LM 플래그n을 체크한다(도 22의 S304). 판독 제어 회로(101)는, LM 플래그n이 "L" 레벨인 경우, 강제적으로 상위 페이지를 "1"로 하는 처리를 행한다(도 22의 S310).
한편, 판독 제어 회로(101)는, LM 플래그n+1이 "H" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제5 판독 전압 CLread로 판독하고(도 22의 S305), 센스 앰프 회로에 A 컨트롤 처리를 행하게 한다(도 22의 S306).
다음으로, 판독 제어 회로(101)는, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 제6 판독 전압 CHread(제2 베리파이 레벨)로 판독한다(도 22의 S307). 다음으로, 판독 제어 회로(101)는, 센스 앰프 회로에 B 컨트롤 처리를 행하게 한다(도 22의 S308).
다음으로, 판독 제어 회로(101)는, 다시 선택 메모리 셀 MCn을 선택하고, 이 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread로 판독하고(도 22의 S309), LM 플래그n의 체크를 행한다(도 22의 S304). 이에 의해, 도 26b의 선택 메모리 셀 MCn의 상위 페이지의 판독을 행할 수 있다.
(실시 형태3)
다음으로, 본 발명의 실시 형태3에 대해서, 도면을 참조하여 설명한다. 도 27은, 본 발명의 실시 형태3에 따른 NAND형 플래시 메모리 장치의 복수의 메모리 셀 블록 BLK0, BLK1, …, BLKm-1 중의 하나(예를 들면 BLK0)의 상세한 구성을 예시하는 블록도이다. 또한, 본 발명의 실시 형태3에서는, 본 발명의 실시 형태1, 2와 동일 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다.
도 27에 도시한 바와 같이, 본 발명의 실시 형태3에 따른 NAND형 플래시 메모리 장치(200)는, 본 발명의 실시 형태1에 따른 NAND형 플래시 메모리 장치(1)에서 판독 제어 회로(51) 대신에 판독 제어 회로(201)를 구비하고, 센스 앰프 회로 SA0, SA1, …, SAi-1 대신에 센스 앰프 회로 Sa0, Sa1, …, Sai-1을 구비하는 것이다.
판독 기입 회로부(4)는, 센스 앰프 회로 Sa0, Sa1, …, Sai-1을 구비하고 있다. 주변 회로부(5)는, 판독 제어 회로(201)를 구비하고 있다. 판독 제어 회로(201)는, 복수(i개)의 센스 앰프 회로 Sa0, Sa1, …, Sai-1 및 로우 디코더(3)에 접속되어 있다. 센스 앰프 회로 Sa0, Sa1, …, Sai-1은, 주지의 것이며, 비트선 BL0, BL1, …, BLi-1에 접속되어 있다. 센스 앰프 회로 Sa0, Sa1, …, Sai-1은, 비트선 BL0, BL1, …, BLi-1을 통하여, 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1의 각각으로부터 데이터를 검출하여 판독 제어 회로(201)에 공급한다. 판독 제어 회로(201)는, 복수(i개)의 센스 앰프 회로 Sa0, Sa1, …, Sai-1 및 로우 디코더(3)를 제어하여, 메모리 셀 MC0, MC1, …, MCn, MCn+1, ‥·, MCj-1의 각각으로부터 데이터를 판독한다.
판독 기입 회로부(4) 및 판독 제어부(201)는, 복수의 메모리 셀 MC0, MC1, …, MCn, MCn+1, …, MCj-1에 대하여 4치의 데이터의 기입, 판독 및 소거를 행할 때에 복수의 워드선 WL0, WL1, …, WLn, Wn+1, …, WLj-1 및 복수의 비트선 BL0, BL1, …, BLi-1을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구성하고 있다.
도 28은, 본 발명의 실시 형태3에 따른 NAND형 플래시 메모리 장치(200)의 판독 제어부(201)의 구성을 도시하는 블록도이다.
도 28에 도시한 바와 같이, 판독 제어부(201)는, 인접 메모리 셀 데이터 판독부(2011), 인접 메모리 셀 데이터 기억부(2012), 판독 전압 레벨 제어부(2013), 데이터 판독부(2014) 및 데이터 판정부(2015)를 구비하고 있다.
인접 메모리 셀 데이터 판독부(2011)는, 센스 앰프 회로 Sa0, Sa1, …, Sai-1에 접속되어 있다. 인접 메모리 셀 데이터 판독부(2011)는, 센스 앰프 회로 Sa0, Sa1, …, Sai-1을 통하여, 선택 메모리 셀 MCn에 인접하는 인접 메모리 셀 MCn+1의 하위 페이지에 데이터가 기입되어 있는지를 제2 판독 전압 Bread로 판독하고, 인접 메모리 셀 MCn+1의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성한다.
인접 메모리 셀 데이터 기억부(2012)는, 인접 메모리 셀 데이터 판독부(2011)에 접속되어 있다. 인접 메모리 셀 데이터 기억부(2012)는, 인접 메모리 셀 데이터 판독부(2011)에서 생성된 인접 메모리 셀 상태 정보를 기억한다.
판독 전압 레벨 제어부(2013)는, 인접 메모리 셀 데이터 기억부(2012)에 접속되어 있다. 판독 전압 레벨 제어부(2013)는, 인접 메모리 셀 MCn+1에 데이터가 기입되기 전에, 선택 메모리 셀 MCn으로부터 데이터를 판독할 때의 판독 전압 레벨을 제어한다. 구체적으로는, 판독 전압 레벨 제어부(2013)는, 선택 메모리 셀 MCn에 기입된 상기 4치의 데이터를 판독할 때에, 4치의 데이터의 임계값 분포의 사이 에 있는 전압값으로 판독 전압 레벨을 제어한다. 이들 임계값 분포간의 전압값은, 하위로부터 순서대로 제1, 제2 및 제3 판독 전압 레벨로서 규정된다. 또한, 판독 전압 레벨 제어부(2013)는, 인접 메모리 셀 데이터 기억부(2012)에 기억된 인접 메모리 셀 상태 정보에 기초하여, 상기 제2 및 제3 판독 전압 레벨보다 소정값만큼 큰 제1 및 제2 판독 전압 베리파이 레벨을 규정한다.
데이터 판독부(2014)는, 판독 전압 레벨 제어부(2013), 센스 앰프 회로 Sa0, Sa1, …, Sai-1 및 데이터 판정부(2015)에 접속되어 있다. 데이터 판독부(2014)는, 판독 전압 레벨 제어부(2013)로부터 상기 제1 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨의 정보를 받는다.
데이터 판독부(2014)는, 상기 제1 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 기초하여, 제1 판독 전압 Aread, 제4 판독 전압 BHread 및 제6 판독 전압 CHread로, 센스 앰프 회로 Sa0, Sa1, …, Sai-1을 통해서 선택 메모리 셀 MCn으로부터 데이터를 판독하여 데이터 판정부(201)에 공급한다.
데이터 판정부(2015)는, 데이터 판독부(2014)에 의해 판독되는 데이터에 기초하여, 선택 메모리 셀 MCn의 데이터가 4치 중 어느 것인지를 판정한다.
이상과 같이, 본 NAND형 플래시 메모리 장치(200)의 판독 동작에서는, 선택 메모리 셀의 판독 시에, 인접 메모리 셀의 판독을 행하게 함으로써, 선택 메모리 셀의 판독 전압에 대하여 보정을 가할 수 있다. 즉, 제1 및 제2 베리파이 레벨의 판독 전압을 규정할 수 있기 때문에, 커플링 노이즈에 의한 영향을 억제할 수 있어, 신뢰성이 높은 NAND형 플래시 메모리 장치를 제공할 수 있다.
(실시 형태4)
다음으로, 본 발명의 실시 형태4에 대해서, 도면을 참조하여 설명한다. 도 29는, 본 발명의 실시 형태4에 따른 NAND형 플래시 메모리 장치(300)의 판독 제어부(301)의 구성을 도시하는 블록도이다. 또한, 본 발명의 실시 형태4에서는, 본 발명의 실시 형태3과 동일 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다.
도 29에 도시한 바와 같이, 판독 제어부(301)는, 본 발명의 실시 형태3에 따른 NAND형 플래시 메모리 장치(200)의 판독 제어부(201)에서, 판독 전압 레벨 제어부(2013), 데이터 판독부(2014) 및 데이터 판정부(2015) 대신에, 판독 전압 레벨 제어부(3011), 데이터 판독부(3012) 및 데이터 판정부(3013)를 구비하고 있다.
즉, 판독 제어부(301)는, 인접 메모리 셀 데이터 판독부(2011), 인접 메모리 셀 데이터 기억부(2012), 판독 전압 레벨 제어부(3011), 데이터 판독부(3012) 및 데이터 판정부(3013)를 구비하고 있다.
판독 전압 레벨 제어부(3011)는, 인접 메모리 셀 데이터 기억부(2012)에 접속되어 있다. 판독 전압 레벨 제어부(3011)는, 인접 메모리 셀 MCn+1에 데이터가 기입되기 전에, 선택 메모리 셀 MCn으로부터 데이터를 판독할 때의 판독 전압 레벨을 제어한다. 구체적으로는, 판독 전압 레벨 제어부(3011)는, 선택 메모리 셀 MCn에 기입된 상기 4치의 데이터를 판독할 때에, 4치의 데이터의 임계값 분포의 사이에 있는 전압값으로 판독 전압 레벨을 제어한다. 이들 임계값 분포간의 전압값은, 하위로부터 순서대로 제1, 제2 및 제3 판독 전압 레벨로서 규정된다. 또한, 판독 전압 레벨 제어부(3011)는, 인접 메모리 셀 데이터 기억부(2012)에 기억된 인접 메모리 셀 상태 정보에 기초하여, 상기 제2 및 제3 판독 전압 레벨보다 소정값만큼 큰 제1 및 제2 판독 전압 베리파이 레벨을 규정한다.
데이터 판독부(3012)는, 판독 전압 레벨 제어부(3011), 센스 앰프 회로 Sa0, Sa1, …, Sai-1 및 데이터 판정부(3013)에 접속되어 있다. 데이터 판독부(3012)는, 판독 전압 레벨 제어부(3011)로부터 상기 제1, 제2 및 제3 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨의 정보를 받는다.
데이터 판독부(3012)는, 상기 제1, 제2 및 제3 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 기초하여, 제1, 제3 및 제5 판독 전압의 판독 전압 Aread, BLread, CLread 및 제4 판독 전압 BHread 및 제6 판독 전압 CHread로, 센스 앰프 회로 Sa0, Sa1, …, Sai-1을 통해서 선택 메모리 셀 MCn으로부터 데이터를 판독하여 데이터 판정부(201)에 공급한다.
데이터 판정부(3013)는, 데이터 판독부(3012)에 의해 판독되는 데이터에 기초하여 선택 메모리 셀 MCn의 데이터가 4치 중 어느 것인지를 판정한다.
이상과 같이, 본 NAND형 플래시 메모리 장치(300)의 판독 동작에서는, 선택 메모리 셀의 판독 시에, 인접 메모리 셀의 판독을 행하게 함으로써, 선택 메모리 셀의 판독 전압에 대하여 보정을 가할 수 있다. 즉, 제1 및 제2 베리파이 레벨의 판독 전압을 규정할 수 있기 때문에, 커플링 노이즈에 의한 영향을 억제할 수 있어, 신뢰성이 높은 NAND형 플래시 메모리 장치를 제공할 수 있다.
또한, 본 발명은, 선택 메모리 셀 MCn으로부터 데이터를 판독 전에, 그 선택 메모리 셀 MCn에 인접하는 인접 메모리 셀 MCn+1 이외의 인접 메모리 셀에 데이터가 기입되어 선택 메모리 셀 MCn의 임계값 분포가 변화되는 경우에도, 적용할 수 있다.
(실시 형태5)
다음으로, 본 발명의 실시 형태5에 대해서, 도면을 참조하여 설명한다. 도 30은, 본 발명의 실시 형태5에 따른 NAND형 플래시 메모리 장치(400)의 판독 제어부(401)의 구성을 도시하는 블록도이다. 또한, 본 발명의 실시 형태5에서는, 본 발명의 실시 형태3과 동일 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다.
도 30에 도시한 바와 같이, 판독 제어부(401)는, 본 발명의 실시 형태3에 따른 NAND형 플래시 메모리 장치(200)의 판독 제어부(201)에서, 판독 전압 레벨 제어부(2013), 데이터 판독부(2014) 및 데이터 판정부(2015) 대신에, 판독 전압 레벨 제어부(4011), 데이터 판독부(4012) 및 데이터 판정부(4013)를 구비하고 있다.
즉, 판독 제어부(401)는, 인접 메모리 셀 데이터 판독부(2011), 인접 메모리 셀 데이터 기억부(2012), 판독 전압 레벨 제어부(4011), 데이터 판독부(4012) 및 데이터 판정부(4013)를 구비하고 있다.
판독 전압 레벨 제어부(4011)는, 인접 메모리 셀 데이터 기억부(2012)에 접속되어 있다. 판독 전압 레벨 제어부(4011)는, 인접 메모리 셀 MCn+1에 데이터가 기입되기 전에, 선택 메모리 셀 MCn으로부터 데이터를 판독할 때의 판독 전압 레벨을 제어한다. 구체적으로는, 판독 전압 레벨 제어부(4011)는, 선택 메모리 셀 MCn 에 기입된 후술하는 8치의 데이터를 판독할 때에, 8치의 데이터의 임계값 분포의 사이에 있는 전압값에 판독 전압 레벨을 제어한다. 이들 임계값 분포간의 전압값은, 하위로부터 순서대로 제1, 제3, 제5, 제7, 제9, 제11 및 제13 판독 전압 레벨로서 규정된다. 또한, 판독 전압 레벨 제어부(4011)는, 인접 메모리 셀 데이터 기억부(2012)에 기억된 인접 메모리 셀 상태 정보에 기초하여, 상기 제3, 제7 및 제11 판독 전압 레벨보다 소정값만큼 큰 제1, 제2 및 제3 판독 전압 베리파이 레벨을 규정한다.
데이터 판독부(4012)는, 판독 전압 레벨 제어부(4011), 센스 앰프 회로 Sa0, Sa1, …, Sai-1 및 데이터 판정부(4013)에 접속되어 있다. 데이터 판독부(4012)는, 판독 전압 레벨 제어부(4011)로부터 상기 제1, 제3, 제5, 제7, 제9, 제11 및 제13 판독 전압 레벨 및 상기 제1, 제2, 및 제3 판독 전압 베리파이 레벨의 정보를 받는다.
데이터 판독부(4012)는, 상기 제1, 제3, 제5, 제7, 제9, 제11 및 제13 판독 전압 레벨 및 상기 제1, 제2 및 제3 판독 전압 베리파이 레벨에 기초하여, 제1, 제3, 제5, 제7, 제9, 제11 및 제13 판독 전압에 대응하는 판독 전압 Aread, BLread, CLread, DLread, ELread, GLread 및 제4 판독 전압 BHread, 제6 판독 전압 CHread, 제8 판독 전압 DHread, 제10 판독 전압 EHread, 제12 판독 전압 FHread 및 제14 판독 전압 GHread로, 센스 앰프 회로 Sa0, Sa1, …, Sai-1을 통해 선택 메모리 셀 MCn으로부터 데이터를 판독하여 데이터 판정부(4013)에 공급한다.
데이터 판정부(4013)는, 데이터 판독부(4012)에 의해 판독되는 데이터에 기 초하여 선택 메모리 셀 MCn의 데이터가 8치 중 어느 것인지를 판정한다.
다음으로, 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치(400)에서의 8치의 데이터 기입 동작에 대해, 도 31, 도 32의 임계값 분포의 변화를 도시하는 도면을 이용하여 설명한다.
본 실시 형태 5에서는, 도 32B에 도시한 바와 같이, 플로팅 게이트의 임계값 분포를 8개의 상태(도면 중 좌측으로부터 "111", "011", "001", "101", "100", "000", "010", "110"의 상태)로 하고, 이들 플로팅 게이트의 임계값 분포 중 어느 하나의 상태로 함으로써 메모리 셀에 3 비트(8치)의 데이터를 기억할 수 있다.
또한，이 표현은, 본 NAND형 플래시 메모리 장치(400)에서의 메모리 셀에 3개(3 자리)의 데이터의 기입이 이루어지는 것을 나타내고 있다. 이하 첫 번째의 데이터(상기 "011"의 예를 들면 우측의 자리의「0」)를 「하위 페이지」라고 칭하고, 두 번째의 데이터(상기 "011"의 예를 들면 우측의 2 자리째의 「1」)을 「중위 페이지」라고 칭하고, 세 번째의 데이터(상기 "011"의 예를 들면 좌측의 「1」)을 「상위 페이지」라고 칭하는 것으로 한다.
도 31A는, 인접 메모리 셀 MCn+1에 데이터가 기입되기 전의 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를 도시하는 도면이다. 도 31B는, 인접 메모리 셀 MCn+1에 데이터의 기입이 행해진 후의 인접 메모리 셀 MCn+1과 선택 메모리 셀 MCn에서의 각 플로팅 게이트의 임계값 분포를 도시하는 도면이다.
또한, 도 32A는, 도 31B에 계속하여 선택 메모리 셀 MCn의 하위 페이지, 중위 페이지 및 상위 페이지에 데이터가 기입되는 모습과, 인접 메모리 셀 MCn+1에서 의 플로팅 게이트의 임계값 분포를 도시하는 도면이다. 도 32B는, 도 32A에 계속하여 인접 메모리 셀 MCn+1의 하위 페이지, 중위 페이지 및 상위 페이지에 데이터가 기입되는 모습과, 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를 도시하는 도면이다.
도 31A에 도시한 바와 같이, 처음에 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포는, "111"의 상태에 있어, 소거 셀의 상태로 되어 있다. 또한, 도 31A에서, 선택 메모리 셀 MCn의 하위 페이지, 중위 페이지에 "0" 데이터가 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*01"의 상태, "Pre-*00"의 상태, "Pre-*10"의 상태로 각각 시프트된다. 또한, 여기서 "Pre-*01"의 상태는, "011"의 상태와 "001"의 상태의 대략 중앙에 위치하는 임계값 분포이다. "Pre-*00"의 상태는, "101"의 상태와 "100"의 상태의 대략 중앙에 위치하는 임계값 분포이다. "Pre-*10"의 상태는, "000"의 상태와 "110"의 상태의 대략 중앙에 위치하는 임계값 분포이다.
그 후, 도 31B에서, 인접 메모리 셀 MCn+1의 하위 페이지, 중위 페이지에 "0" 데이터가 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*01"의 상태, "Pre-*00"의 상태, "Pre-*10"의 상태로 각각 시프트된다. 이 "Pre-*01"의 상태는, 상기한 바와 마찬가지로 "011"의 상태와 "001"의 상태의 대략 중앙에 위치하는 임계값 분포이다. "Pre-*00"의 상태는, "101"의 상태와 "100"의 상태의 대략 중앙에 위치하는 임계값 분포이다. "Pre-*10"의 상태는, "000"의 상태와 "110"의 상태의 대략 중앙에 위치하는 임계값 분포이다.
이 인접 메모리 셀 MCn+1에의 데이터 기입에 의해, 인접 메모리 셀 MCn+1과 선택 메모리 셀 MCn의 플로팅 게이트 사이에 커플링이 발생한다. 이 커플링에 의해, 도 31B에 도시한 바와 같이, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포는, "Pre-*01"로부터 "Pre-*01′"로 변화되고, "Pre-*00"으로부터 "Pre-*00′"으로 변화되고, "Pre-*10"으로부터 "Pre-*10′"으로 변화된다. 또한, 도면 중의 점선은, 도 31A에서의 각 임계값 분포를 도시하고 있다.
계속해서, 도 32A에서, 선택 메모리 셀 MCn의 상위 페이지에 "0" 데이터, "1" 데이터가 순차적으로 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*01′"의 상태로부터 "001" 및 "101"의 상태로 시프트되고, "Pre-*00′"의 상태로부터 "100" 및 "000"의 상태로 시프트되고, "Pre-*10′"의 상태로부터 "010" 및 "110"의 상태로 시프트된다.
이 선택 메모리 셀 MCn에의 데이터 기입에 의해, 인접 메모리 셀 MCn+1의 플로팅 게이트의 임계값 분포는, "Pre-*01"로부터 "Pre-*01′"로 변화되고, "Pre-*00"으로부터 "Pre-*00′"으로 변화되고, "Pre-*10"으로부터 "Pre-*10′"으로 변화된다. 또한, 도면 중의 점선은, 도 31B에서의 각 임계값 분포를 도시하고 있다.
계속해서, 도 32B에서, 인접 메모리 셀 MCn+1의 상위 페이지에 "0" 데이터, "1" 데이터가 순차적으로 기입되면, 플로팅 게이트의 임계값 분포는 "Pre-*01′"의 상태로부터 "001" 및 "101"의 상태로 시프트되고, "Pre-*00′"의 상태로부터 "100" 및 "000"의 상태로 시프트되고, "Pre-*10′"의 상태로부터 "010" 및 "110"의 상태로 시프트된다. 이 인접 메모리 셀 MCn+1에의 데이터 기입에 의해, 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포는, 도면 중 점선으로 나타내는 상태(도 32A의 데이터 기입 시의 임계값 분포)로부터, 도면 중 실선으로 나타내는 상태로 시프트된다.
다음으로, 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치(400)의 판독 동작을 도 33 및 도 34를 참조하여 설명한다. 도 33은, 본 NAND형 플래시 메모리 장치(400)의 하위, 중위 페이지의 판독 동작을 설명하기 위한 플로우차트이다. 도 34는, 본 NAND형 플래시 메모리 장치(400)의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트이다.
우선, 하위, 중위 페이지의 판독 동작에 대해 설명한다. 본 NAND형 플래시 메모리 장치(400)의 판독 제어 회로(401)는, 선택 메모리 셀 MCn에서의 플로팅 게이트의 임계값 분포를, 상기 "Pre-*01", "Pre-*00" 및 "Pre-*10" 사이에 대응하는 소정의 판독 전압 Xread, Yread, Zread(도 31A 참조)로 판독한다(도 33의 S401). 다음으로, 판독 제어 회로(401)는, 선택 메모리 셀 MCn의 LM 플래그를 체크한다(도 33의 S402). 판독 제어 회로(401)는, LM 플래그가 "L" 레벨인 경우, 소정의 판독 전압 Xread, Yread, Zread로 판독한 값을 판정한다.
한편, 판독 제어 회로(401)는, LM 플래그가 "H" 레벨인 경우, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread, 제2 판독 전압 Bread, 및 소정의 판독 전압 Cread, Dread, Eread, Fread, Gread로 판독한다(도 33의 S403). 그리고, 판독 제어 회로(101)는, 인접 메모리 셀 MCn+1의 LM 플래그 n+1을 체크한다(도 33의 S404).
판독 제어 회로(401)는, LM 플래그 n+1이 "L" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제2 판독 전압 Bread 및 소정의 판독 전압 Dread, Fread로 판독한다(도 33의 S405).
한편, 판독 제어 회로(401)는, LM 플래그 n+1이 "H" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제3, 제7 및 제11 판독 전압 BLread, DLread, FLread로 판독한다(도 33의 S406). 다음으로, 판독 제어 회로(401)는, 센스 앰프 회로에 A 컨트롤 처리를 행하게 한다(도 33의 S407).
그 후, 판독 제어 회로(401)는, 제3, 제7 및 제11 판독 전압 BLread, DLread, FLread보다도 각각 높은 제4, 제8 및 제12 판독 전압 BHread(제1 베리파이 레벨), DHread(제2 베리파이 레벨), FHread(제3 베리파이 레벨)로 선택 메모리 셀 MCn의 플로팅 게이트의 임계값 분포를 판독한다(도 33의 S408). 그리고, 판독 제어 회로(401)는, 또한 이 판독 결과에 대해 센스 앰프 회로에 B 컨트롤 처리를 행하게 하고(도 33의 S409), 이 처리 결과를 판독한다. 이에 의해, 도 32B의 선택 메모리 셀 MCn의 하위, 중위 페이지의 판독을 행할 수 있다.
다음으로, 상위 페이지의 판독 동작에 대해 설명한다. 판독 제어 회로(401)는, 인접 메모리 셀 MCn+1을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread, 제2 판독 전압 Bread 및 소정의 판독 전압 Cread, Dread, Eread, Fread, Gread로 판독한다(도 34의 S501).
다음으로, 판독 제어 회로(401)는, 인접 메모리 셀 MCn+1의 LM 플래그 n+1을 체크한다(도 34의 S502). 판독 제어 회로(401)는, LM 플래그 n+1이 "L" 레벨인 경 우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread 및 소정의 판독 전압 Cread, Eread, Gread로 판독한다(도 34의 S503).
다음으로, 판독 제어 회로(401)는, 선택 메모리 셀 MCn의 LM 플래그 n을 체크한다(도 34의 S504). 판독 제어 회로(401)는, LM 플래그 n이 "L" 레벨인 경우, 강제적으로 상위 페이지를 "1"로 하는 처리를 행한다(도 34의 S509).
한편, 판독 제어 회로(401)는, LM 플래그 n+1이 "H" 레벨인 경우, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread보다 낮은 소정의 판독 전압 ALread, 제5, 제9 및 제13 판독 전압 CLread, ELread, GLread로 판독하고(도 34의 S505), 센스 앰프 회로에 A 컨트롤 처리를 행하게 한다(도 34의 S506).
다음으로, 판독 제어 회로(401)는, 선택 메모리 셀 MCn을 선택하고, 그 플로팅 게이트의 임계값 분포를 제1 판독 전압 Aread보다 높은 소정의 판독 전압 AHread, 제6, 제10 및 제14 판독 전압 CHread, EHread, GHread로 판독하고(도 34의 S507), 센스 앰프 회로에 B 컨트롤 처리를 행하게 한다(도 34의 S508). 이에 의해, 도 32B의 선택 메모리 셀 MCn의 상위 페이지의 판독을 행할 수 있다.
이상과 같이, 본 NAND형 플래시 메모리 장치(400)의 판독 동작에서는, 선택 메모리 셀에 기입된 8치의 데이터를 판독할 때에, 인접 메모리 셀의 판독을 행하게 함으로써, 선택 메모리 셀의 판독 전압에 대해 보정을 가할 수 있다. 즉, 제1, 제2 및 제3 베리파이 레벨의 판독 전압을 규정할 수 있기 때문에, 커플링 노이즈에 의한 영향을 억제할 수 있어, 신뢰성이 높은 NAND형 플래시 메모리 장치를 제공할 수 있다.
또한, 본 실시 형태 5에서는, 상기 A 컨트롤 처리 및 B 컨트롤 처리를 센스 앰프 회로에서 행하게 하는 것을 설명하였다. 이 센스 앰프 회로의 회로 구성은, 상기 실시 형태 1에서 설명한 4치의 데이터 판독 처리에 대응하는 센스 앰프 회로의 회로 구성과는 다른 것이다. 구체적으로는, 본 실시 형태 5의 센스 앰프 회로는, 8치의 데이터 판독 처리에 대응하기 위해, 래치 회로(401)를 1 회로분 증설할 필요가 있다. 이 래치 회로의 증설에 의해, 8치의 데이터 판독 처리에 대응하는 A 컨트롤 처리 및 B 컨트롤 처리를 실현하는 것이 가능하게 된다.
도 1은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치의 개략 블록도.
도 2는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀 어레이의 개략 블록도.
도 3은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀 블록의 구성을 도시하는 도면.
도 4는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀 유닛의 개략 부분 단면도.
도 5는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀의 플로팅 게이트의 임계치 분포를 나타내는 도면.
도 6a는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀에의 데이터의 기입 동작을 설명하기 위한 도면.
도 6b는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀에의 데이터의 기입 동작을 설명하기 위한 도면.
도 6c는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀에의 데이터의 기입 동작을 설명하기 위한 도면.
도 7은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀의 데이터의 판독 동작을 설명하기 위한 도면.
도 8은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 하 위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 9는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 10은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치의 부분 단면에 커플링에 의해 생기는 용량을 추기한 도면.
도 11a는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서, 인접하는 플로팅 게이트간의 커플링에 의해 임계치 분포가 변화되는 것을 설명하기 위한 도면.
도 11b는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서, 인접하는 플로팅 게이트간의 커플링에 의해 임계치 분포가 변화되는 것을 설명하기 위한 도면.
도 12는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 하위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 13은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 14a는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입되기 전의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 14b는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입된 후의 선택 메모리 셀의 임계치 분포가 변화되는 모습을 설명하기 위한 도면.
도 14c는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입되기 전의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 14d는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입된 후에 선택 메모리 셀의 임계치 분포가 변화되는 모습을 설명하기 위한 도면.
도 15는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 판독/기입 회로(4)의 센스 앰프 회로의 등가 회로를 도시하는 도면.
도 16은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서 실행되는 A 컨트롤 처리를 설명하기 위한 타이밍차트.
도 17은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서 실행되는 B 컨트롤 처리를 설명하기 위한 타이밍차트.
도 18은 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 하위 페이지의 판독 처리의 경우 구분을 도시하는 도면.
도 19는 본 발명의 실시 형태 1에 따른 NAND형 플래시 메모리 장치에서의 상위 페이지의 판독 처리의 경우 구분을 도시하는 도면.
도 20은 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서의 메모리 셀 블록의 구성을 도시하는 도면.
도 21은 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서의 하 위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 22는 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 23은 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서의 하위 페이지의 판독 처리의 경우 구분을 도시하는 도면.
도 24는 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서의 상위 페이지의 판독 처리의 경우 구분을 도시하는 도면.
도 25a는 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입되기 전의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 25b는 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입된 후의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 26a는 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입되기 전의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 26b는 본 발명의 실시 형태 2에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입된 후의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 27은 본 발명의 실시 형태 3에 따른 NAND형 플래시 메모리 장치에서의 메 모리 셀 블록의 구성을 도시하는 도면.
도 28은 본 발명의 실시 형태 3에 따른 NAND형 플래시 메모리 장치에서의 판독 제어 회로를 도시하는 블록도.
도 29는 본 발명의 실시 형태 4에 따른 NAND형 플래시 메모리 장치에서의 판독 제어 회로를 도시하는 블록도.
도 30은 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서의 판독 제어 회로를 도시하는 블록도.
도 31a는 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입되기 전의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 31b는 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입된 후의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 32a는 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입되기 전의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 32b는 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서 인접 메모리 셀에 데이터가 기입된 후의 선택 메모리 셀의 임계치 분포의 모습을 설명하기 위한 도면.
도 33은 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서의 하 위/중위 페이지의 판독 동작을 설명하기 위한 플로우차트.
도 34는 본 발명의 실시 형태 5에 따른 NAND형 플래시 메모리 장치에서의 상위 페이지의 판독 동작을 설명하기 위한 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
2 : 메모리 셀 어레이
3 : 로우 디코더
4 : 읽어내기 기입 회로부
5 : 주변 회로부
6 : 패드부
51 : 읽어내기 제어 회로

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대해 4치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하고,
    상기 데이터 판독 기입 제어부는,
    상기 메모리 셀 어레이 내의 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 인접 메모리 셀 데이터 판독부와,
    상기 인접 메모리 셀 데이터 판독부에 의해 생성된 상기 인접 메모리 셀 상태 정보를 기억하는 인접 메모리 셀 데이터 기억부와,
    상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하는 판독 전압 레벨 제어부와,
    상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 데이터 판독부와,
    상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여 상기 제1 메모리 셀에 기입된 데이터가 4치 중 어느 것인지를 판정하는 데이터 판정부
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 인접 메모리 셀 데이터 판독부는, 상기 제2 메모리 셀의 상위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    판독 전압 레벨 제어부는, 상기 제2 메모리 셀에 데이터가 기입되기 전에 상기 제1 메모리 셀의 데이터를 판독할 때의 판독 전압 레벨로서 4치의 데이터의 임계값 분포의 사이의 값에 대응하여 하위로부터 순서대로 제1, 제2 및 제3 판독 전압 레벨을 규정하고, 또한 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 상기 제2 및 제3 판독 전압 레벨보다 소정값만큼 큰 제1 및 제2 판독 전압 베리파이 레벨을 규정하고,
    상기 데이터 판독부는, 상기 제1 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 데이터 판독부는, 상기 제1, 제2 및 제3 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각 상위 페이지에 데이터가 기입되어 있는지를 나타내는 상위 페이지 상태 정보를 기억하는 상위 페이지 상태 기억부를 구비하고,
    상기 데이터 판독부는, 상기 상위 페이지 상태 기억부에 기억된 상위 페이지 상태 정보에 기초하여, 상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압, 또는 상기 제1 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 데이터 판정부는, 상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여, 상기 제1 메모리 셀의 하위 페이지 및 상위 페이지에 기입된 데이터의 조합이 4치 중 어느 것인지를 판정하는 것을 불휘발성 반도체 기억 장치.
  7. 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대해 8치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하고,
    상기 데이터 판독 기입 제어부는,
    상기 메모리 셀 어레이 내의 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지 및 중위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 인접 메모리 셀 데이터 판독부와,
    상기 인접 메모리 셀 데이터 판독부에 의해 생성된 상기 인접 메모리 셀 상태 정보를 기억하는 인접 메모리 셀 데이터 기억부와,
    상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하는 판독 전압 레벨 제어부와,
    상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 데이터 판독부와,
    상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여 상기 제1 메모리 셀에 기입된 데이터가 8치 중 어느 것인지를 판정하는 데이터 판정부
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 인접 메모리 셀 데이터 판독부는, 상기 제2 메모리 셀의 상위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제7항에 있어서,
    판독 전압 레벨 제어부는, 상기 제2 메모리 셀에 데이터가 기입되기 전에 상기 제1 메모리 셀의 데이터를 판독할 때의 판독 전압 레벨로서 8치의 데이터의 임계값 분포의 사이의 값에 대응하여 하위로부터 순서대로 제1 내지 제14 판독 전압 레벨을 규정하고, 또한 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 상기 제1 내지 제14 판독 전압 레벨 중 제3, 제7 및 제11 판독 전압 레벨보다 소정값만큼 큰 제1, 제2 및 제3 판독 전압 베리파이 레벨을 규정하고,
    상기 데이터 판독부는, 상기 제1 판독 전압 레벨 및 상기 제1, 제2 및 제3 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제7항에 있어서,
    상기 데이터 판독부는, 상기 제1 내지 제14 판독 전압 레벨 및 상기 제1, 제2 및 제3 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제7항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각 상위 페이지에 데이터가 기입되어 있는지를 나타내는 상위 페이지 상태 정보를 기억하는 상위 페이지 상태 기억부를 구비하고,
    상기 데이터 판독부는, 상기 상위 페이지 상태 기억부에 기억된 상위 페이지 상태 정보에 기초하여, 상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압, 또는 상기 제1 내지 제14 판독 전압 레벨 및 상기 제1, 제2 및 제3 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제7항에 있어서,
    상기 데이터 판정부는, 상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여, 상기 제1 메모리 셀의 하위 페이지, 중위 페이지 및 상위 페이지에 기입된 데이터의 조합이 8치 중 어느 것인지를 판정하는 것을 불휘발성 반도체 기억 장치.
  13. 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상 기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대해 4치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하는 불휘발성 반도체 기억 장치에서의 데이터 판독 방법으로서,
    상기 제1 메모리 셀에 인접하는 제2 메모리 셀의 하위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하고,
    상기 인접 메모리 셀 상태 정보를 인접 메모리 셀 데이터 기억부에 기억하고,
    상기 인접 메모리 셀 데이터 기억부에 기억된 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하고,
    상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하고,
    상기 판독되는 상기 데이터에 기초하여 상기 제1 메모리 셀의 데이터가 4치 중 어느 것인지를 판정하는
    것을 특징으로 하는 데이터 판독 방법.
  14. 제13항에 있어서,
    상기 제2 메모리 셀의 상위 페이지에 데이터가 기입되어 있는지를 소정의 판 독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하는 것을 특징으로 하는 데이터 판독 방법.
  15. 제13항에 있어서,
    상기 제2 메모리 셀에 데이터가 기입되기 전에 상기 제1 메모리 셀의 데이터를 판독할 때의 판독 전압 레벨로서 4치의 데이터의 임계값 분포의 사이의 값에 대응하여 하위로부터 순서대로 제1, 제2 및 제3 판독 전압 레벨을 규정하고, 또한 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 상기 제2 및 제3 판독 전압 레벨보다 소정값만큼 큰 제1 및 제2 판독 전압 베리파이 레벨을 규정하고,
    상기 제1 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 데이터 판독 방법.
  16. 제13항에 있어서,
    상기 제1, 제2 및 제3 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 데이터 판독 방법.
  17. 제13항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각 상위 페이지에 데이터가 기입되어 있는지를 나타내는 상위 페이지 상태 정보를 상위 페이지 상태 기억부에 기억하고,
    상기 상위 페이지 상태 기억부에 기억된 상위 페이지 상태 정보에 기초하여, 상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압, 또는 상기 제1 판독 전압 레벨 및 상기 제1 및 제2 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 데이터 판독 방법.
  18. 제13항에 있어서,
    상기 데이터 판독부에 의해 판독된 상기 데이터에 기초하여, 상기 제1 메모리 셀의 하위 페이지 및 상위 페이지에 기입된 데이터의 조합이 4치 중 어느 것인지를 판정하는 것을 특징으로 하는 데이터 판독 방법.
  19. 제13항에 있어서,
    상기 불휘발성 반도체 기억 장치는, 상기 복수의 메모리 셀에 대해 8치의 데이터의 기입, 판독 및 소거를 행할 때에 상기 복수의 워드선 및 상기 복수의 비트선을 선택하여 전압을 인가하는 데이터 판독 기입 제어부를 구비하고,
    상기 메모리 셀 어레이 내의 제1 메모리 셀에 인접하는 제2 메모리 셀의 하 위 페이지 및 중위 페이지에 데이터가 기입되어 있는지를 소정의 판독 전압 레벨의 판독 전압으로 판독하고, 상기 제2 메모리 셀의 데이터 상태를 나타내는 인접 메모리 셀 상태 정보를 생성하고,
    상기 인접 메모리 셀 상태 정보를 인접 메모리 셀 데이터 기억부에 기억하고,
    상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 소정의 복수의 판독 전압 베리파이 레벨을 규정하고,
    상기 소정의 복수의 판독 전압 베리파이 레벨에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하고,
    상기 판독된 상기 데이터에 기초하여 상기 제1 메모리 셀에 기입된 데이터가 8치 중 어느 것인지를 판정하는 것을 특징으로 하는 데이터 판독 방법.
  20. 제19항에 있어서,
    상기 제2 메모리 셀에 데이터가 기입되기 전에 상기 제1 메모리 셀의 데이터를 판독할 때의 판독 전압 레벨로서 8치의 데이터의 임계값 분포의 사이의 값에 대응하여 하위로부터 순서대로 제1 내지 제14 판독 전압 레벨을 규정하고, 또한 상기 인접 메모리 셀 상태 정보에 기초하여 상기 제1 메모리 셀의 데이터를 판독하는 상기 제1 내지 제14 판독 전압 레벨 중 제3, 제7 및 제11 판독 전압 레벨보다 소정값만큼 큰 제1, 제2 및 제3 판독 전압 베리파이 레벨을 규정하고,
    상기 제1 판독 전압 레벨 및 상기 제1, 제2 및 제3 판독 전압 베리파이 레벨 에 대응하는 복수의 판독 전압으로 상기 제1 메모리 셀의 데이터를 판독하고,
    상기 판독된 상기 데이터에 기초하여, 상기 제1 메모리 셀의 하위 페이지, 중위 페이지 및 상위 페이지에 기입된 데이터의 조합이 8치 중 어느 것인지를 판정하는 것을 특징으로 하는 데이터 판독 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8218363B2 (en) 2009-02-02 2012-07-10 Samsung Electronics Co., Ltd. Flash memory device and methods programming/reading flash memory device
US8284603B2 (en) 2009-06-12 2012-10-09 Samsung Electronics Co., Ltd. Memory devices and operations thereof using program state determination based on data value distribution
US8422307B2 (en) 2009-07-07 2013-04-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method using dynamically determined read voltages
US8503230B2 (en) 2008-12-12 2013-08-06 Samsung Electronics Co., Ltd. Access method of non-volatile memory device
KR101512199B1 (ko) * 2009-06-29 2015-04-14 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 동작 방법
KR20220094098A (ko) * 2020-12-28 2022-07-05 샌디스크 테크놀로지스 엘엘씨 데이터 복원을 위한 이웃 예측

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976839B2 (ja) * 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
US8056952B2 (en) * 2008-06-04 2011-11-15 International Truck Intellectual Property Company, Llc Nested seating unit
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
JP2011040124A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 半導体記憶装置のデータ読み出し方法
JP2011204299A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
JP5306399B2 (ja) * 2011-03-18 2013-10-02 株式会社東芝 不揮発性半導体メモリ
JP2013012267A (ja) * 2011-06-29 2013-01-17 Toshiba Corp 不揮発性半導体記憶装置
KR101913291B1 (ko) 2011-09-09 2018-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
KR102030330B1 (ko) 2012-12-11 2019-10-10 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
WO2015004708A1 (ja) * 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置および記憶データの読み出し方法
KR102238579B1 (ko) 2014-08-06 2021-04-09 삼성전자주식회사 메모리 장치의 프로그램 방법
US9208859B1 (en) 2014-08-22 2015-12-08 Globalfoundries Inc. Low power static random access memory (SRAM) read data path
KR102233074B1 (ko) 2014-10-08 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 신뢰성 검증 방법
KR102320955B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
TWI550612B (zh) * 2015-03-23 2016-09-21 群聯電子股份有限公司 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
JP2019153366A (ja) * 2018-03-06 2019-09-12 東芝メモリ株式会社 メモリシステム、読み出し方法、プログラム、およびメモリコントローラ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192476B1 (ko) * 1996-06-26 1999-06-15 구본준 다중 비트 메모리 셀의 데이타 센싱장치 및 방법
US6975539B2 (en) * 1999-01-14 2005-12-13 Silicon Storage Technology, Inc. Digital multilevel non-volatile memory system
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP3913704B2 (ja) * 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
WO2006011811A2 (en) * 2004-07-30 2006-02-02 Ge Healthcare As Radicals and their use as paramagnetic agents in a dynamic nuclear polarisation process
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196946B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
JP4874566B2 (ja) * 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置
KR100705220B1 (ko) * 2005-09-15 2007-04-06 주식회사 하이닉스반도체 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법
JP2008010046A (ja) * 2006-06-28 2008-01-17 Toshiba Corp 不揮発性半導体記憶装置
US7619920B2 (en) * 2007-07-05 2009-11-17 Kabushiki Kaisha Toshiba NAND type flash memory and write method of the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8503230B2 (en) 2008-12-12 2013-08-06 Samsung Electronics Co., Ltd. Access method of non-volatile memory device
US8218363B2 (en) 2009-02-02 2012-07-10 Samsung Electronics Co., Ltd. Flash memory device and methods programming/reading flash memory device
KR101497548B1 (ko) * 2009-02-02 2015-03-03 삼성전자주식회사 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법
US8284603B2 (en) 2009-06-12 2012-10-09 Samsung Electronics Co., Ltd. Memory devices and operations thereof using program state determination based on data value distribution
KR101512199B1 (ko) * 2009-06-29 2015-04-14 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 동작 방법
US8422307B2 (en) 2009-07-07 2013-04-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method using dynamically determined read voltages
KR20220094098A (ko) * 2020-12-28 2022-07-05 샌디스크 테크놀로지스 엘엘씨 데이터 복원을 위한 이웃 예측

Also Published As

Publication number Publication date
US7843724B2 (en) 2010-11-30
KR100919736B1 (ko) 2009-09-29
US8189395B2 (en) 2012-05-29
US20080239805A1 (en) 2008-10-02
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JP2008084485A (ja) 2008-04-10

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