TWI540581B - Semiconductor memory device - Google Patents

Description

半導體記憶裝置 [相關申請案]

本申請案享有以日本專利申請案2012-286092號(申請日：2012年12月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

本發明之實施形態係關於一種例如NAND(Not-AND，反及)快閃記憶體，可記憶二值及多值資料之半導體記憶裝置。

NAND快閃記憶體係將排列於列(row)方向之複數個記憶體單元分別經由位元線而連接於寫入及讀取用之閂鎖電路，並相對於排列於該列方向之記憶體單元統一進行寫入或讀取動作。

又，NAND快閃記憶體係串聯連接配置於行(column)方向之複數個記憶體單元之源極、汲極擴散層而構成NAND串，並將該NAND串經由通孔而連接於位元線。

然而，近來，伴隨著元件之微細化，形成用以連接NAND串與位元線之通孔變得困難。

本發明之實施形態係提供一種可容易地連接NAND串與位元線之半導體記憶裝置。

實施形態之半導體記憶裝置具有第1 NAND串、第2 NAND串、位元線、第1源極線、第2源極線、及複數條字元線。第1 NAND串係串聯 連接有複數個記憶體單元與第1、第2選擇用記憶體單元之各源極及汲極擴散層。第1 NAND串係串聯連接有與複數個記憶體單元及上述第1選擇用記憶體單元同時被選擇且閾值電壓與上述第1選擇用記憶體單元不同之第3選擇用記憶體單元、及與上述第2選擇用記憶體單元同時被選擇且閾值電壓與上述第2選擇用記憶體單元不同之第4選擇用記憶體單元之各源極及汲極擴散層。位元線係與上述第1、第2 NAND串對應而配置。第1源極線連接於上述第2 NAND串。第2源極線連接於上述第1 NAND串。複數條字元線選擇上述複數個記憶體單元中之配置於列方向之複數個記憶體單元。於寫入時，寫入藉由上述第1至第4選擇用記憶體單元予以選擇之第1 NAND串之第1記憶體單元，其次寫入第2 NAND串之與上述第1記憶體單元同時被選擇之第2記憶體單元，接著，寫入上述第1 NAND串之鄰接於上述第1記憶體單元之第3記憶體單元，寫入上述第2 NAND串中，與上述第3記憶體單元同時被選擇之第4記憶體單元。

1‧‧‧記憶體單元陣列

2‧‧‧位元線控制電路

3‧‧‧行解碼器

4‧‧‧資料輸入輸出緩衝器

5‧‧‧資料輸入輸出端子

6‧‧‧字元線控制電路

7‧‧‧控制信號及控制電壓產生電路

8‧‧‧控制信號輸入端子

10‧‧‧資料記憶電路

10b‧‧‧資料控制單元

11‧‧‧連結部

12‧‧‧連結部

13‧‧‧連結部

21‧‧‧NMOS

22‧‧‧NMOS

23‧‧‧NMOS

24‧‧‧NMOS

25‧‧‧NMOS

26‧‧‧NMOS

27‧‧‧NMOS

28‧‧‧PMOS

29‧‧‧PMOS

30‧‧‧轉移閘極

31‧‧‧轉移閘極

32‧‧‧閂鎖電路

32a‧‧‧時脈反相器電路

32b‧‧‧時脈反相器電路

33‧‧‧電容器

40‧‧‧運算電路

41‧‧‧NMOS

42‧‧‧轉移閘極

43‧‧‧轉移閘極

44‧‧‧閂鎖電路

45‧‧‧設定電路

46‧‧‧PMOS

47‧‧‧PMOS

48‧‧‧PMOS

49‧‧‧PMOS

50‧‧‧NMOS

51‧‧‧NMOS

52‧‧‧NMOS

53‧‧‧NMOS

54‧‧‧NMOS

55‧‧‧NMOS

56‧‧‧NMOS

57‧‧‧PMOS

58‧‧‧PMOS

59‧‧‧PMOS

60‧‧‧PMOS

61‧‧‧NMOS

62‧‧‧NMOS

63‧‧‧NMOS

64‧‧‧NMOS

65‧‧‧轉移閘極

66‧‧‧轉移閘極

68‧‧‧反相器電路

71‧‧‧連結部

72‧‧‧連結部

73‧‧‧連結部

74‧‧‧連結部

A1‧‧‧第1開口

A2‧‧‧第2開口

AA‧‧‧源極、汲極擴散層

ADL‧‧‧資料閂鎖電路

AR‧‧‧讀取位準

AV‧‧‧驗證讀取位準

BDL‧‧‧資料閂鎖電路

BL‧‧‧位元線

BL0~BLn‧‧‧位元線

BLC‧‧‧信號

BLCA‧‧‧信號

BLCA＿B‧‧‧信號

BLCB‧‧‧信號

BLCB＿B‧‧‧信號

BLCX‧‧‧信號

BLCX＿B‧‧‧信號

BLS‧‧‧信號

BLX‧‧‧信號

BR‧‧‧讀取位準

BV‧‧‧驗證讀取位準

CLK‧‧‧時脈信號

COND‧‧‧信號

CONS‧‧‧信號

CR‧‧‧讀取位準

CSL‧‧‧信號

CV‧‧‧驗證讀取位準

DBUS‧‧‧匯流排

F2HB‧‧‧信號

F2L‧‧‧信號

FAIL‧‧‧信號

HLL‧‧‧信號

HVNTr‧‧‧高電壓N通道電晶體

HVPTr‧‧‧高電壓P通道電晶體

IBUS‧‧‧匯流排

IFH‧‧‧信號

IFL‧‧‧信號

INV‧‧‧信號

LAT‧‧‧信號

LMR‧‧‧讀取位準

LMV‧‧‧驗證讀取位準

LVNTr‧‧‧低電壓N通道電晶體

LVPTr‧‧‧低電壓P通道電晶體

M1‧‧‧第1層金屬配線層

M2HB‧‧‧信號

M2L‧‧‧信號

MC‧‧‧記憶體單元

MTCH‧‧‧信號

NCO‧‧‧信號

NS0‧‧‧NAND串

NS1‧‧‧第1 NAND串

NS2‧‧‧第2 NAND串

NS3‧‧‧NAND串

NS4‧‧‧NAND串

NS5‧‧‧NAND串

RSET‧‧‧重設信號

RST‧‧‧重設信號

S1‧‧‧選擇閘極

S2‧‧‧選擇閘極

S21‧‧‧第1選擇閘極

S22‧‧‧第2選擇閘極

SBUS‧‧‧匯流排

SET‧‧‧設定信號

SGD‧‧‧選擇線

SGS‧‧‧選擇線

SGDO‧‧‧選擇線

SGDE‧‧‧選擇線

SGDS‧‧‧選擇線

SGDS1‧‧‧選擇線

SGD0‧‧‧選擇線

SGD1‧‧‧第1選擇線

SGD2‧‧‧第2選擇線

SMO‧‧‧第1選擇用記憶體單元

SME‧‧‧第2選擇用記憶體單元

SRC‧‧‧源極線

SRC1‧‧‧第1源極線

SRC2‧‧‧第2源極線

STB‧‧‧信號

V1‧‧‧通孔

Vdd‧‧‧電源電壓

Vera‧‧‧抹除電壓

Vpgmh‧‧‧電壓

Vreadh‧‧‧電壓

Vss‧‧‧接地電壓

WL0~WL127‧‧‧字元線

XDL‧‧‧資料閂鎖電路

XXL‧‧‧信號

YA0~YAn‧‧‧位址信號

圖1係表示應用於本實施形態之作為半導體記憶裝置之NAND快閃記憶體之一例之構成圖。

圖2係表示圖1所示之記憶體單元陣列及位元線控制電路之構成之一例之電路圖。

圖3係取出圖2所示之記憶體單元陣列之部分而顯示之電路圖。

圖4係表示圖3所示之電路之圖案之俯視圖。

圖5A係記憶體單元之剖面圖，圖5B係選擇閘極之剖面圖。

圖6係與第1實施形態相對應之半導體記憶裝置之剖面圖。

圖7係表示圖6之抹除、編程、讀取時之各部之電壓之圖。

圖8係表示圖2所示之資料記憶電路之部分者，係表示感測放大器單元之電路圖。

圖9係表示圖2所示之資料記憶電路之部分者，係表示資料控制單元之電路圖。

圖10A、圖10B係概略性表示寫入記憶體單元中之閾值位準之變化之圖。

圖11係表示第1實施形態之抹除順序之流程圖。

圖12係表示第1實施形態之寫入狀態之選擇用記憶體單元之電路圖。

圖13係概略性表示第1實施形態之寫入順序之流程圖。

圖14係表示連接於字元線之偶數號之記憶體單元之寫入順序之流程圖。

圖15係表示連接於字元線之奇數號之記憶體單元之寫入順序之流程圖。

圖16係表示編程順序之變化例之流程圖。

圖17A、圖17B係概略性表示第1實施形態之讀取動作之流程圖。

圖18係表示第2實施形態之抹除順序之流程圖。

圖19係取出第3實施形態之記憶體單元陣列之部分而顯示之電路圖。

圖20係表示圖19所示之電路之圖案之俯視圖。

圖21係取出第4實施形態之記憶體單元陣列之部分而顯示之電路圖。

圖22係表示圖21所示之電路之圖案之俯視圖。

以下，參照圖式對實施形態進行說明。

(第1實施形態)

圖1係表示第1實施形態之半導體記憶裝置之構成者，表示例如將4值(2位元)記憶於記憶體單元之NAND快閃記憶體。

記憶體單元陣列1包含複數條位元線、複數條字元線與共通源極線，以矩陣狀配置包含例如EEPROM(electrically erasable and programmable read only memory，電可擦除可程式唯讀記憶體)單元之可電性重寫資料之記憶體單元。於該記憶體單元陣列1中，連接有用以控制位元線之位元控制電路2與字元線控制電路6。

位元線控制電路2係經由位元線而讀取記憶體單元陣列1中之記憶體單元之資料，或經由位元線而檢測記憶體單元陣列1中之記憶體單元之狀態，或經由位元線對記憶體單元陣列1中之記憶體單元施加寫入控制電壓而對記憶體單元進行寫入。於位元線控制電路2中，連接有行解碼器3、資料輸入輸出緩衝器4。位元線控制電路2內之資料記憶電路藉由行解碼器3予以選擇。讀取至資料記憶電路之記憶體單元之資料係經由上述資料輸入輸出緩衝器4而自資料輸入輸出端子5向外部輸出。資料輸入輸出端子5連接於記憶體晶片外部之未圖示之主機。該主機由例如微電腦構成，接收自上述資料輸入輸出端子5輸出之資料。進而，主機輸出控制NAND型快閃記憶體之動作之各種指令CMD、位址ADD、及資料DT。自主機輸入至資料輸入輸出端子5之寫入資料係經由資料輸入輸出緩衝器4，供給至藉由行解碼器3選擇之資料記憶電路，指令及位址係供給至控制信號及控制電壓產生電路7。

字元線控制電路6連接於記憶體單元陣列1。該字元線控制電路6係選擇記憶體單元陣列1中之字元線，並對經選擇之字元線施加讀取、寫入或者抹除所需之電壓。

記憶體單元陣列1、位元線控制電路2、行解碼器3、資料輸入輸出緩衝器4、及字元線控制電路6係連接於控制信號及控制電壓產生電路7，並藉由該控制信號及控制電壓產生電路7進行控制。控制信號及控制電壓產生電路7係連接於控制信號輸入端子8，藉由自主機經由控制信號輸入端子8輸入之控制信號ALE(Address Latch Enable，位址閂 鎖啟動)、CLE(Command Latch Enable，指令閂鎖啟動)、WE(Write Enable，寫入啟動)、RE(Read Enable，讀取啟動)進行控制。該控制信號及控制電壓產生電路7係於寫入資料時產生字元線或位元線之電壓，且如下所述，產生供給至井之電壓。控制信號及控制電壓產生電路7係設定為包含如例如電荷泵電路之升壓電路，且可產生編程電壓或讀取電壓及抹除電壓等電壓。

上述位元線控制電路2、行解碼器3、字元線控制電路6、控制信號及控制電壓產生電路7構成寫入電路、及讀取電路。

圖2係表示圖1所示之記憶體單元陣列1及位元線控制電路2之構成之一例。記憶體單元陣列1具有複數個NAND串NS。鄰接之例如2個NAND串連接於1條位元線BL0、BL1、BLi、BLn。該等位元線BL0、BL1、BLi、BLn分別連接於構成位元線控制電路2之資料記憶電路10。對資料記憶電路10供給位址信號(YA0、YA1、YAi、YAn)。

1個NAND串NS係串聯連接例如128個記憶體單元MC、及第1選擇用記憶體單元SMO、第2選擇用記憶體單元SME、選擇閘極S1、S2而構成。記憶體單元MC、及第1選擇用記憶體單元SMO、第2選擇用記憶體單元SME藉由例如EEPROM構成。選擇閘極S2連接於位元線BL0(BL1、BLi、BLn)，選擇閘極S1連接於第1源極線SRC1(或第2源極線SRC2)。

配置於各列之記憶體單元MC之控制閘極共通連接於字元線WL0~WL127。第1選擇用記憶體單元SMO之控制閘極連接於選擇線SGDO，第2選擇用記憶體單元SME之控制閘極連接於選擇線SGDE。又，選擇閘極S2共通連接於選擇線SGD，選擇閘極S1共通連接於選擇線SGS。

記憶體單元陣列1係如虛線所示，包含複數個區塊。各區塊藉由複數個NAND串NS構成，以例如該區塊單位抹除資料。

連接於1條位元線之2個NAND串NS藉由第1、第2選擇用記憶體單元SMO、SME而選擇1個NAND串，並連接於位元線。於連接於1條位元線之一NAND串中，連接於1條字元線之複數個記憶體單元(以虛線所包圍之範圍之記憶體單元)構成1頁面，於另一NAND串中，連接於1條字元線之剩餘之複數個記憶體單元亦構成1頁面。

資料之寫入、讀取係於每個頁面執行。即，於資料之寫入或讀取動作時，配置於列方向之複數個記憶體單元中之一半記憶體單元連接於對應之位元線。因此，對配置於列方向之複數個記憶體單元之各一半執行寫入或讀取動作。

於寫入、讀取動作中，連接於資料記憶電路10之位元線BL0o、BL1o、BLio、BLno藉由位址(YA0、YA1、YAi、YAn)予以選擇。

資料之寫入、讀取係以頁面單位進行。於對1單元記憶1位元之情形時使用1頁面，於對1單元記憶2位元之情形時使用2頁面，於對1單元記憶3位元之情形時使用3頁面，於對1單元記憶4位元之情形時使用4頁面。頁面係藉由位址進行切換。

圖3係表示圖2所示之記憶體單元陣列1之部分，圖4係表示圖3所示之電路之圖案。參照圖3、圖4，對連接於例如位元線BL1之NAND串NS1、NS2之構成進而說明。其他NAND串之構成亦與NAND串NS1、NS2相同。

NAND串NS1、NS2係分別串聯連接例如128個記憶體單元MC、及第1選擇用記憶體單元SMO、第2選擇用記憶體單元SME、選擇閘極S1、S2之源極、汲極擴散層(AA)而構成。NAND串NS1、NS2之選擇閘極S2之汲極擴散層係以連結部11連接，於該連結部11中，經由通孔(或接觸插塞)V1而連接於位元線BL1。即，位元線BL1係經由通孔V1而於連結部11中連接於第1、第2 NAND串NS1、NS2。位元線BL1由例如第1層金屬配線層(M1)構成。

又，NAND串NS1之選擇閘極S1之源極擴散層係藉由連結部12而連接於NAND串NS0之選擇閘極S1之源極擴散層，該連結部12係連接於第2源極線SRC2。又，NAND串NS2之選擇閘極S1之源極擴散層係藉由連結部13而連接於NAND串NS3之選擇閘極S1之源極擴散層，該連結部13係連接於第1源極線SRC1。

圖5A係記憶體單元MC、第1、第2選擇用記憶體單元SMO、SME之剖面圖，圖5B係表示選擇閘極S1、S2之剖面圖。如圖5A所示，第1、第2選擇用記憶體單元SMO、SME係設定為與記憶資料之記憶體單元MC相同之構造。但，為了較記憶體單元MC更提高可靠性，第1、第2選擇用記憶體單元SMO、SME之尺寸亦可大於記憶體單元MC。又，亦可於選擇閘極S1、S2與第1、第2選擇用記憶體單元SMO、SME之間、第1、第2選擇用記憶體單元SMO、SME與記憶體單元MC之間配置虛設單元。

圖6係表示NAND快閃記憶體之剖面圖。於例如P型半導體基板51內，形成有N型井區域52、53、54、P型井區域56。於N型井區域52內形成有P型井區域55，於該P型井區域55內形成有構成記憶體單元陣列1之低電壓N通道電晶體LVNTr。進而，於上述N型井區域53、P型井區域56內，形成有構成資料記憶電路10之低電壓P通道電晶體LVPTr、低電壓N通道電晶體LVNTr。進而，於基板51內，形成有連接位元線與資料記憶電路10之高電壓N通道電晶體HVNTr。又，於N型井區域54內形成有構成例如字元線驅動電路等之高電壓P通道電晶體HVPTr。如圖6所示，高電壓電晶體HVNTr、HVPTr與低電壓電晶體LVNTr、LVPTr相比具有例如更厚之閘極絕緣膜。

再者，於圖6中，省略第2源極線SRC2。

圖7係表示供給至圖6所示之各區域之電壓之例。於抹除、寫入(亦稱為編程)、讀取(亦稱為讀出)時，對各區域供給如圖7所示之電壓。此 處，Vera係於抹除資料時對基板所施加之電壓，Vss係接地電壓，Vdd係電源電壓。Vpgmh係於寫入資料時，對列解碼器內之N通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體之閘極所施加之電壓，係用以不降低N通道MOS電晶體之閾值電壓而通過字元線之寫入電壓Vpgm之電位。即，係供給至字元線之電壓Vpgm+Vth(Vth：N通道MOS電晶體之閾值電壓)。Vreadh係於讀取時，對列解碼器內之N通道MOS電晶體之閘極所施加之電壓，係用以不降低N通道MOS電晶體之閾值電壓而通過Vread之電位。即，係供給至字元線之電壓，於讀取時為Vread+Vth(Vth：N通道MOS電晶體之閾值電壓)。

此外，於寫入資料時，存在Vpass作為非選擇單元之字元線所供給之電壓，於讀取資料時，存在Vread作為供給至非選擇字元線之電壓。

圖8、圖9係表示圖2所示之資料記憶電路10之一例。資料記憶電路10由圖8所示之感測放大器單元(SAU，Sense Amplifier Unit)10a、圖9所示之資料控制單元(DCU，Data Control Unit)10b構成。

於圖8中，感測放大器單元10a藉由複數個N通道MOS電晶體(以下稱為NMOS)21~27、複數個P通道MOS電晶體(以下稱為PMOS)28、29、轉移閘極30、31、閂鎖電路32、及電容器33構成。閂鎖電路32藉由例如時脈反相器(clocked inverter)電路32a、32b構成。

NMOS21之電流通路之一端連接於供給電源Vdd之節點，另一端係經由轉移閘極30、NMOS24、轉移閘極31而接地。於NMOS24與轉移閘極31之連接節點上連接有NMOS25之電流通路之一端。該NMOS25之另一端連接於配置於記憶體單元陣列之位元線BL。於NMOS21上並聯連接有NMOS22、23之串聯電路。

又，PMOS28之電流通路之一端連接於被供給電源Vdd之節點，另一端係經由PMOS29連接於構成閂鎖電路32之反相器電路32a之輸入端，且經由NMOS26而接地。與該反相器電路32a交叉連接之時脈反相 器電路32b之輸入端係經由NMOS27而連接於資料控制單元(DCU)10b。又，PMOS29之閘極連接於NMOS22、23之連接節點，於該連接節點連接有電容器33之一端。於該電容器33之另一端被供給有時脈信號CLK。

於NMOS21之閘極供給信號BLX。於構成轉移閘極30之NMOS之閘極供給構成閂鎖電路32之反相器電路32a之輸出端之信號LAT，於PMOS電晶體之閘極供給反相器電路32a之輸入端之信號INV。於NMOS24之閘極供給信號BLC，於NMOS25之閘極供給信號BLS。

於NMOS22之閘極供給信號HLL，於NMOS23之閘極供給信號XXL。

於PMOS28之閘極供給信號STB，於NMOS26之閘極供給重設信號RST。於NMOS27之閘極供給信號NCO。

針對上述感測放大器單元之動作進行概略性說明。

(寫入動作)

於對記憶體單元寫入資料之情形時，首先，將信號STB設定為高位準(以下記為H位準)，將重設信號RST暫時設定為H位準，重設閂鎖電路32而將LAT設定為H位準，將信號INV設定為低位準(以下記為L位準)。

其後，將信號NCO設定為H位準，並自資料控制單元10b獲取資料。於該資料為表示寫入之L位準(“0”)之情形時，信號LAT成為L位準，信號INV成為H位準。又，於資料為表示非寫入之H位準(“1”)之情形時，閂鎖電路32之資料不變，LAT保持為H位準，信號INV保持為L位準。

接著，若將信號BLX、BLC、BLS設定為H位準，則於閂鎖電路之信號LAT為L位準，信號INV為H位準(寫入)之情形時，轉移閘極30斷開，轉移閘極31接通而位元線BL成為Vss。於該狀態下，若字元線成 為編程電壓Vpgm，則對記憶體單元寫入資料。

另一方面，於閂鎖電路32中，於信號LAT為H位準，信號INV為L位準(非寫入)之情形時，由於轉移閘極30接通，轉移閘極31斷開，故位元線BL充電至Vdd。因此，於字元線成為Vpgm之情形時，由於單元之通道升壓為較高電位，故不對記憶體單元寫入資料。

(讀取動作、編程驗證讀取動作)

於自記憶體單元讀取資料之情形時，首先，將設定信號RST暫時設定為H位準，重設閂鎖電路32而將信號LAT設定為H位準，將信號INV設定為L位準。此後，將信號BLS、BLC、BLX、HLL、XXL設定為特定之電壓，對位元線BL充電。與此同時，將電容器33之節點充電至Vdd。此處，於記憶體單元之閾值電壓高於讀取位準之情形時，記憶體單元為斷開狀態，位元線保持為H位準。即，節點保持為H位準。又，於記憶體單元之閾值電壓低於讀取位準之情形時，記憶體單元成為接通狀態，位元線BL之電荷放電。因此，位元線BL成為L位準。因此，節點成為L位準。

接著，若將信號STB設定為L位準，則於記憶體單元接通之情形時，由於節點為L位準，故PMOS29接通，閂鎖電路32之信號INV成為H位準，信號LAT成為L位準。另一方面，於記憶體單元斷開之情形時，閂鎖電路32之信號INV保持為L位準，信號LAT保持為H位準。

此後，若將信號NCO設定為H位準，則NMOS27接通，閂鎖電路32之資料向資料控制單元10b傳送。

於寫入動作後，驗證記憶體單元之閾值電壓之編程驗證動作與上述讀取動作大致相同。

圖9係表示資料控制單元(DCU)10b之一例。

圖9所示之資料控制單元10b由運算電路40與複數個資料閂鎖電路ADL、BDL、XDL、及NMOS41構成。

運算電路40由以下構成：匯流排(以下記為IBUS)；連接於IBUS之兩端，互補地動作之轉移閘極42、43；閂鎖IBUS之資料之閂鎖電路44；根據該閂鎖電路44之資料設定資料閂鎖電路ADL、BDL、XDL之位準之設定電路45。

轉移閘極42係藉由互補之信號COND與信號CONS而動作，並連接感測放大器單元SAU10a之匯流排(記為SBUS)與IBUS。轉移閘極43係藉由互補信號CONS與信號COND而動作，連接IBUS與資料閂鎖電路ADL、BDL、XDL所連接之匯流排(以下記為DBUS)。於轉移閘極42接通時，轉移閘極43斷開，於轉移閘極42斷開時，轉移閘極43接通。

閂鎖電路44由複數個PMOS46~49、複數個NMOS50~56及反相器電路68構成。對PMOS46與NMOS50之閘極供給設定信號SET，對PMOS48之閘極供給重設信號RSET。對NMOS53之閘極供給信號IFH，對NMOS55之閘極供給信號IFL。NMOS54之閘極經由反相器電路68而連接於IBUS，NMOS56之閘極連接於IBUS。

設定電路45由PMOS57~60、NMOS61~64構成。對PMOS57之閘極及NMOS61之閘極供給信號FAIL。該信號FAIL係作為閂鎖電路44之一輸出端之PMOS47與NMOS51之連接節點之信號。對PMOS59與NMOS63之閘極供給信號MTCH。該信號MTCH係作為閂鎖電路44之另一輸出端之PMOS49與NMOS52之連接節點之信號。進而，對PMOS58之閘極供給M2HB，對PMOS60之閘極供給信號F2HB。對NMOS62之閘極供給F2L，對NMOS64之閘極供給信號M2L。

資料閂鎖電路ADL、BDL、XDL係相同構成，由閂鎖電路66與將該閂鎖電路66連接於DBUS之轉移閘極65構成。各轉移閘極65由信號BLCA、BLCA＿B、BLCB、BLCB＿B、BLCX、BLCX＿B進行控制。資料閂鎖電路XDL經由NMOS41而連接於外部之IO(Input/Output，輸入輸出)。對NMOS41之閘極供給信號CSL。

資料控制單元10b係如上所述，於讀取時保持寫入資料，且保持自記憶體單元讀取之資料。

自資料輸入輸出緩衝器6供給之例如2位元之寫入資料係經由資料閂鎖電路XDL，而閂鎖各1位元至例如資料閂鎖電路ADL、BDL。

圖9所示之運算電路40可對資料閂鎖電路ADL、BDL之資料執行AND或OR、排他性NOR等運算。於例如AND之情形時，將保持於資料閂鎖電路ADL、BDL之資料輸出至DBUS及IBUS。於該情形時，僅於保持於資料閂鎖電路ADL、BDL之資料均為“1”之情形時，IBUS成為H位準，於其他情形時，成為L位準。即，僅於非寫入時IBUS成為“1”，於寫入時IBUS成為“0”。藉由將該資料經由SBUS而傳送至圖8所示之感測放大器單元10a，進行寫入。

運算電路40之動作可進行各種變形，例如1個邏輯運算亦可應用各種控制方法，可根據需要改變控制方法。

圖10A、圖10B係表示2位元、4值之第1、第2頁面寫入後之記憶體單元之資料、閾值電壓、驗證位準、及讀取位準。

如圖10A所示，記憶體單元之資料藉由抹除動作而成為“11”之閾值電壓。藉由寫入第1頁面之資料，記憶體單元係於抹除狀態下，或寫入至位準LMV，而記憶體單元之資料成為“11”或“10”之閾值電壓。

如圖10B所示，藉由寫入第2頁面之資料，記憶體單元係於抹除狀態下，寫入至AV、BV、CV之任一位準，而記憶體單元之資料成為“11”、“01”、“00”、“10”之閾值。由於寫入時之驗證位準具有資料滯留餘裕，故設定為略高於讀取時之位準之位準。於圖10A、10B中，讀取位準表示為“LMR、AR、BR、CR”，驗證讀取位準表示為“LMV、AV、BV、CV”。

(抹除順序)

參照圖11、圖12，對本實施形態之抹除順序進行說明。

於抹除動作中，首先，將選擇區塊(BLK)之所有字元線WL0~WL127、連接於第1、第2選擇用記憶體單元之選擇線SGDO、SGDE設定為0V，將非選擇區塊之所有字元線、選擇線SGDO、SGDE設定為浮動狀態，將形成有記憶體單元陣列1之井設定為抹除電壓VERA。藉此，選擇區塊內之記憶體單元及第1、第2選擇用記憶體單元SMO、SME全部成為抹除狀態(ST11)。

此後，由於可任意選擇連接於選擇區塊內之各位元線之2個NAND串中之一者，故選擇性地寫入第1選擇用記憶體單元SMO與第2選擇用記憶體單元SME。

於例如圖12所示之將連接於1個位元線BL1之2個NAND串定義為第1 NAND串NS1、第2 NAND串NS2之情形時，將第1 NAND串NS1之第1選擇用記憶體單元SMO設定為寫入狀態，第2選擇用記憶體單元SME設定為非寫入狀態，將第2 NAND串NS2之第1選擇用記憶體單元SMO設定為非寫入狀態，第2選擇用記憶體單元SME設定為寫入狀態。

具體而言，首先，選擇性寫入選擇區塊內之第2 NAND串NS2之第2選擇用記憶體單元SME，使閾值電壓上升。此時，將第1選擇用記憶體單元SMO設定為非寫入。又，將第1 NAND串NS1之第1選擇用記憶體單元SMO及第2選擇用記憶體單元SME亦設定為非寫入(ST12)。因此，分別將第1源極線SRC1設定為例如Vss(接地電壓)，第2源極線SRC2設定為Vdd(電源電壓)，選擇線SGD設定為Vss，選擇線SGS設定為VSGD(Vdd+Vth、Vth為NMOS電晶體之閾值電壓)，將連接於第2選擇用記憶體單元SME之選擇線SGDE設定為Vpgm(編程電壓)，將連接於第1選擇用記憶體單元SMO之選擇線SGDO設定為Vpass(中間電壓)，將所有字元線WL0~WL127設定為Vpass，從而寫入第2選擇用記憶體單元SME。

其次，選擇性寫入選擇區塊內之第1 NAND串NS1之第1選擇用記憶體單元SMO，使閾值電壓上升。此時，將第2選擇用記憶體單元SME設定為非寫入。將第2 NAND串NS2之第1選擇用記憶體單元SMO、及第2選擇用記憶體單元SME亦設定為非寫入(ST13)。因此，分別將第1源極線SRC1設定為Vdd，第2源極線SRC2設定為Vss，選擇線SGD設定為Vss，選擇線SGS設定為VSGD，將連接於第2選擇用記憶體單元SME之選擇線SGDE設定為Vpass，將連接於第1選擇用記憶體單元SMO之選擇線SGDO設定為Vpgm，將所有字元線WL0~WL127設定為Vpass，從而寫入第1選擇用記憶體單元SMO。

經寫入之第2 NAND串NS2之第2選擇用記憶體單元SME、及第1 NAND串NS1之第1選擇用記憶體單元SMO之閾值電壓設定為例如圖10A所示之閾值位準“LMV”以上。

於圖12中，以虛線所包圍之第1、第2選擇用記憶體單元SMO、SME為寫入狀態，除此之外之第1、第2選擇用記憶體單元SMO、SME為非寫入狀態(抹除狀態)。即，第1、第2選擇用記憶體單元SMO、SME係沿著列方向各交替地寫入2個。

藉由如此設定第1、第2選擇用記憶體單元SMO、SME之閾值電壓，可根據選擇線SGDO、SGDE之電位，選擇連接於1條位元線之2個NAND串之一者。

於本實施形態中，雖於選擇區塊之抹除時抹除選擇用記憶體單元，此後進行寫入動作，但亦可於出貨前之步驟中，對所有區塊之選擇記憶體單元進行寫入動作而設定為特定之記憶體單元之閾值電壓，於出貨後之區塊抹除時，不抹除選擇記憶體單元之閾值。藉此，可於抹除各區塊時省略選擇用記憶體單元之寫入動作。

進而，在如此於出貨前之步驟中，寫入所有區塊之選擇記憶體單元而設定為特定之閾值電壓，於出貨後之區塊抹除時，不抹除選擇記 憶體單元之閾值電壓之情形時，亦可於抹除各區塊時調查選擇記憶體單元之閾值電壓，於閾值電壓不為特定之位準之情形時，抹除選擇記憶體單元而寫入，並將選擇記憶體單元之閾值電壓設定為特定之閾值位準。

(編程順序)

如上所述，於完成抹除順序後，可對記憶體單元進行資料之寫入。資料之寫入係自靠近第1、第2源極線SRC1、SRC2之字元線WL0向靠近位元線之字元線WL127按順序執行。

又，選擇連接於1條位元線之2個NAND串之一者而寫入資料。此處，將圖12所示之NAND串NS0、NS1、NS4、NS5…所包含之記憶體單元定義為奇數號記憶體單元，NAND串NS2、NS3…所包含之記憶體單元定義為偶數號記憶體單元。

圖13係概略性表示對1個記憶體單元寫入2位元之情形時之編程順序。

寫入係考慮鄰接之記憶體單元之耦合電容而執行。因此，首先，對連接於字元線WL0之偶數號(NS2、NS3…)記憶體單元執行第1頁面之編程順序(ST21)。編程順序包含資料之寫入(編程)、及寫入驗證(編程驗證讀取)。於寫入後進行寫入驗證，於寫入不充分之情形時再次進行寫入，藉由反復進行寫入及寫入驗證，對記憶體單元設定特定之閾值電壓。

接著，對連接於字元線WL0之奇數號(NS0、NS1、NS4、NS5…)記憶體單元執行第1頁面之編程順序(ST22)。此後，對鄰接之連接於字元線WL1之偶數號(NS2、NS3…)記憶體單元執行第1頁面之編程順序(ST23)。其次，對連接於字元線WL1之奇數號(NS0、NS1、NS4、NS5…)記憶體單元執行第1頁面之編程順序(ST24)。

此後，對連接於字元線WL0之偶數號(NS2、NS3…)記憶體單元執 行第2頁面之編程順序(ST25)。接著，對連接於字元線WL0之奇數號(NS0、NS1、NS4、NS5…)記憶體單元執行第2頁面之編程順序(ST26)。此後，對連接於字元線WL2之偶數號(NS2、NS3…)記憶體單元執行第1頁面之編程順序(ST27)。進而，對連接於字元線WL2之奇數號(NS0、NS1、NS4、NS5…)記憶體單元執行第1頁面之編程順序(ST28)。如此控制寫入資料。

再者，圖13雖關於對1個記憶體單元記憶2位元之情形進行表示，但於對1個記憶體單元記憶1位元之情形時，例如，接著圖13所示之步驟ST21~ST24之寫入後，進行步驟27所示之對連接於字元線WL2之奇數號(NS0、NS1、NS4、NS5…)記憶體單元執行第1頁面之編程順序。即，跳過圖13之第2頁面之寫入，僅進行第1頁面之寫入。

藉由如此之動作，可對1個記憶體單元寫入1位元。

(連接於字元線WL0之偶數號(NS2、NS3…)記憶體單元之寫入順序)

圖14係表示連接於字元線WL0之偶數號(NS2、NS3…)記憶體單元之寫入順序之例。

寫入記憶體單元中之資料內，1頁面量之資料係記憶於圖9所示之構成資料記憶電路10之資料閂鎖電路XDL中。

首先，對選擇區塊內之所有NAND串充電(ST21-1)。

於該情形時，分別將選擇線SGD設定為VSGD，選擇線SGS設定為Vss，選擇線SGDE、SGDO設定為VON(可將寫入狀態之第1、第2選擇用記憶體單元SMO、SME設定為接通狀態之電壓，例如Vread)，位元線設定為Vdd。

其次，將包含偶數號記憶體單元之寫入對象NAND串連接於位元線(ST21-2)。

於該情形時，分別將選擇線SGD設定為VSGD，選擇線SGS設定為Vss，選擇線SGDE設定為VON，選擇線SGDO設定為VOFF(可將寫入狀 態之第1、第2選擇用記憶體單元SMO設定為斷開狀態之電壓，例如Vss)。將位元線於寫入資料為“1”之情形時設定為Vdd，於寫入資料為“0”之情形時設定為Vss。

此後，分別將第1源極線SRC1設定為VthD(例如耗盡型NMOS電晶體之閾值電壓)，第2源極線SRC2設定為Vdd，對字元線WL0施加編程電壓Vpgm，對非選擇之字元線施加Vpass(ST21-3)。如此，對連接於字元線WL0之偶數號記憶體單元寫入資料。此後，執行未圖示之編程驗證，於低於目標閾值電壓之情形時，再次執行寫入動作。

(連接於字元線WL0之奇數號(NS0、NS1、NS4、NS5…)記憶體單元之寫入順序)

另一方面，圖15係表示連接於字元線WL0之奇數號記憶體單元之寫入順序之例。

首先，與偶數號記憶體單元之寫入同樣地，對選擇區塊內之所有NAND串充電(ST22-1)。

於該情形時，分別將選擇線SGD設定為VSGD，選擇線SGS設定為Vss，選擇線SGDE、SGDO設定為VON，位元線設定為Vdd。

其次，將包含奇數號記憶體單元之寫入對象NAND串連接於位元線(ST22-2)。

於該情形時，分別將選擇線SGD設定為VSGD，選擇線SGS設定為Vss，選擇線SGDE設定為VOFF，選擇線SGDO設定為VON。將位元線於寫入資料為“1”之情形時設定為Vdd，於寫入資料為“0”之情形時設定為Vss。

此後，分別將第1源極線SRC1設定為VthD(例如耗盡型NMOS電晶體之閾值電壓)，第2源極線SRC2設定為Vdd，對字元線WL0施加編程電壓Vpgm，對非選擇之字元線施加Vpass(ST22-3)。如此，對連接於字元線WL0之奇數號記憶體單元寫入資料。此後，執行未圖示之編程 驗證，於低於目標閾值電壓之情形時，再次執行寫入動作。

(編程順序之變化例)

於圖13所示之編程順序之情形時，由於在寫入偶數號記憶體單元後寫入奇數號記憶體單元，故存在先前寫入之偶數號記憶體單元之閾值電壓變動之可能性。

圖16係表示對1個記憶體單元寫入2位元之情形時之編程順序之變化例者。

該變化例係於1個編程順序中，執行偶數號(NS2、NS3、…)記憶體單元之編程、奇數號(NS0、NS1、NS4、…)記憶體單元之編程、偶數號(NS2、NS3、…)記憶體單元之編程驗證讀取、及奇數號(NS0、NS1、NS4、…)記憶體單元之編程驗證讀取，於寫入後進行寫入驗證，於寫入不充分之情形時再次進行寫入，於藉由反復進行寫入及寫入驗證對特定閾值電壓寫入1個字元線之資料後，執行下一字元線之編程順序。

即，對連接於字元線WL0之記憶體單元執行第1頁面之上述編程順序(ST31)，此後，對連接於字元線WL1之記憶體單元執行第1頁面之上述編程順序(ST32)。其次，對連接於字元線WL0之記憶體單元執行第2頁面之上述編程順序(ST33)。此後，對連接於字元線WL2之記憶體單元執行第1頁面之上述編程順序(ST34)。進而，對連接於字元線WL1之記憶體單元執行第2頁面之上述編程順序(ST35)。

藉由設定如此之編程順序，可防止記憶體單元之閾值電壓之變動。

再者，圖16雖表示對1個記憶體單元寫入2位元之情形時之編程順序，但於對1個記憶體單元寫入1位元之情形時，例如，於執行圖16所示之步驟ST31、ST32後，進行步驟ST34所示之對連接於字元線WL2之記憶體單元執行第1頁面之上述編程順序。

藉由如此之動作，可對1個記憶體單元寫入1位元。

(讀取動作)

圖17A、圖17B係表示讀取動作。

讀取係與寫入動作同樣地，分別讀取連接於字元線之偶數號記憶體單元與奇數號記憶體單元。

如圖17A所示，於讀取偶數號記憶體單元之資料之情形時，將選擇線SGD、選擇線SGS設定為VSG，選擇線SGDE設定為VON，選擇線SGDO設定為VOFF，對位元線施加特定之電位VBL。進而，第1、第2源極線SRC1、SRC2均設定為VSRC(例如1V)。又，選擇字元線係如圖10A、10B所示，根據讀取之資料設定為讀取位準“LMR”、“AR”、“BR”、“CR”之任一者。又，將非選擇之字元線設定為Vread，而執行讀取動作(ST41)。

於記憶體單元之閾值電壓低於字元線之位準之情形時，記憶體單元成為接通，位元線之電位成為低位準，於記憶體單元之閾值電壓高於字元線之位準之情形時，記憶體單元成為斷開，位元線之電位保持為高位準。該位元線之電壓係藉由資料記憶電路10讀取。

另一方面，於讀取奇數號記憶體單元之資料之情形時，將選擇線SGD及選擇線SGS設定為VSG，選擇線SGDE設定為VOFF，選擇線SGDO設定為VON，對位元線施加特定之電位VBL。進而，第1、第2源極線SRC1、SRC2均設定為VSRC。又，選擇字元線係如圖10A、10B所示，根據讀取之資料而設定為讀取位準“LMR”、“AR”、“BR”、“CR”之任一者。又，將非選擇之字元線設定為Vread，而執行讀取動作(ST42)。

以如上述方式，讀取偶數號及奇數號記憶體單元之資料。

根據上述第1實施形態，鄰接之2個NAND串係藉由1個通孔而連接於位元線。因此，可減少通孔之數量，於單元經微細化之情形時，仍可將鄰接之2個NAND串連接於位元線。

又，各NAND串分別具有第1、第2選擇用記憶體單元SMO、SME。因此，可藉由第1、第2選擇用記憶體單元SMO、SME將鄰接之2個NAND串中之一者設定為選擇狀態，將另一者設定為非選擇狀態，可選擇2個NAND串之一者或另一者。

進而，鄰接之2個NAND串中之一NAND串連接於第1源極線，另一NAND串連接於第2源極線。因此，可選擇性地寫入鄰接之2個NAND串之第1、第2選擇用記憶體單元SMO、SME。

又，如圖13所示，交替地選擇第1、第2 NAND串NS1、NS2，並自源極線SRC1、SRC2側之記憶體單元依序寫入。因此，可防止記憶體單元之閾值電壓之變動。

(第2實施形態)

圖18係表示第2實施形態。第2實施形態係表示抹除順序之變化例者。

上述第1實施形態雖於抹除動作後寫入選擇區塊內之第1、第2選擇用記憶體單元SMO、SME，但未進行驗證動作。

第2實施形態藉由在第1、第2選擇用記憶體單元SMO、SME之寫入後，進行驗證動作，並反覆進行寫入及驗證，直至第1、第2選擇用記憶體單元SMO、SME之閾值電壓達到驗證位準為止，從而縮小第1、第2選擇用記憶體單元SMO、SME之閾值電壓分佈。

即，如圖18所示，抹除選擇區塊(ST51)，寫入第2選擇用記憶體單元SMO(ST52)。此後，執行驗證讀取(ST53)。接著，基於經讀取之資料而驗證寫入是否充分(ST54)。該驗證之結果為，於存在寫入不充分之第2選擇用記憶體單元SME之情形時，再次寫入該第2選擇用記憶體單元SME(ST52)。如此，反覆進行步驟ST52、ST53、ST54之動作，直至驗證之結果成為成功。

具體而言，於步驟ST52中，將第1源極線SRC1設定為Vss，第2源 極線SRC2設定為Vdd，選擇線SGD設定為Vss，選擇線SGS設定為VSGD。進而，將連接有藉由選擇線SGDE選擇之記憶體單元之位元線設定為低位準，連接有藉由選擇線SGDO選擇之記憶體單元之位元線設定為高位準。

此後，將選擇線SGS自VSGD設定為Vss，選擇線SGD自Vss設定為約0.6V，位元線BL設定為Vss。此後，若將與設定為非寫入之選擇線SGDE相對應之位元線自Vss設定為Vdd(資料“1”)，則連接於該位元線之第2選擇用記憶體單元SGDE接通，而將電位Vdd供給至設定為非寫入之第1選擇用記憶體單元SGDO之汲極。

此後，於將選擇線SGD自約0.6V設定為Vss後，將選擇線SGDE設定為Vpgm，選擇線SGDO設定為Vpass，所有字元線WL0~WL127設定為Vpass。如此一來，僅寫入連接於選擇線SGDE之第2選擇用記憶體單元SME。

此後，於步驟ST53中，驗證讀取第2選擇用記憶體單元SME。驗證讀取之順序與讀取動作相同。

接著，於步驟ST54中，判別驗證讀取之結果，而對寫入不充分之第2選擇用記憶體單元SME進行寫入。

此後，與第2選擇用記憶體單元SME同樣地，判別第1選擇用記憶體單元SMO之寫入(ST55)、驗證讀取(ST56)、驗證讀取之結果(ST57)，該判別之結果為，於存在寫入不充分之第1選擇用記憶體單元SMO之情形時，反覆進行步驟ST55、ST56、ST57。

根據上述第2實施形態，於第1選擇用記憶體單元SMO、第2選擇用記憶體單元SME之寫入後，進行驗證讀取，於存在寫入不充分之第1或第2選擇用記憶體單元SMO、SME之情形時，再次寫入該等單元。因此，可縮窄第1、第2選擇用記憶體單元SMO、SME之閾值電壓之分佈，可確實地選擇第1、第2選擇用記憶體單元SMO、SME。

(第3實施形態)

圖19、圖20係表示第3實施形態。

第1、第2實施形態係設置第1、第2選擇用記憶體單元SMO、SME、選擇線SGDO、SGDE、第1、第2源極線SRC1、SRC2，藉由在抹除後選擇性地寫入第1、第2選擇用記憶體單元SMO、SME，而可選擇連接於字元線之偶數號、奇數號之記憶體單元。

相對於此，第3實施形態係如圖19、圖20所示，不使用第1、第2選擇用記憶體單元SMO、SME、選擇線SGDO、SGDE、及第1、第2源極線SRC1、SRC2，而設置第1、第2選擇閘極S21、S22作為連接位元線與NAND串之選擇閘極S2，及設置連接於該等第1、第2選擇閘極S21、S22之第1、第2選擇線SGD1、SGD2，進而，設置1條源極線SRC。

鄰接於例如位元線BL1之2個NAND串NS1、NS2係於連接有各第1選擇閘極S21、S21之汲極擴散層之連結部71中，連接於位元線。又，鄰接於例如位元線BL2之2個NAND串NS3、NS4係於連接有各第1選擇閘極S21、S21之汲極擴散層之連結部72中，連接於位元線BL2。

另一方面，連接作為單元源極之源極線SRC與NAND串NS1、NS2之2個選擇閘極S1、S1之源極擴散層係於連結部73中連接。該連結部73連接於源極線SRC。又，連接源極線SRC與NAND串NS3、NS4之2個選擇閘極S1、S2之源極擴散層係於連結部74中連接。該連結部74連接於源極線SRC。

設置於各NAND串之第1、第2選擇閘極S21、S22藉由離子注入而設定為增強型(E型)、耗盡型(D型)。即，圖19、圖20所示之以虛線所包圍之第1、第2選擇閘極S21、S22為E型，除此以外之第1、第2選擇閘極S21、S22為D型。

進而，圖19、圖20所示之虛線表示用於離子注入之掩膜之開口。第1開口A1與第1選擇閘極S21相對應，第2開口A2與第2選擇閘極S22 相對應。第1開口A1亦與鄰接之區塊之第1選擇閘極S21相對應，具有較第2開口A2大之面積。

在注目於連接於第1、第2選擇線SGD1、SGD2之複數個第1、第2選擇閘極S21、S22之情形時，連接於第1選擇線SGD1之複數個第1選擇閘極S21係朝向列方向各2個交替地配置D型與E型。又，連接於第2選擇線SGD2之複數個第2選擇閘極S22係朝向列方向各2個交替地配置E型與D型。

另一方面，若注目於連接於例如位元線BL1之2個NAND串NS1、NS2中所包含之複數個第1、第2選擇閘極S21、S22，則NAND串NS1之第1選擇閘極S21為D型，第2選擇閘極S22為E型。又，NAND串NS2之第1選擇閘極S21為E型，第2選擇閘極S22為D型。

於上述構成中，藉由將第1選擇線SGD1設定為低位準，第2選擇線SGD2設定為高位準，而使連接於第2選擇線SGD2之E型之第2選擇閘極S22成為接通。又，由於連接於第1選擇線SGD1之D型之第1選擇閘極S21為接通狀態，故NAND串NS1連接於位元線BL1，NAND串NS4連接於位元線BL2。

又，藉由將第1選擇線SGD1設定為高位準，第2選擇線SGD2設定為低位準，而使連接於第1選擇線SGD1之E型之第1選擇閘極S21成為接通。又，由於連接於第2選擇線SGD2之D型之第2選擇閘極S22為接通狀態，故NAND串NS2連接於位元線BL1，NAND串NS3連接於位元線BL2。

如此，藉由配置D型與E型之第1、第2選擇閘極S21、S22，可藉由第1、第2選擇線SGD1、SGD2，而選擇性地將連接於1條位元線之2個NAND串之一者、或另一者連接於位元線。

根據上述第3實施形態，藉由連結部71連接鄰接之NAND串NS1、NS2之汲極擴散層，藉由連結部72連接鄰接之NAND串NS3、NS4之汲 極擴散層，於連結部71中連接位元線BL1，於連結部72中連接位元線BL2。因此，於元件經微細化之情形時，仍可防止位元線接點之數量之增加。

此外，將連接於第1選擇線SGD1之複數個第1選擇閘極S21、連接於第2選擇線SGD2之複數個第2選擇閘極S22於列方向各2個交替地設定為D型與E型，將用以選擇連接於1條位元線之2個NAND串之第1選擇閘極S21與第2選擇閘極S22交替地設定為D型與E型。因此，於抹除後不寫入第1選擇閘極S21與第2選擇閘極S22，可選擇連接於1條位元線之2個NAND串。因此，可簡化抹除順序。

(第4實施形態)

圖21、圖22係表示第4實施形態。

於上述第3實施形態之情形時，第1、第2選擇閘極S21、S22藉由使用掩膜之離子注入而設定為E型與D型。如上所述，第2選擇閘極S22用之第2開口A2與第1選擇閘極S21用之第1開口A1相比，面積較小。因此，微影步驟增加，製造成本增加。

因此，如圖21、22所示，第4實施形態係將連接於1條位元線之2個NAND串中之一NAND串之第1選擇閘極S21設定為E型，其他第1選擇閘極S21、第2選擇閘極S22全部設定為D型。

進而，如圖21、22所示，設置連接於選擇線SGDO之第1選擇用記憶體單元SMO。該第1選擇用記憶體單元SMO係如第1、第2實施形態所示，於抹除後於列方向各寫入2個，並設定閾值電壓。於圖21、圖22中，以虛線所包圍之第1選擇用記憶體單元SMO表示經寫入之記憶體單元。即，寫入連接於1條位元線之2個NAND串中之未將第1選擇閘極S21設定為E型之NAND串之第1選擇用記憶體單元SMO。

於該構成中，若將選擇線SGD1設定為高位準，選擇線SGD2、SGDO設定為低位準，則E型之第1選擇用閘極S21成為接通，寫入中之 第1選擇用記憶體單元SMO成為斷開。因此，NAND串NS2連接於位元線BL1，NAND串NS3連接於位元線BL2。

又，若將選擇線SGD1設定為低位準，選擇線SGD2、SGDO設定為高位準，則E型之第1選擇用閘極S21成為斷開，寫入中之第1選擇用記憶體單元SMO成為接通。因此，NAND串NS1連接於位元線BL1，NAND串NS4連接於位元線BL2。

根據第4實施形態，由於不需要第2選擇閘極S22用之開口A2，故可簡化微影步驟，可降低製造成本。

又，由於可將源極線之數量減少為1個，故可減少晶片之面積。

雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。

Claims (4)

1. 一種半導體記憶裝置，其特徵在於包含：第1 NAND串，其串聯連接有複數個記憶體單元與第1、第2選擇用記憶體單元之各源極及汲極；第2 NAND串，其串聯連接有複數個記憶體單元及第3、第4選擇用記憶體單元之各源極及汲極，上述第3選擇用記憶體單元與上述第1選擇用記憶體單元同時被選擇且閾值電壓與上述第1選擇用記憶體單元不同，上述第4選擇用記憶體單元與上述第2選擇用記憶體單元同時被選擇且閾值電壓與上述第2選擇用記憶體單元不同；位元線，其係與上述第1、第2 NAND串對應而配置；第1源極線，其連接於上述第2 NAND串；第2源極線，其連接於上述第1 NAND串；及複數條字元線，其等自上述複數個記憶體單元中選擇配置於列方向之複數個記憶體單元；且於寫入時，資料寫入至藉由上述第1至第4選擇用記憶體單元予以選擇之上述第1 NAND串之第1記憶體單元，其次寫入至上述第2 NAND串之與上述第1記憶體單元同時被選擇之第2記憶體單元，寫入至上述第1 NAND串之與上述第1記憶體單元鄰接之第3記憶體單元，最後寫入至上述第2 NAND串之與上述第3記憶體單元同時被選擇之第4記憶體單元；且其中於驗證時，對所選擇之上述第1 NAND串之上述第1記憶體單元驗證資料，其次對所選擇之上述第2 NAND串之上述第2記憶體單元驗證資料，對所選擇之上述第1 NAND串之上述第3記憶體單元驗證資料，最後對所選擇之上述第2 NAND串之上述第4記憶 體單元驗證資料。
2. 如請求項1之半導體記憶裝置，其中於寫入上述第1 NAND串時，將上述第1源極線設定為第1電壓，將上述第2源極線設定為低於上述第1源極線之第2電壓，並對經選擇之字元線施加編程電壓。
3. 如請求項2之半導體記憶裝置，其中於寫入上述第2 NAND串時，將上述第1源極線設定為上述第2電壓，將上述第2源極線設定為上述第1電壓，並對經選擇之字元線施加編程電壓。
4. 如請求項1之半導體記憶裝置，其中上述位元線係於上述第1、第2 NAND串之間，連接於上述第1、第2 NAND串。