CN103903649A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种能够容易地连接NAND串和位线的半导体存储装置。在实施方式涉及的半导体存储装置中，第一、第二NAND串与位线连接，通过第一～第四选择用存储单元来选择一方。在写入时，由第一～第四选择用存储单元选择出的第一NAND串的第一存储单元被写入，接着，第二NAND串的与所述第一存储单元同时被选择的第二存储单元被写入，接着，所述第一NAND串的与所述第一存储单元相邻的第三存储单元被写入，所述第二NAND串中在位线方向上与所述第三存储单元相邻的第四存储单元被写入。

Description

半导体存储装置
技术领域
本发明的实施方式涉及例如NAND闪存，涉及能够存储二值及多值数据的半导体存储装置。
背景技术
NAND闪存（Flash Memory）中，排列在行方向上的多个存储单元分别经由位线与写入及读取用的锁存电路连接，对该排列在行方向上的存储单元一并进行写入或读取工作。
另外，NAND闪存中，配置在列方向上的多个存储单元的源、漏扩散层串联连接而构成NAND串，该NAND串经由通孔（via）与位线连接。
但是，近来随着元件的微细化，形成用于连接NAND串和位线的通孔变得困难。
发明内容
本发明的实施方式提供一种能够容易地连接NAND串和位线的半导体存储装置。
实施方式的半导体存储装置具有第一NAND串、第二NAND串、位线、第一源极线、第二源极线、多条字线。第一NAND串串联连接有多个存储单元和第一选择用存储单元、第二选择用存储单元的各源（source）扩散层和漏（drain）扩散层。第二NAND串串联连接有多个存储单元和第三选择用存储单元、第四选择用存储单元的各源漏扩散层，所述第三选择用存储单元与所述第一选择用存储单元同时被选择，且阈值电压不同于所述第一选择用存储单元的阈值电压，所述第四选择用存储单元与所述第二选择用存储单元同时被选择，且阈值电压不同于所述第二选择用存储单元的阈值电压。位线与所述第一NAND串、所述第二NAND串对应地配置。第一源极线连接于所述第二NAND串。第二源极线连接于所述第一NAND串。多条字线选择所述多个存储单元中的配置在行方向上的多个存储单元。在写入时，由所述第一～第四选择用存储单元选择出的第一NAND串的第一存储单元被写入，接着，第二NAND串的与所述第一存储单元同时被选择的第二存储单元被写入，接着，所述第一NAND串的与所述第一存储单元相邻的第三存储单元被写入，所述第二NAND串的与所述第三存储单元同时被选择的第四存储单元被写入。
附图说明
图1是表示作为适用于本实施方式的半导体存储装置的NAND闪存的一例的构成图。
图2是表示图1所示的存储单元阵列以及位线控制电路的构成的一例的电路图。
图3是将图2所示的存储单元阵列的一部分取出来表示的电路图。
图4是表示图3所示的电路的图案的俯视图。
图5A是存储单元的剖视图，图5B是选择门的剖视图。
图6是与第一实施方式对应的半导体存储装置的剖视图。
图7是表示图6的擦除、编程、读取时的各部的电压的图。
图8是表示图2所示的数据存储电路的一部分的图，是表示读出放大单元的电路图。
图9是表示图2所示的数据存储电路的一部分的图，是表示数据控制单元的电路图。
图10A、10B是概略表示写入到存储单元中的阈值电平的变化的图。
图11是表示第一实施方式涉及的擦除顺序（sequence）的流程图。
图12是表示第一实施方式涉及的写入状态的选择用存储单元的电路图。
图13是概略表示第一实施方式涉及的写入顺序的流程图。
图14是表示与字线连接的第偶数个存储单元的写入顺序的流程图。
图15是表示与字线连接的第奇数个存储单元的写入顺序的流程图。
图16是表示编程顺序的变形例的流程图。
图17A、17B是概略表示第一实施方式涉及的读取工作的流程图。
图18是表示第二实施方式涉及的擦除顺序的流程图。
图19是将第三实施方式涉及的存储单元阵列的一部分取出来表示的电路图。
图20是表示图19所示的电路的图案的俯视图。
图21是将第四实施方式涉及的存储单元阵列的一部分取出来表示的电路图。
图22是表示图21所示的电路的图案的俯视图。
具体实施方式
下面参照附图对实施方式进行说明。
（第一实施方式）
图1表示第一实施方式涉及的半导体存储装置的构成，示出了例如在存储单元中存储4值（2位）的NAND闪存。
存储单元阵列1包含多条位线、多条字线和共用源极线，例如呈矩阵状配置有包括EEPROM单元的能够电重写数据的存储单元。在该存储单元阵列1上连接有用于控制位线的位线控制电路2和字线控制电路6。
位线控制电路2经由位线读取存储单元阵列1中的存储单元的数据，经由位线检测存储单元阵列1中的存储单元的状态，经由位线对存储单元阵列1中的存储单元施加写入控制电压来对存储单元进行写入。在位线控制电路2上连接有列译码器3、数据输入输出缓冲器4。位线控制电路2内的数据存储电路通过列译码器3来选择。读取到数据存储电路中的存储单元的数据，经由所述数据输入输出缓冲器4从数据输入输出端子5输出到外部。数据输入输出端子5与存储芯片外部的未图示的主机连接。该主机例如包括微型计算机，接收从所述数据输入输出端子5输出的数据。进而，主机输出控制NAND型闪存的工作的各种命令CMD、地址ADD以及数据DT。从主机输入到数据输入输出端子5的写入数据，经由数据输入输出缓冲器4被供给到由列译码器3选择出的数据存储电路，命令及地址被供给到控制信号及控制电压产生电路7。
字线控制电路6连接于存储单元阵列1。该字线控制电路6选择存储单元阵列1中的字线，对所选择出的字线施加读取、写入或擦除所需要的电压。
存储单元阵列1、位线控制电路2、列译码器3、数据输入输出缓冲器4以及字线控制电路6连接于控制信号及控制电压产生电路7，通过该控制信号及控制电压产生电路7来控制。控制信号及控制电压产生电路7连接于控制信号输入端子8，通过从主机经由控制信号输入端子8输入的控制信号ALE（地址锁存使能）、CLE（命令锁存使能）、WE（写使能）、RE（读使能）来控制。该控制信号及控制电压产生电路7在数据的写入时产生字线和/或位线的电压，并如后所述那样产生向阱（well）供给的电压。控制信号及控制电压产生电路7包含例如如电荷泵（charge pump）电路的升压电路，能够生成编程电压、读电压以及擦除电压等电压。
所述位线控制电路2、列译码器3、字线控制电路6、控制信号及控制电压产生电路7构成写入电路和读取电路。
图2示出了图1所示的存储单元阵列1及位线控制电路2的构成的一例。存储单元阵列1具有多个NAND串NS。相邻的例如2个NAND串连接于1条位线BL0、BL1、BLi、BLn。这些位线BL0、BL1、BLi、BLn分别连接于构成位线控制电路2的数据存储电路10。数据存储电路10被供给地址信号（YA0、YA1、YAi、YAn）。
1个NAND串NS构成为串联连接例如128个存储单元MC、第一选择用存储单元SMO、第二选择用存储单元SME、选择门S1、S2。存储单元MC、第一选择用存储单元SMO和第二选择用存储单元SME例如由EEPROM构成。选择门S2连接于位线BL0（BL1、BLi、BLn），选择门S1连接于第一源极线SRC1（或第二源极线SRC2）。
配置于各行的存储单元MC的控制栅极共同连接于字线WL0～WL127。第一选择用存储单元SMO的控制栅极连接于选择线SGDO，第二选择用存储单元SME的控制栅极连接于选择线SGDE。另外，选择门S2共同连接于选择线SGD，选择门S1共同连接于选择线SGS。
如以虚线所示，存储单元阵列1包含多个块。各块包括多个NAND串NS，例如以该块为单位来擦除数据。
连接于1条位线的2个NAND串NS中，由第一选择用存储单元SMO、第二选择用存储单元SME选择1个NAND串而连接于位线。在连接于1条位线的一方的NAND串中，连接于1条字线的多个存储单元（以虚线包围的范围内的存储单元）构成1页，在另一方的NAND串中，连接于1条字线的剩余的多个存储单元也构成1页。
数据的写入、读取按每页来执行。即，在数据的写入或读取工作时，配置在行方向上的多个存储单元中的一半的存储单元连接于对应的位线。因此，对配置在行方向上的多个存储单元的每一半执行写入或读取工作。
在写入、读取工作中，连接于数据存储电路10的位线BL0o、BL1o、BLio、BLno由地址（YA0、YA1、YAi、YAn）来选择。
数据的写入、读取以页为单位来进行。在1个单元存储1位的情况下使用1页，在1个单元存储2位的情况下使用2页，在1个单元存储3位的情况下使用3页，在1个单元存储4位的情况下使用4页。页由地址来切换。
图3示出了图2所示的存储单元阵列1的一部分，图4示出了图3所示的电路的图案。参照图3、图4，对例如连接于位线BL1的NAND串NS1、NS2的构成进行进一步说明。其他NAND串的构成也与NAND串NS1、NS2是同样的。
NAND串NS1、NS2分别构成为串联连接例如128个存储单元MC、第一选择用存储单元SMO、第二选择用存储单元SME、选择门S1、S2的源、漏扩散层（AA）。NAND串NS1、NS2的选择门S2的漏扩散层通过连接部11进行连接，在该连接部11经由通孔（或接触插塞）V1而连接于位线BL1。即，位线BL1经由通孔V1在连接部11与第一NAND串NS1、第二NAND串NS2连接。位线BL1例如由第一层金属布线层（M1）构成。
另外，NAND串NS1的选择门S1的源扩散层通过连接部12与NAND串NS0的选择门S1的源扩散层连接，该连接部12连接于第二源极线SRC2。另外，NAND串NS2的选择门S1的源扩散层通过连接部13与NAND串NS3的选择门S1的源扩散层连接，该连接部13连接于第一源极线SRC1。
图5A是存储单元MC、第一选择用存储单元SMO、第二选择用存储单元SME的剖视图，图5B示出了选择门S1、S2的剖视图。如图5A所示，第一选择用存储单元SMO、第二选择用存储单元SME为与存储数据的存储单元MC同样的构造。但是，为了与存储单元MC相比提高可靠性，第一选择用存储单元SMO、第二选择用存储单元SME的尺寸可以比存储单元MC的尺寸大。另外，在选择门S1、S2与第一选择用存储单元SMO、第二选择用存储单元SME之间、和第一选择用存储单元SMO、第二选择用存储单元SME与存储单元MC之间也可以配置虚设的单元。
图6示出了NAND闪存的剖视图。例如在P型半导体基板51内形成有N型阱区域52、53、54、P型阱区域56。在N型阱区域52内形成有P型阱区域55，在该P型阱区域55内形成有构成存储单元阵列1的低电压N沟道晶体管LVNTr。进而，在所述N型阱区域53、P型阱区域56内形成有构成数据存储电路10的低电压P沟道晶体管LVPTr、低电压N沟道晶体管LVNTr。进而，在基板51内形成有连接位线与数据存储电路10的高电压N沟道晶体管HVNTr。另外，在N型阱区域54内形成有构成例如字线驱动电路等的高电压P沟道晶体管HVPTr。如图6所示，高电压晶体管HVNTr、HVPTr例如具有比低电压晶体管LVNTr、LVPTr厚的栅极绝缘膜。
此外，在图6中省略了第二源极线SRC2。
图7示出了向图6所示的各区域供给的电压的例子。在擦除、写入（也称为编程）、读取（也称为“读出”）中，向各区域供给如图7所示的电压。在此，Vera是在数据擦除时对基板施加的电压，Vss是接地电压，Vdd是电源电压。Vpgmh是在数据写入时对行译码器内的N沟道MOS晶体管的栅极施加的电压，是用于以与N沟道MOS晶体管的阈值电压相应而不降低的方式使字线的写入电压Vpgm通过的电位。也即是，Vpgmh为向字线供给的电压Vpgm+Vth（Vth：N沟道MOS晶体管的阈值电压）。Vreadh是在读取时对行译码器内的N沟道MOS晶体管的栅极施加的电压，是用于以与N沟道MOS晶体管的阈值电压相应而不降低的方式使Vread通过的电位。也即是，Vreadh为向字线供给的电压，在读取时为Vread+Vth（Vth：N沟道MOS晶体管的阈值电压）。
另外，在数据写入时，作为向非选择单元的字线供给的电压有Vpass，在数据读取时作为向非选择字线供给的电压有Vread。
图8、图9示出了图2所示的数据存储电路10的一例。数据存储电路10包括图8所示的读出放大单元（SAU）10a和图9所示的数据控制单元（DCU）10b。
在图8中，读出放大单元10a包括多个N沟道MOS晶体管（以下称为NMOS）21～27、多个P沟道MOS晶体管（以下称为PMOS）28、29、传输门30、31、锁存电路32以及电容器33。锁存电路32例如包括时钟反相（clocked inverter）电路32a、32b构成。
NMOS21的电流通路的一端连接于供给电源Vdd的节点，另一端经由传输门30、NMOS24、传输门31而接地。在NMOS24与传输门31的连接节点上连接有NMOS25的电流通路的一端。该NMOS25的另一端与配置于存储单元阵列的位线BL连接。在NMOS21上并联连接有NMOS22、23的串联电路。
另外，PMOS28的电流通路的一端连接于供给电源Vdd的节点，另一端经由PMOS29与构成锁存电路32的反相电路32a的输入端连接，并经由NMOS26接地。与该反相电路32a交叉连接的时钟反相电路32b的输入端经由NMOS27与数据控制单元（DCU）10b连接。另外，PMOS29的栅极连接于NMOS22、23的连接节点，在该连接节点上连接有电容器33的一端。在该电容器33的另一端被供给时钟脉冲信号CLK。
在NMOS21的栅极被供给信号BLX。在构成传输门30的NMOS的栅极被供给构成锁存电路32的反相电路32a的输出端的信号LAT，在PMOS晶体管的栅极被供给反相电路32a的输入端的信号INV。在NMOS24的栅极被供给信号BLC，在NMOS25的栅极被供给信号BLS。
在NMOS22的栅极被供给信号HLL，在NMOS23的栅极被供给信号XXL。
在PMOS28的栅极被供给信号STB，在NMOS26的栅极被供给复位信号RST。在NMOS27的栅极被供给信号NCO。
概略说明上述读出放大单元的工作。
（写入工作）
在向存储单元写入数据的情况下，首先，使信号STB为高电平（以下记为H电平），使复位信号RST暂且为H电平，锁存电路32被复位而使LAT为H电平，使信号INV为低电平（以下记为L电平）。
然后，使信号NCO为H电平，从数据控制单元10b取入数据。在该数据为表示写入的L电平（“0”）的情况下，信号LAT成为L电平，信号INV成为H电平。另外，在数据为表示非写入的H电平（“1”）的情况下，锁存电路32的数据不改变，LAT保持为H电平，信号INV保持为L电平。
接着，当使信号BLX、BLC、BLS为H电平时，锁存电路的信号LAT为L电平、信号INV为H电平（写入）的情况下，传输门30断开而传输门31接通，位线BL成为Vss。在该状态下，当字线成为编程电压Vpgm时，数据被写入到存储单元。
另一方面，在锁存电路32中，信号LAT为H电平、信号INV为L电平（非写入）的情况下，由于传输门30接通（on）而传输门31断开（off），所以位线BL被充电至Vdd。因此，在字线变为了Vpgm的情况下，由于单元的沟道被升压到高的电位，所以数据没有被写入存储单元。
（读取工作、编程校验读取工作）
在从存储单元读取数据的情况下，首先，使设置信号RST暂且为H电平，锁存电路32被复位，使信号LAT为H电平，使信号INV为L电平。然后，使信号BLS、BLC、BLX、HLL、XXL为预定的电压，位线BL被充电。随着上述动作，电容器33的节点被充电至Vdd。在此，在存储单元的阈值电压比读取电平高的情况下，存储单元为断开状态（截止状态），位线保持为H电平。也即是，节点保持为H电平。另外，在存储单元的阈值电压比读取电平低的情况下，存储单元成为接通状态（导通状态），位线BL的电荷被放电。因此，位线BL成为L电平。因此，节点（Node）成为L电平。
接着，当使信号STB为L电平时，在存储单元接通的情况下，由于节点为L电平，所以PMOS29导通，锁存电路32的信号INV成为H电平，信号LAT成为L电平。另一方面，在存储单元断开（截止）的情况下，锁存电路32的信号INV保持为L电平，信号LAT被称为H电平。
然后，当使信号NCO为H电平时，NMOS27导通，锁存电路32的数据被传送给数据控制单元10b。
在写入工作后，验证存储单元的阈值电压的编程校验工作与上述读取工作大致同样。
图9示出了数据控制单元（DCU）10b的一例。
图9所示的数据控制单元10b包括运算电路40和多个数据锁存电路ADL、BDL、XDL及NMOS41。
运算电路40包括总线（以下记为IBUS）、与IBUS的两端连接而互补地进行工作的传输门42、43、锁存IBUS的数据的锁存电路44、以及根据该锁存电路44的数据设定数据锁存电路ADL、BDL、XDL的电平的设定电路45。
传输门42根据互补的信号COND和信号CONS进行工作，连接读出放大单元SAU10a的总线（记为SBUS）和IBUS。传输门43根据互补的信号CONS和信号COND进行工作，连接IBUS和与数据锁存电路ADL、BDL、XDL连接的总线（以下记为DBUS）。在传输门42接通时，传输门43断开，在传输门42断开时，传输门43接通。
锁存电路44包括多个PMOS46～49、多个NMOS50～56以及反相电路68。在PMOS46和NMOS50的栅极被供给设置信号SET，在PMOS48的栅极被供给复位信号REST。在NMOS53的栅极被供给信号IFH，在NMOS55的栅极被供给信号IFL。NMOS54的栅极经由反相电路68与IBUS连接，NMOS56的栅极与IBUS连接。
设定电路45包括PMOS57～60和NMOS61～64。在PMOS57的栅极以及NMOS61的栅极被供给信号FAIL。该信号FAIL是作为锁存电路44的一方的输出端的PMOS47与NMOS51的连接节点的信号。在PMOS59和NMOS63的栅极供给信号MTCH。该信号MTCH是作为锁存电路44的另一方的输出端的PMOS49与NMOS52的连接节点的信号。进而，在PMOS58的栅极被供给信号M2HB，在PMOS60的栅极被供给信号F2HB。在NMOS62的栅极被供给F2L，在NMOS64的栅极被供给信号M2L。
数据锁存电路ADL、BDL、XDL为相同的构成，包括锁存电路66和将该锁存电路66连接于DBUS的传输门65。各传输门65通过信号BLCA、BLCA_B、BLCB、BLCB_B、BLCX、BLCX_B来控制。数据锁存电路XDL经由NMOS41与外部的IO连接。在NMOS41的栅极被供给信号CSL。
如上所述，数据控制单元10b在保持写入数据并且进行读取时，对从存储单元读取的数据进行保持。
从数据输入输出缓冲器6供给的例如2位的写入数据，经由数据锁存电路XDL被一位一位地锁存在例如数据锁存电路ADL、BDL中。
图9所示的运算电路40能够对数据锁存电路ADL、BDL的数据执行“与”、“或”、“异或非”等运算。例如在“与”的情况下，保持在数据锁存电路ADL、BDL中的数据被输出到DBUS以及IBUS。在该情况下，仅在保持在数据锁存电路ADL、BDL中的数据都为“1”的情况下，IBUS才成为H电平，在其他情况下，IBUS成为L电平。即，仅在非写入时IBUS变为“1”，在写入时IBUS变为“0”。通过将该数据经由SBUS传送到图8所示的读出放大单元10a来进行写入。
运算电路40的工作可以进行各种变形，例如1个逻辑运算也可以适用各种各样的控制方法，可以根据需要来改变控制方法。
图10A、10B示出了2位4值的第一、第二页写入后的存储单元的数据、阈值电压、校验电平和读取电平。
如图10A所示，通过擦除工作，存储单元的数据变为“11”的阈值电压。通过第一页的数据被写入，存储单元维持擦除状态或被电平LMV写入，存储单元的数据变为“11”或“10”的阈值电压。
如图10B所示，通过第二页的数据被写入，存储单元维持擦除状态或被AV、BV、CV的任一方的电平写入，存储单元的数据变为“11”、“01”、“00”、“10”的阈值。对于写入时的校验电平，为了使之具有数据保留余裕（retention margin），因此被设定为比读取时的电平稍高的电平。在图10A、10B中，读取电平由“LMR、AR、BR、CR”来表示，校验读取电平由“LMV、AV、BV、CV”来表示。
（擦除顺序）
参照图11、图12对本实施方式涉及的擦除顺序进行说明。
在擦除工作中，首先，将选择块（BLK）的全部字线WL0～WL127和与第一、第二选择用存储单元连接的选择线SGDO、SGDE设定成0V，将非选择块的全部字线、选择线SGDO、SGDE设定为浮置状态，将形成有存储单元阵列1的阱设定成擦除电压VERA。由此，选择块内的存储单元及第一选择用存储单元SMO、第二选择用存储单元SME全部变为擦除状态（ST11）。
然后，为了能够任意地选择与选择块内的各位线连接的2个NAND串中的一方，第一选择用存储单元SMO和第二选择用存储单元SME被选择性地写入。
在例如将图12所示的与1条位线BL1连接的2个NAND串定义为第一NAND串NS1、第二NAND串NS2的情况下，将第一NAND串NS1的第一选择用存储单元SMO设定为写入状态，将第二选择用存储单元SME设定为非写入状态，将第二NAND串NS2的第一选择用存储单元SMO设定为非写入状态，将第二选择用存储单元SME设定为写入状态。
具体而言，首先，选择性地对选择块内的第二NAND串NS2的第二选择用存储单元SME进行写入，使阈值电压上升。此时，第一选择用存储单元SMO成为非写入。另外，第一NAND串NS1的第一选择用存储单元SMO及第二选择用存储单元SME也成为非写入（ST12）。因此，第一源极线SRC1被设定为例如Vss（接地电压），第二源极线SRC2被设定为Vdd（电源电压），选择线SGD被设定为Vss，选择线SGS被设定为VSGD（Vdd+Vth，Vth为NMOS晶体管的阈值电压），与第二选择用存储单元SME连接的选择线SGDE被设定为Vpgm（编程电压），与第一选择用存储单元SMO连接的选择线SGDO被设定为Vpass（中间电压），全部字线WL0～WL127被设定为Vpass，第二选择用存储单元SME被进行写入。
接着，选择性地对选择块内的第一NAND串NS1的第一选择用存储单元SMO进行写入，使阈值电压上升。此时，第二选择用存储单元SME成为非写入。第二NAND串NS2的第一选择用存储单元SMO以及第二选择用存储单元SME也成为非写入（ST13）。因此，第一源极线SRC1被设定为Vdd，第二源极线SRC2被设定为Vss，选择线SGD被设定为Vss，选择线SGS被设定为VSGD，与第二选择用存储单元SME连接的选择线SGDE被设定为Vpass，与第一选择用存储单元SMO连接的选择线SGDO被设定为Vpgm，全部字线WL0～WL127被设定为Vpass，第一选择用存储单元SMO被进行写入。
被进行了写入的第二NAND串NS2的第二选择用存储单元SME以及第一NAND串NS1的第一选择用存储单元SMO的阈值电压，例如被设定为大于等于图10A所示的阈值电平“LMV”。
在图12中，由虚线包围的第一选择用存储单元SMO、第二选择用存储单元SME为写入状态，除此以外的第一选择用存储单元SMO、第二选择用存储单元SME为非写入状态（擦除状态）。即，第一选择用存储单元SMO、第二选择用存储单元SME沿着行方向按每2个被交替地写入。
通过如此设定第一选择用存储单元SMO、第二选择用存储单元SME的阈值电压，能够通过选择线SGDO、SGDE的电位来选择与1条位线连接的2个NAND串的一方。
在本实施方式中，在选择块的擦除时将选择用存储单元擦除，然后进行写入工作，但也可以为如下动作：在出厂前的工序中对全部块的选择存储单元进行写入工作并设定为预定的存储单元的阈值电压，在出厂后的块擦除时不擦除选择存储单元的阈值。如此，能够在各块擦除时节省选择用存储单元的写入工作。
进而，如此在出厂前的工序中对全部块的选择存储单元进行写入并设定为预定的阈值电压，并在出厂后的块擦除时不擦除选择存储单元的阈值电压的情况下，也可以：在各块擦除时检查选择存储单元的阈值电压，当阈值电压不为预定的电平时，将选择存储单元擦除并进行写入，将选择存储单元的阈值电压设定为预定的阈值电平。
（编程顺序）
在如上述那样结束了擦除顺序之后，能够对存储单元进行数据的写入。数据的写入按从接近第一源极线SRC1、第二源极线SRC2的字线WL0向接近位线的字线WL127的顺序来执行。
另外，选择与1条位线连接的2个NAND串的一方来写入数据。在此，将图12所示的NAND串NS0、NS1、NS4、NS5……所包含的存储单元定位为第奇数个存储单元，将NAND串NS2、NS3……所包含的存储单元定义为第偶数个存储单元。
图13概略性地示出了在向1个存储单元写入2位的情况下的编程顺序。
对于写入，考虑相邻的存储单元的耦合电容来执行该写入。因此，首先，对与字线WL0连接的第偶数个（NS2、NS3……）存储单元执行第一页的编程顺序（ST21）。编程顺序包含数据的写入（编程）以及写入校验（编程校验读取）。在写入后进行写入校验，在写入不充分的情况下，再次进行写入，通过反复进行写入以及写入校验，对存储单元设定预定的阈值电压。
接着，对与字线WL0连接的第奇数个（NS0、NS1、NS4、NS5……）存储单元执行第一页的编程顺序（ST22）。然后，对与相邻的字线WL1连接的第偶数个（NS2，NS3……）存储单元执行第一页的编程顺序（ST23）。接着，对与字线WL1连接的第奇数个（NS0、NS1、NS4、NS5……）存储单元执行第一页的编程顺序（ST24）。
然后，对与字线WL0连接的第偶数个（NS2、NS3……）存储单元执行第二页的编程顺序（ST25）。接着，对与字线WL0连接的第奇数个（NS0、NS1、NS4、NS5……）存储单元执行第二页的编程顺序（ST26）。然后，对与字线WL2连接的第偶数个（NS2、NS3……）存储单元执行第一页的编程顺序（ST27）。进一步，对与字线WL2连接的第奇数个（NS0、NS1、NS4、NS5……）存储单元执行第一页的编程顺序（ST28）。如此来控制写入。
此外，图13示出了向1个存储单元存储2位的情况，但在向1个存储单元存储1位的情况下，例如接着图13所示的步骤ST21～ST24的写入，对步骤27所示的与字线WL2连接的第奇数个（NS0、NS1、NS4、NS5……）存储单元执行第一页的编程顺序（sequence，程序）。也即是，跳过图13的第二页的写入，仅进行第一页的写入。
通过这样的工作，能够向1个存储单元写入1位。
（与字线WL0连接的第偶数个（NS2、NS3……）存储单元的写入顺序）
图14示出了与字线WL0连接的第偶数个（NS2、NS3……）存储单元的写入顺序的例子。
向存储单元写入的数据中的1页量的数据，被存储在构成图9所示的数据存储电路10的数据锁存电路XDL中。
首先，对选择块内的全部NAND串进行充电（ST21-1）。
该情况下，选择线SGD被设定为VSGD，选择线SGS被设定为Vss，选择线SGDE、SGDO被设定为VON（能够使写入状态的第一选择用存储单元SMO、第二选择用存储单元SME为接通状态的电压，例如Vread），位线被设定为Vdd。
接着，将包含第偶数个存储单元的写入对象NAND串连接于位线（ST21-2）。
该情况下，选择线SGD被设定为VSGD，选择线SGS被设定为Vss，选择线SGDE被设定为VON，选择线SGDO被设定为VOFF（使写入状态的第一、第二选择用存储单元SMO为断开状态的电压，例如Vss）。位线在写入数据为“1”的情况下被设定为Vdd，在写入数据为“0”的情况下被设定为Vss。
然后，将第一源极线SRC1设定为VthD（例如耗尽型的NMOS晶体管的阈值电压），将第二源极线SRC2设定为Vdd，对字线WL0施加编程电压Vpgm，对非选择的字线施加Vpass（ST21-3）。如此，数据被写入到与字线WL0连接的第偶数个存储单元中。然后，执行未图示的编程校验，在比目的阈值电压低的情况下再次执行写入工作。
（与字线WL0连接的第奇数个（NS0、NS1、NS4、NS5……）存储单元的写入顺序）
另一方面，图15示出了与字线WL0连接的第奇数个存储单元的写入顺序的例子。
首先，与第偶数个存储单元的写入同样，对选择块内的全部NAND串进行充电（ST22-1）。
该情况下，选择线SGD被设定为VSGD，选择线SGS被设定为Vss，选择线SGDE、SGDO被设定为VON，位线被设定为Vdd。
接着，将包含第奇数个存储单元的写入对象NAND串连接于位线（ST22-2）。
该情况下，选择线SGD被设定为VSGD，选择线SGS被设定为Vss，选择线SGDE被设定为VOFF，选择线SGDO被设定为VON。位线在写入数据为“1”的情况下被设定为Vdd，在写入数据为“0”的情况下被设定为Vss。
然后，将第一源极线SRC1设定为VthD（例如耗尽型的NMOS晶体管的阈值电压），将第二源极线SRC2设定为Vdd，对字线WL0施加编程电压Vpgm，对非选择的字线施加Vpass（ST22-3）。如此，向与字线WL0连接的第奇数个存储单元写入数据。然后，执行未图示的编程校验，在比目的阈值电压低的情况下再次执行写入工作。
（编程顺序的变形例）
在图13所示的编程顺序的情况下，由于在对第偶数个存储单元进行了写入之后，对第奇数个存储单元进行写入，所以先被写入的第偶数个存储单元的阈值电压有可能会变动。
图16表示在向1个存储单元写入2位的情况下的编程顺序的变形例。
该变形例中，在1个编程顺序中执行第偶数个（NS2、NS3、……）存储单元的编程、第奇数个（NS0、NS1、NS4、……）存储单元的编程、第偶数个（NS2、NS3、……）存储单元的编程校验读取以及第奇数个（NS0、NS1、NS4、……）存储单元的编程校验读取，在写入后进行写入校验，在写入不充分的情况下再次进行写入，通过反复进行写入以及写入校验来在预定的阈值电压写入1条字线的数据，然后执行下一条字线的编程顺序。
即，对与字线WL0连接的存储单元执行第一页的上述编程顺序（ST31），然后，对与字线WL1连接的存储单元执行第一页的上述编程顺序（ST32）。接着，对与字线WL0连接的存储单元执行第二页的上述编程顺序（ST33），然后，对与字线WL2连接的存储单元执行第一页的上述编程顺序（ST34）。然后，对与字线WL1连接的存储单元执行第二页的上述编程顺序（ST35）。
通过设为这样的编程顺序，能够防止存储单元的阈值电压的变动。
此外，图16示出了向1个存储单元写入2位的情况下的编程顺序，而在向1个存储单元写入1位的情况下，例如在执行了图16所示的步骤ST31、ST32之后，对步骤ST34所示的与字线WL2连接的存储单元执行第一页的上述编程顺序。
通过这样的工作，能够向1个存储单元写入1位。
（读取工作）
图17A、17B示出了读取工作。
读取工作与写入工作同样地，对与字线连接的第偶数个存储单元和第奇数个存储单元分别进行读取。
如图17A所示，在读取第偶数个存储单元的数据的情况下，将选择线SGD和选择线SGS设定为VSG，将选择线SGDE设定为VON，将选择线SGDO设定为VOFF，对位线施加预定的电位VBL。进一步，将第一源极线SRC1、第二源极线SRC2一起设定为VSRC（例如1V）。另外，如图10A、10B所示，选择字线根据所读取的数据而被设定为读取电平“LMR”、“AR”、“BR”、“CR”中的任一方。另外，将非选择的字线设定为Vread，执行读取工作（ST41）。
在存储单元的阈值电压比字线的电平低的情况下，存储单元变为接通，位线的电位变为低电平，在存储单元的阈值电压比字线的电平高的情况下，存储单元变为断开，位线的电位保持为高电平。该位线的电压由数据存储电路10来读取。
另一方面，在读取第奇数个存储单元的数据的情况下，将选择线SGD和选择线SGS设定为VSG，将选择线SGDE设定为VOFF，将选择线SGDO设定为VON，对位线施加预定的电位VBL。进一步，将第一源极线SRC1、第二源极线SRC2一起设定为VSRC。另外，如图10A、10B所示，选择字线根据所读取的数据而被设定为读取电平“LMR”、“AR”、“BR”、“CR”中的任一方。另外，将非选择的字线设定为Vread，执行读取工作（ST42）。
如上所述来读取第偶数个和第奇数个存储单元的数据。
根据上述第一实施方式，相邻的2个NAND串通过1个通孔与位线连接。因此，能够削减通孔的数量，即使在单元微细化的情况下，也能够将相邻的2个NAND串连接于位线。
另外，各NAND串分别具有第一选择用存储单元SMO、第二选择用存储单元SME。因此，能够通过第一选择用存储单元SMO、第二选择用存储单元SME使相邻的2个NAND串中的一方为选择状态，使另一方为非选择状态，能够选择2个NAND串中的一方或另一方。
进而，相邻的2个NAND串中的一方的NAND串连接于第一源极线，另一方的NAND串连接于第二源极线。因此，能够选择性地对相邻的2个NAND串的第一选择用存储单元SMO、第二选择用存储单元SME进行写入。
另外，如图13所示，交替地选择第一NAND串NS1、第二NAND串NS2，从源极线SRC1、SRC2侧的存储单元依次进行写入。因此，能够防止存储单元的阈值电压的变动。
（第二实施方式）
图18示出了第二实施方式。第二实施方式表示擦除顺序的变形例。
上述第一实施方式中，在擦除工作之后，对选择块内的第一选择用存储单元SMO、第二选择用存储单元SME进行了写入，但没有进行校验工作。
在第二实施方式中，在第一选择用存储单元SMO、第二选择用存储单元SME的写入后，进行校验工作，通过反复进行写入以及校验，直到第一选择用存储单元SMO、第二选择用存储单元SME的阈值电压达到校验电平，从而使第一选择用存储单元SMO、第二选择用存储单元SME的阈值电压分布缩小。
即，如图18所示，将选择块擦除（ST51），对第二选择用存储单元SMO进行写入（ST52）。然后执行校验读取（ST53）。接着，基于所读取的数据对写入是否充分进行校验（ST54）。该校验的结果，在存在写入不充分的第二选择用存储单元SME的情况下，再次对该第二选择用存储单元SME进行写入（ST52）。如此，反复进行步骤ST52、ST53、ST54的工作，直到校验的结果变为OK。
具体而言，在步骤ST52中，将第一源极线SRC1设定为Vss，将第二源极线SRC2设定为Vdd，将选择线SGD设定为Vss，将选择线SGS设定为VSGD。进一步，将与由选择线SGDE选择的存储单元连接的位线设定为低电平，将与由选择线SGDO选择的存储单元连接的位线设定为高电平。
然后，将选择线SGS从VSGD设定为Vss，将选择线SGD从Vss设定为约0.6V，将位线BL设定为Vss。然后，当将与成为入的选择线SGDE对应的位线从Vss设定为Vdd（数据“1”）时，与该位线连接的第二选择用存储单元SGDE接通，电位Vdd被供给到成为非写入的第一选择用存储单元SGDO的漏极。
然后，在将选择线SGD从约0.6V设定为Vss之后，将选择线SGDE设定为Vpgm，将选择线SGDO设定为Vpass，将全部字线WL0～WL127设定为Vpass。于是，仅对与选择线SGDE连接的第二选择用存储单元SME进行写入。
然后，在步骤ST53中，对第二选择用存储单元SME进行校验读取。校验读取的顺序与读取工作相同。
接着，在步骤ST54中，对校验读取的结果进行判断，对写入不充分的第二选择用存储单元SME进行写入。
然后，与第二选择用存储单元SME同样地，进行第一选择用存储单元SMO的写入（ST55）、校验读取（ST56），对校验读取的结果进行判断（ST57），在该判断的结果为存在写入不充分的第一选择用存储单元SMO的情况下，反复进行步骤ST55、ST56、ST57。
根据上述第二实施方式，在第一选择用存储单元SMO、第二选择用存储单元SME的写入后，进行校验读取，在存在写入不重复的第一选择用存储单元SMO或第二选择用存储单元SME的情况下，再次对这些单元进行写入。因此，能够使第一选择用存储单元SMO、第二选择用存储单元SME的阈值电压的分布缩小，能够切实地选择第一选择用存储单元SMO、第二选择用存储单元SME。
（第三实施方式）
图19、图20示出了第三实施方式。
第一、第二实施方式中，设置第一选择用存储单元SMO、第二选择用存储单元SME、选择线SGDO、SGDE、第一源极线SRC1、第二源极线SRC2，在擦除后，通过选择性地对第一选择用存储单元SMO、第二选择用存储单元SME进行写入，能够选择与字线连接的第偶数个、第奇数个存储单元。
与此相对，在第三实施方式中，如图19、图20所示，不使用第一选择用存储单元SMO、第二选择用存储单元SME、选择线SGDO、SGDE以及第一源极线SRC1、第二源极线SRC2，而设置第一选择门S21、第二选择门S22来作为连接位线与NAND串的选择门S2，并设置与这些第一选择门S21、第二选择门S22连接的第一选择线SGD1、第二选择线SGD2，还设置有1条源极线SRC。
例如与位线BL1相邻的2个NAND串NS1、NS2在对各自的第一选择门S21、S21的漏扩散层进行连接的连接部71中与位线连接。另外，例如与位线BL2相邻的2个NAND串NS3、NS4在对各自的第一选择门S21、S21的漏扩散层进行连接的连接部72中与位线BL2连接。
另一方面，对作为单元源的源极线SRC和NAND串NS1、NS2进行连接的2个选择门S1、S1的源扩散层，在连接部73中连接。该连接部73与源极线SRC连接。另外，连接源极线SRC和NAND串NS3、NS4的2个选择门S1、S1的源扩散层，在连接部74中连接。该连接部74与源极线SRC连接。
设置于各NAND串的第一选择门S21、第二选择门S22被通过离子注入而设定成增强型（E型）或耗尽型（D型）。即，由图19、图20所示的虚线包围的第一选择门S21、第二选择门S22是E型，除此以外的第一选择门S21、第二选择门S22为D型。
进而，图19、图20所示的虚线示出了用于离子注入的掩模的开口。第一开口A1对应于第一选择门S21，第二开口A2对应于第二选择门S22。第一开口A1也对应于相邻的块的第一选择门S21，具有比第二开口A2的面积大的面积。
在着眼于与第一选择线SGD1、第二选择线SGD2连接的多个第一选择门S21、第二选择门S22时，与第一选择线SGD1连接的多个第一选择门S21，朝向行方向而按每2个交替地配置D型和E型。另外，与第二选择线SGD2连接的多个第二选择门S22，朝向行方向而按每2个交替地配置E型和D型。
另一方面，在着眼于例如与位线BL1连接的2个NAND串NS1、NS2所包含的多个第一选择门S21、第二选择门S22时，NAND串NS1的第一选择门S21为D型，第二选择门S22为E型。另外，NAND串NS2的第一选择门S21为E型，第二选择门S22为D型。
在上述结构中，通过将第一选择线SGD1设定为低电平，将第二选择线SGD2设定为高电平，与第二选择线SGD2连接的E型的第二选择门S22变为接通。另外，由于与第一选择线SGD1连接的D型的第一选择门S21为接通状态，所以NAND串NS1与位线BL1连接，NAND串NS4与位线BL2连接。
另外，通过将第一选择线SGD1设定为高电平，将第二选择线SGD2设定为低电平，与第一选择线SGD1连接的E型的第一选择门S21变为接通。另外，由于与第二选择线SGD2连接的D型的第二选择门S22为接通状态，所以NAND串NS2与位线BL1连接，NAND串NS3与位线BL2连接。
如此，通过配置D型和E型的第一选择门S21、第二选择门S22，能够通过第一选择线SGD1、第二选择线SGD2选择性地将与1条位线连接的2个NAND串中的一方或另一方连接于位线。
根据上述第三实施方式，将相邻的NAND串NS1、NS2的漏扩散层通过连接部71来连接，将相邻的NAND串NS3、NS4的漏扩散层通过连接部72来连接，在连接部71中连接位线BL1，在连接部72中连接位线BL2。因此，即使在元件微细化的情况下，也能够防止位线接触的数量的增加。
而且，将与第一选择线SGD1连接的多个第一选择门S21和与第二选择线SGD2连接的多个第二选择门S22在行方向上按每2个交替地设定成D型和E型，将用于对与1条位线连接的2个NAND串进行选择的第一选择门S21和第二选择门S22交替地设定成D型和E型。因此，在擦除后，不对第一选择门S21和第二选择门S22进行写入就能够选择与1条位线连接的2个NAND串。因此，能够简化擦除顺序。
（第四实施方式）
图21、图22示出了第四实施方式。
在上述第三实施方式的情况下，第一选择门S21、第二选择门S22通过使用了掩模的离子注入而设定成E型和D型。如上所述，第二选择门S22用的第二开口A2的面积比第一选择门S21用的第一开口A1的面积小。因此，平板印刷工序增加，制造成本增加。
因此，如图21、图22所示，在第四实施方式中，将与1条位线连接的2个NAND串中的一方的NAND串的第一选择门S21设为E型，其他的第一选择门S21、第二选择门S22全部为D型。
进而，如图21、图22所示，设置与选择线SGDO连接的第一选择用存储单元SMO。该第一选择用存储单元SMO如第一、第二实施方式那样在擦除后在行方向上按每2个而进行写入，并设定阈值电压。在图21、图22中，由虚线包围的第一选择用存储单元SMO表示被写入的存储单元。即，对与1条位线连接的2个NAND串中的、第一选择门S21没被设定成E型的NAND串的第一选择用存储单元SMO进行写入。
在该结构中，当将选择线SGD1设定为高电平，将选择线SGD2、SGDO设定为低电平时，E型的第一选择门S21变为接通，进行写入的第一选择用存储单元SMO变为断开。因此，NAND串NS2与位线BL1连接，NAND串NS3与位线BL2连接。
另外，当将选择线SGD1设定为低电平，将选择线SGD2、SGDO设定为高电平时，E型的第一选择门S21变为断开，进行写入的第一选择用存储单元SMO变为接通。因此，NAND串NS1与位线BL1连接，NAND串NS4与位线BL2连接。
根据上述第四实施方式，由于不需要第二选择门S22用的开口A2，所以能够简化平板印刷工序，能够降低制造成本。
另外，由于能够将源极线的数量削减成1条，所以能够削减芯片的面积。
上面说明了本发明的几个实施方式，但是这些实施方式是作为例子而举出的，并不是要限定发明范围。这些新的实施方式可以以其他的各种各样的方式来实施，可以在不脱离发明要旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围和要旨中，并且包含于权利要求所记载的发明及其同等的范围内。

Claims (8)

1.一种半导体存储装置，其特征在于，具有：
第一NAND串，其串联连接有多个存储单元和第一选择用存储单元、第二选择用存储单元的各源漏扩散层；
第二NAND串，其串联连接有多个存储单元和第三选择用存储单元、第四选择用存储单元的各源漏扩散层，所述第三选择用存储单元与所述第一选择用存储单元同时被选择，且阈值电压不同于所述第一选择用存储单元的阈值电压，所述第四选择用存储单元与所述第二选择用存储单元同时被选择，且阈值电压不同于所述第二选择用存储单元的阈值电压；
位线，其与所述第一NAND串、所述第二NAND串对应地配置；
第一源极线，其连接于所述第二NAND串；
第二源极线，其连接于所述第一NAND串；和
多条字线，其选择所述多个存储单元中的配置在行方向上的多个存储单元，
在写入时，由所述第一～第四选择用存储单元选择出的第一NAND串的第一存储单元被写入，接着，第二NAND串的与所述第一存储单元同时被选择的第二存储单元被写入，接着，所述第一NAND串的与所述第一存储单元相邻的第三存储单元被写入，所述第二NAND串中与所述第三存储单元同时被选择的第四存储单元被写入。
2.根据权利要求1所述的半导体存储装置，其特征在于，
在所述第一NAND串的写入时，将所述第一源极线设定成第一电压，将所述第二源极线设定成比所述第一源极线的电压低的第二电压，对所选择出的字线施加编程电压。
3.根据权利要求2所述的半导体存储装置，其特征在于，
在所述第二NAND串的写入时，将所述第一源极线设定成所述第二电压，将所述第二源极线设定成所述第一电压，对所选择出的字线施加编程电压。
4.根据权利要求1所述的半导体存储装置，其特征在于，
所述位线在所述第一NAND串和所述第二NAND串之间与所述第一NAND串、所述第二NAND串连接。
5.一种半导体存储装置，其特征在于，具有：
第一NAND串，其串联连接有多个存储单元和第一选择用存储单元、第二选择用存储单元的各源漏扩散层；
第二NAND串，其串联连接有多个存储单元和第三选择用存储单元、第四选择用存储单元的各源漏扩散层，所述第三选择用存储单元与所述第一选择用存储单元同时被选择，且阈值电压不同于所述第一选择用存储单元的阈值电压，所述第四选择用存储单元与所述第二选择用存储单元同时被选择，且阈值电压不同于所述第二选择用存储单元的阈值电压；
位线，其与所述第一NAND串、所述第二NAND串对应地配置；
第一源极线，其连接于所述第二NAND串；
第二源极线，其连接于所述第一NAND串；和
多条字线，其选择所述多个存储单元中的配置在行方向上的多个存储单元，
在写入时，由所述第一～第四选择用存储单元选择所述第一NAND串，在对所述第一NAND串的所述第一存储单元进行了写入之后，由所述第一～第四选择用存储单元选择所述第二NAND串，在对所述第二NAND串的所述第二存储单元进行了写入之后，执行所述第一存储单元的校验读取以及所述第二存储单元的校验读取，在所述校验读取的结果为向存储单元的写入不充分的情况下，再次对所述第一NAND串的所述第一存储单元以及所述第二NAND串的所述第二存储单元进行写入，
所述位线在所述第一NAND串和所述第二NAND串之间与所述第一NAND串、所述第二NAND串连接。
6.根据权利要求5所述的半导体存储装置，其特征在于，
在所述第一NAND串的写入时，将所述第一源极线设定成第一电压，将所述第二源极线设定成比所述第一源极线的电压低的第二电压，对所选择出的字线施加编程电压。
7.根据权利要求6所述的半导体存储装置，其特征在于，
在所述第二NAND串的写入时，将所述第一源极线设定成所述第二电压，将所述第二源极线设定成所述第一电压，对所选择出的字线施加编程电压。
8.一种半导体存储装置，具有：
第一NAND串，其串联连接有多个存储单元和第一选择用存储单元、第二选择用存储单元的各源漏扩散层；
第二NAND串，其串联连接有多个存储单元和第三选择用存储单元、第四选择用存储单元的各源漏扩散层，所述第三选择用存储单元与所述第一选择用存储单元同时被选择，且阈值电压不同于所述第一选择用存储单元的阈值电压，所述第四选择用存储单元与所述第二选择用存储单元同时被选择，且阈值电压不同于所述第二选择用存储单元的阈值电压；
位线，其与所述第一NAND串、所述第二NAND串对应地配置；
第一源极线，其连接于所述第二NAND串；
第二源极线，其连接于所述第一NAND串；和
多条字线，其选择所述多个存储单元中的配置在行方向上的多个存储单元，
在写入时，由所述第一～第四选择用存储单元选择所述第一NAND串，在对所述第一NAND串的所述第一存储单元进行了写入之后，由所述第一～第四选择用存储单元选择所述第二NAND串，在对所述第二NAND串的所述第二存储单元进行了写入之后，执行所述第一存储单元的校验读取以及所述第二存储单元的校验读取，在所述校验读取的结果为向存储单元的写入不充分的情况下，再次对所述第一NAND串的所述第一存储单元以及所述第二NAND串的所述第二存储单元进行写入，接着，所述第一NAND串的与所述第一存储单元相邻的第三存储单元被写入，所述第二NAND串中在位线方向上与所述第三存储单元相邻的第四存储单元被写入，
所述位线在所述第一NAND串和所述第二NAND串之间与所述第一NAND串、所述第二NAND串连接，
在所述第一NAND串的写入时，将所述第一源极线设定成第一电压，将所述第二源极线设定成比所述第一源极线的电压低的第二电压，对所选择出的字线施加编程电压，
在所述第二NAND串的写入时，将所述第一源极线设定成所述第二电压，将所述第二源极线设定成所述第一电压，对所选择出的字线施加编程电压。
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