KR19980042027A

KR19980042027A - 불휘발성 반도체 기억 장치

Info

Publication number: KR19980042027A
Application number: KR1019970057566A
Authority: KR
Inventors: 다나까도모하루; 미야모또준이찌; 사꾸이고지
Original assignee: 니시무로다이조; 가부시끼가이샤도시바
Priority date: 1996-11-01
Filing date: 1997-11-01
Publication date: 1998-08-17
Also published as: JPH10144085A; DE69722133T2; EP0840326B1; DE69722133D1; EP0840326A2; JP3397600B2; TW373337B; EP0840326A3; US5847992A

Abstract

메모리셀 이외의 제어 회로를 간소하게 할 수 있는 다치(多値) 기억 방식의 EEPROM을 제공하는 것을 목적으로 하고 있다.

다치 기억 방식의 EEPROM에서의 각 비트선 BL에, 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 데이타 기억 회로(9)를 설치하고, 기록시에 이들 데이타 기억 회로에 기억되어 있는 제어 데이타에 기초하여 각각 대응하는 비트선에 기록 제어 전압을 인가하고, 판독시에 각각 대응하는 비트선에 상기 각 데이타 기억 회로에 기억되어 있는 제어 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가한다. 그리고, 기록 검증시에 메모리셀의 기록 상태에 의해서 변조된 대응하는 비트선 상의 판독 비트선 신호의 값을 검출하고, 메모리셀의 기록 상태에 따라서 데이타 기억 회로에 기억되어 있는 제어 데이타를 변경하는 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치

본 발명은 전기적으로 재기록 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것으로 특히 1개의 메모리셀에 1비트 보다 많은 정보를 기억시키는 다치 기억을 행하는 EEPROM에 관한 것이다.

EEPROM의 메모리셀의 1개로서, 반도체 기판 상에 전하 축적층(부유 게이트)과 제어 게이트가 적층 형성된 MOSFET 구조를 갖는 것이 알려져 있다. 통상, 부유 게이트에 축적된 전하량에 의해서, 데이타 0 또는 1을 기억하고, 1개의 셀에 1비트의 데이타를 기억한다. 이것에 대해 보다 고밀도인 EEPROM을 실현시키기 위해서, 1개의 셀에 다비트분의 데이타를 기억시키는 다치 기억 방식도 알려져 있다. 예를 들면, 4치 기억 방식에서는 데이타 0, 1, 2, 3을 하나의 셀에 기억시키기 위해서 데이타에 대응한 4개의 전하량을 부유 게이트에 축적한다.

다음에, 4치 기억 방식을 예로 들어 데이타의 기억 상태의 일례를 설명한다. 부유 게이트의 전하량이 0인 상태를 중성 상태로 하고 중성 상태에서 플러스의 전하를 축적한 상태를 소거 상태로 한다. 또한, 소거 상태를 데이타 0에 대응시킨다. 예를 들면, 소거는 기판에 고전압(내지 20V)을 인가하고, 제어 게이트를 0V로 설정하여 행해진다. 한편, 중성 상태에서 마이너스의 전하를 축적한 상태를 데이타 1의 상태로 한다. 데이타 2의 상태도 중성 상태에서 마이너스의 전하를 축적한 상태이지만, 마이너스의 전하량이 데이타 1의 상태의 마이너스의 전하량 보다 많아진다. 데이타 3인 상태는 더욱 마이너스의 전하량이 많아진다. 예를 들면, 기록 동작 중 기판, 소스 및 드레인을 각각 0V, 제어 게이트를 고전압(내지 20V)으로 설정하여 마이너스의 전하를 부유 게이트에 축적하여 데이타 1, 2, 3을 기록한다. 또한, 기록 동작 중 기판을 0V, 소스 및 드레인을 각각 10V, 제어 게이트를 고전압(내지 20V)으로 설정하여 부유 게이트 중의 전하를 유지하고 데이타 0을 메모리셀에 기억한다. 이것에 의해서, 4개의 기록 상태(0, 1, 2 및 3)가 메모리셀 중에 실현된다.

그런데, 다치 기억 EEPROM의 1개로서 복수의 바이트분의 데이타를 일괄해서 메모리셀에 다치 레벨 데이타로서 기록하는 것이 알려져 있다(예를 들면, 본출원인에 의한 특개평 7-93979호 공보 참조). 이와 같이 일괄해서 기록을 행하는 것은 기록 시간을 단축하기 위해서이다. 이 공보에 기재되어 있는 다치 기억 EEPROM은 개개의 메모리셀에 다치 데이타를 기록하기 위한 제어 데이타를 기억하는 복수의 데이타 기억 회로를 구비하고 있다. 또한, 기록 상태를 정밀도 좋게 제어하기 위해서, 기록 동작 후에 메모리셀의 기록 상태를 검출하고 기록이 불충분 한 메모리셀이 있으면, 그 메모리셀에만 기록을 촉진하도록 하는 기록 전압을 인가하도록 데이타 기억 회로의 제어 데이타가 변경되게 되어 있다. 변경된 제어 데이타를 이용하여 재차 기록 동작이 행해지고, 모든 선택된 메모리셀이 충분히 기록될 때 까지 기록 동작과 기록 상태 검출 동작을 계속할 수 있다.

기록 동작 후에 메모리셀의 기록 상태를 검출할 때는 예를 들면, 메모리셀의 드레인에 판독 신호를 제공하여 메모리셀의 기록 상태에 의해서 변조된 판독 신호를 검출한다. 메모리셀의 기록 상태를 검출하는 경우 그 메모리셀이 최종적으로 어떤 상태(예를 들면, 1 또는 2 또는 3)가 되어야 하는 메모리셀인지를 고려하여 기록이 충분한지의 여부를 판단한다.

그러나, 이러한 데이타 기억 회로의 제어 데이타를 변경하면서 다치 데이타의 기록을 행하는 EEPROM에서는 데이타 기억 회로나 그 제어 회로가 복잡하게 되는 문제가 있었다.

또한, 개개의 데이타 기억 회로는 다치 레벨의 제어 데이타를 기억해야만 하므로 예를 들면, 다치 기억 EEPROM을 2치 기억 EEPROM으로서 이용하는 경우에 다치 레벨의 제어 데이타를 기억할 수 있는 데이타 기억 회로가 복잡해지는 문제가 있었다.

상기한 바와 같이, 다치 기억 방식은 고밀도화를 위한 유효한 수단이지만, 메모리셀 외의 제어 회로가 복잡해지는 문제가 있었다. 또한, 다치 기억 EEPROM을 2치 기억 EEPROM으로서 사용하는 경우에 제어 회로가 복잡해지는 문제가 있었다.

본 발명은 상기 사정을 고려하여 이루어진 것이므로 그 목적으로 하는 바는 메모리셀 외의 제어 회로를 간소하게 할 수 있는 다치 기억 방식의 EEPROM을 제공하는 것에 있다.

또한, 본 발명의 다른 목적은 다치 기억 EEPROM을 2치 기억 EEPROM으로서 사용하는 경우에도 제어 회로를 유효하게 이용할 수 있는 다치 기억 방식의 EEPROM을 제공하는 것에 있다.

본원 제1 발명에서는 상기 과제를 해결하기 위해서, 다음과 같은 구성을 채용하고 있다.

즉, 본 발명에서의 불휘발성 반도체 기억 장치는 각각이 n값(n≥3)의 데이타를 기억 가능한 복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이와, 각각이 상기 복수의 비트선 중의 각각의 어느 1개에 대해 접속되고 각각이 상기 어느 1개의 비트선에 기록 동작 중에 인가하는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 복수의 데이타 기억 회로를 구비하고 또한, 상기 각 데이타 기억 회로는 상기 제어 데이타에 기초하여 각각 대응하는 비트선에 기록 제어 전압을 인가하고 상기 제어 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가하고, 메모리셀의 기록 상태에 의해서 변조된 상기 각각 대응하는 비트선 상의 상기 판독 비트선 신호의 값을 검출하고 메모리셀의 기록 상태에 따라서 상기 제어 데이타가 변경되는 것을 특징으로 한다.

또한, 본 발명이 바람직한 실시 형태에서는 다음의 것을 예로 들 수 있다.

(1) 각각의 상기 데이타 기억 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하는 서브 데이타 회로를 포함하고, 각각의 상기 서브 데이타 회로는 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

(2) 상기 메모리셀은 4치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함한다.

(3) 상기 메모리셀은 3치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함한다.

또한, 본 발명에서의 불휘발성 반도체 기억 장치는 n개(제1, 제2, … 제n) (n≥3)의 기억 레벨 중 하나의 기록 상태를 갖는 복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이와, 각각이 상기 복수의 비트선 중의 각각의 어느 1개에 대해 접속되고 각각이 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 n개(제1, 제2, … 제n) (n≥3)의 논리 레벨 중의 1개의 논리 레벨의 제어 데이타를 기억하는 복수의 데이타 기억 회로를 구비하고, 또한 상기 복수의 데이타 기억 회로는 상기 제어 데이타에 기초하여 각각 대응하는 비트선에 상기 기록 제어 전압을 인가하고, 제i(i=2 내지 n) 논리 레벨의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀의 기록 상태가 상기 제i 논리 레벨에 대응하는 제i(i=2 내지 n) 기억 레벨인지의 여부를 검출하는 경우에 제어 데이타가 제i 논리 레벨 혹은 제1 논리 레벨인 데이타 기억 회로에 대응하는 비트선에 선택적으로 판독 비트선 신호를 인가하고 메모리셀의 기록 상태에 의해서 변조된 상기 각각 대응하는 비트선 상의 상기 판독 비트선 신호의 값을 검출하고 메모리셀의 기록 상태에 따라서 데이타 기억 회로의 제어 데이타가 변경되는 것을 특징으로 한다.

또한, 본 발명에서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀, 복수의 비트선, 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이와, 상기 메모리셀에 기억시키는 기록 상태의 수를 2나 4로 설정하는 제1 혹은 제2 상태를 갖는 전환 수단과 각각이 서브 데이타를 기억하는 복수의 데이타 회로를 구비하고, 상기 전환 수단이 상기 제1 상태인 경우 각각 2개의 상기 데이타 회로가 하나의 데이타 기억 회로로서 작동하고 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중의 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하고 상기 전환 수단이 상기 제2 상태의 경우, 각각 1개의 상기 데이타 회로가 1개의 데이타 기억 회로로서 작동하고 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중의 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 것을 특징으로 한다.

또한, 본 발명이 바람직한 실시 형태로서는 다음의 것을 예로 들 수 있다.

각각의 상기 데이타 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하고 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

또한, 본 발명에서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀, 복수의 비트선, 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이와, 상기 메모리셀에 기억시키는 기록 상태의 수를 2나 3으로 설정하는 제1 혹은 제2 상태를 갖는 전환 수단과, 각각이 서브 데이타를 기억하는 복수의 데이타 회로를 구비하고 상기 전환 수단이 상기 제1 상태의 경우 각각 2개의 상기 데이타 회로가 하나의 데이타 기억 회로로서 작동하고 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하고, 상기 전환 수단이 상기 제2 상태인 경우 각각 1개의 상기 데이타 회로가 하나의 데이타 기억 회로로서 작동하고, 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중의 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 것을 특징으로 한다.

각각의 상기 데이타 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하고, 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

또한, 본 발명에서의 불휘발성 반도체 기억 장치는 각각이 n값(n≥3)의 데이타를 기억 가능한 복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이와, 각각이 상기 복수의 비트선 중 각각의 어느 1개에 대해 설치된 복수의 데이타 기억 회로를 구비하고 상기 복수의 데이타 기억 회로는 상기 각각 대응하는 비트선에 상기 복수의 데이타 기억 회로에 기억되어 있는 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가하고, 메모리셀의 데이타에 의해서 변조된 상기 각각 대응하는 비트선 상의 상기 판독 비트선 신호의 값을 검출하고 기억하는 것을 특징으로 한다.

(1) 각각의 상기 데이타 기억 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하는 서브 데이타 회로를 포함하고 각각의 상기 서브 데이타 회로는 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

본원 제1 발명에 따른 다치〔n(≥3) 값〕 데이타 기억 가능한 EEPROM은 데이타 기억 회로에 기억되어 있는 제어 데이타에 따라 판독 신호를 메모리셀에 선택적으로 인가한다. 이것에 의해서, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다. 또한, 데이타 기억 회로에 기억되어 있는 데이타에 따라 판독 신호를 메모리셀에 선택적으로 인가하기 때문에 데이타 판독도 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

또한, 4치의 기록을 위한 다치 레벨의 제어 데이타를 기억하기 위한 4치 기억 데이타 기억 회로를 2치 기억하는 경우에는, 2개로 나눠 사용함으로써, 효율적인 염가의 EEPROM을 제공할 수 있다.

또한, 3치의 기록을 위한 다치 레벨의 제어 데이타를 기억하기 위한 3치 기억 데이타 기억 회로를 2치 기억하는 경우에는 2개로 나눠 사용함으로써 효율적인 염가의 EEPROM을 제공할 수 있다.

또한, 본원 제2 발명에서는 상기 과제를 해결하기 위해서 다음과 같은 구성을 채용하고 있다.

즉, 본 발명에서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀을 포함하여 구성되는 메모리셀 어레이와, 상기 메모리셀 어레이에 대해 설치되고 상기 메모리셀의 기록 상태를 나타내는 판독 신호를 전송하기 위한 전송선과, 상기 메모리셀 어레이 중의 선택된 메모리셀에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 데이타 기억 회로를 구비하고, 상기 데이타 기억 회로는 제1 서브 데이타 회로와 제2 서브 데이타 회로를 포함하고, 상기 제어 데이타는 상기 제1 서브 데이타 회로에 기억되어 있는 제1 서브 데이타와 상기 제2 서브 데이타 회로에 기억되어 있는 제2 서브 데이타로 구성되며 상기 데이타 기억 회로는 상기 데이타 기억 회로에 기억되어 있는 상기 제어 데이타에 기초하여 선택된 메모리셀에 상기 기록 제어 전압을 인가하고 상기 제2 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제1 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 검출하고 선택된 메모리셀이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제2 서브 데이타를 변경하는 것을 특징으로 한다.

또한, 본 발명이 바람직한 실시 형태로는 다음의 것을 예로 들 수 있다.

(1) 상기 제2 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제1 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제2 서브 데이타 회로에 기억되어 있는 상기 제2 서브 데이타에 따라서 선택적으로 검출한다.

(2) 상기 제1 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 검출하고 선택된 메모리셀이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제1 서브 데이타를 변경한다.

(3) 상기 제1 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제1 서브 데이타 회로에 기억되어 있는 상기 제1 서브 데이타에 따라서 선택적으로 검출한다.

(4) 또한, 상기 제1 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제1 서브 데이타 회로에 기억되어 있는 상기 제1 서브 데이타에 따라서 선택적으로 검출하고 선택된 메모리셀이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제1 서브 데이타를 변경한다.

(5) 상기 메모리셀은 4치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로는 각각 하나의 플립플롭 회로를 포함한다.

(6) 상기 메모리셀은 3치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로는 각각 하나의 플립플롭 회로를 포함한다.

또한, 본 발명에서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀을 포함하여 구성되는 메모리셀 어레이와, 상기 메모리셀 어레이에 대해 설치되고, 메모리셀의 데이타를 나타내는 판독 신호를 전송하기 위한 전송선과, 상기 메모리셀 어레이 중의 선택된 메모리셀의 데이타를 나타내는 판독 데이타를 기억하는 데이타 기억 회로를 구비하고 상기 데이타 기억 회로는 제1 서브 데이타 회로와 제2 서브 데이타 회로를 포함하고, 상기 판독 데이타는 상기 제1 서브 데이타 회로에 기억되어 있는 제1 판독 서브 데이타와 상기 제2 서브 데이타 회로에 기억되어 있는 제2 판독 서브 데이타로 구성되며 상기 제1 서브 데이타 회로는 선택된 메모리셀의 데이타와 상기 제2 판독 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 검출하고 기억하는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시 형태로는 다음의 것을 예로 들 수 있다.

(1) 상기 제1 서브 데이타 회로는 선택된 메모리셀의 데이타와 상기 제2 판독 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제1 서브 데이타 회로에 기억되어 있는 상기 제1 판독 서브 데이타에 따라서선택적으로 검출한다.

(2) 상기 메모리셀은 4치 기억 가능하며 상기 제1 및 제2 서브 데이타 회로는 각각 하나의 플립플롭 회로를 포함한다.

(3) 상기 메모리셀은 3치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로는 각각 하나의 플립플롭 회로를 포함한다.

본원 제2 발명에 따른 EEPROM은 제1 서브 데이타 회로와 제2 서브 데이타 회로를 포함하는 데이타 기억 회로 내에서 선택된 메모리셀의 기록 상태와 제1 서브 데이타로부터 결정되는 전송선 상의 판독 신호의 논리 레벨을 제2 서브 데이타 회로가 검출한다. 경우에 따라서는 더욱 선택된 메모리셀의 기록 상태와 제2 서브 데이타로부터 결정되는 전송선 상의 판독 신호의 논리 레벨을 제1 서브 데이타 회로가 검출한다. 이것에 의해서, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어, 회로를 간소화할 수 있다. 또한, 선택된 메모리셀 데이타와 제2 판독 서브 데이타로부터 결정되는 전송선 상의 판독 신호의 논리 레벨을 제1 서브 데이타 회로가 검출한다. 이것에 의해서, 메모리셀의 데이타의 판독을 간단하게 행할 수 있게 되어, 회로를 간소화할 수 있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

도 1은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 개략 구성을 도시한 블럭도.

도 2는 도 1에 도시한 불휘발성 반도체 기억 장치에 있어서의 메모리셀 어레이 및 비트선 제어 회로의 구성예를 도시한 회로도.

도 3은 도 2에 도시된 메모리셀과 선택 트랜지스터의 단면 구성도.

도 4는 도 2에 도시된 NAND형 셀 유닛과 2개의 선택 트랜지스터의 단면 구성도.

도 5는 도 2에 도시된 메모리셀 어레이와 데이타 기억 회로의 보다 구체적인 구성예에 대해 설명하기 위한 것으로, 2개의 비트선에 주목하여 일부의 회로 구성을 추출하여 도시한 회로도.

도 6은 데이타 기억 회로에서의 도 5에 도시한 회로의 주변의 회로 구성을 도시한 회로도.

도 7은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리셀에 기억되어 있는 4치 데이타의 판독 동작을 도시한 타이밍차트.

도 8은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 데이타 기억 회로에의 제어 데이타의 초기 설정과 기록 동작을 도시한 타이밍차트.

도 9는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 기록검증 동작을 도시한 타이밍차트.

도 10은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리셀에 기억되어 있는 2치 데이타의 판독 동작을 도시한 타이밍차트.

도 11은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 서브 데이타 회로에의 서브 데이타의 초기 설정과 기록 동작을 도시한 타이밍차트.

도 12는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 검증동작을 도시한 타이밍차트.

도 13은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성에 대해 설명하기 위한 것으로, 상기 도 2에 도시된 메모리셀 어레이와 데이타 기억 회로의 보다 구체적인 다른 구성예를 도시한 회로도.

도 14는 도 13에 도시된 회로에서의 클럭 동기식 인버터의 심볼도 및 그 상세한 회로도.

도 15는 데이타 기억 회로에서의 도 13에 도시된 회로의 주변의 회로 구성을 도시한 회로도

도 16은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리셀에 기억되어 있는 4치 데이타의 제1 판독 동작을 도시한 타이밍차트.

도 17은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리셀에 기억되어 있는 4치 데이타의 제2 판독 동작을 도시한 타이밍차트.

도 18은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 데이타 기억 회로에의 제어 데이타의 초기 설정과 기록 동작을 도시한 타이밍차트.

도 19는 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 기록 검증 동작을 도시한 타이밍차트.

도 20은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 기록 검증 동작을 도시한 타이밍차트.

도 21은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제3 기록 검증 동작을 도시한 타이밍차트.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리셀 어레이

2 : 비트선 제어 회로

3 : 컬럼 디코더

4 : 데이타 입출력 버퍼

5 : 데이타 입출력 단자

6 : 워드선 제어 회로

7 : 제어 신호 및 제어 전압 발생 회로

8 : 제어 신호 입출력 단자

9 : 데이타 기억 회로

10 : p형 반도체 기판

11 : n형 확산층

12 : 절연막

13 : 부유 게이트

14 : 절연막

15 : 제어 게이트

16 : 절연막

17 : 선택 게이트

24 : 전송선

M : 메모리셀

S1, S2 : 선택 트랜지스터

WL : 워드선

BL : 비트선

SG : 선택 게이트선

SRC : 소스선

Qn : n채널 MOS 트랜지스터

Qp : p채널 MOS 트랜지스터

CAP1 : 캐패시터

CI : 클럭 동기식 인버터

VCC : 전원 전압

이하, 본 발명의 실시의 형태를 도면을 참조하여 설명한다.

도 1은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치(EEPROM)의 개략 구성을 도시하고 있다.

메모리셀 어레이(1)은 전기적으로 데이타의 재기록이 가능한 복수의 메모리셀이 매트릭스형으로 배치되어 형성된다. 이 메모리셀 어레이(1)에는 상기 각 메모리셀이 행마다 접속되는 복수의 비트선과, 상기 각 메모리셀이 열마다 접속되는 복수의 워드선이 포함되어 있다. 상기 메모리셀 어레이(1)에 대해 비트선을 제어하기 위한 비트선 제어 회로(2)와 워드선을 제어하기 위한 워드선 제어 회로(6)가 설치된다.

상기 비트선 제어 회로(2)는 비트선을 통해 메모리셀 어레이(1) 중의 메모리셀의 데이타를 판독하거나 비트선을 통해 메모리셀 어레이(1) 중의 메모리셀의 상태를 검출하거나 비트선을 통해 메모리셀 어레이(1) 중의 메모리셀에 기록 제어 전압을 인가하여 메모리셀에 기록을 행한다. 이 비트선 제어 회로(2)는 복수의 데이타 기억 회로를 포함하며 컬럼 디코더(3)에 의해서 선택된 데이타 기억 회로로부터 판독된 메모리셀의 데이타는 데이타 입출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터 외부로 출력된다. 또한, 외부로부터 데이타 입출력 단자(5)로 입력된 기록 데이타는, 데이타 입출력 버퍼(4)를 통해서 컬럼 디코더(3)에 의해 선택된 데이타 기억 회로에 초기적인 제어 데이타로서 입력된다.

상기 워드선 제어 회로(6)는 메모리셀 어레이(1) 중의 워드선을 선택하여 판독 혹은 기록 혹은 소거에 필요한 전압을 제공한다.

메모리셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이타 입출력 버퍼(4) 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 의해서 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 외부로부터 제어 신호 입력 단자(8)로 입력되는 제어 신호에 의해서 제어된다.

도 2는 상기 도 1에 도시한 EEPROM에서의 메모리셀 어레이(1) 및 비트선 제어 회로(2)의 구성예를 도시하고 있다.

메모리셀 M이 4개 직렬 접속된 NAND형 셀유닛의 일단이 선택 트랜지스터 S1의 전류 통로를 통해 비트선 BL에 접속되고 타단이 선택 트랜지스터 S2의 전류통로를 통해 공통 소스선 SRC에 접속된다. 메모리셀 M의 제어 게이트 전극은 워드선 WL에 접속되고 선택 트랜지스터 S1, S2의 게이트 전극은 각각 선택 게이트 선SG1, SG2에 접속된다. 1개의 워드선 WL을 공유하는 메모리셀 M은 페이지라고 하는 단위를 형성하고 4페이지로 1블럭을 구성한다. 여기서는 2블럭분이 표시되어있지만, 임의의 정수 예를 들면, 1024블럭 등이라도 좋다. 또한, 비트선 BL은 BL0 내지 BL4223의 4224개가 표시되어 있지만, 임의의 정수 예를 들면, 2112개 등이라도 좋다.

비트선 제어 회로(2)는 복수의 데이타 기억 회로(9)를 포함하고 있다. 여기서는 2개의 비트선 BL에 대해 하나의 데이타 기억 회로(9)가 설치되고 있지만, 임의의 정수개 예를 들면, 1개나 4개나 6개나 9개 등이라도 좋다. 신호 CSL은 컬럼 디코더(3)의 출력 신호로 예를 들면, 비트선 BL0과 BL1에 접속되는 데이타 기억 회로(9)에 기억되어 있는 메모리셀의 데이타는 신호 CSL0와 CSL1에 응답하여 데이타 입출력 버퍼(4)에 출력된다. 또한, 예를 들면 비트선 BL2와 BL3에 접속되는 데이타 기억 회로(9)에 신호 CSL2와 CSL3에 응답하여 데이타 입출력 버퍼(4)로부터 제어 데이타가 초기치로서 전송된다. 데이타 기억 회로(9)는 판독할 때는 어느쪽인지 한쪽 비트선에 접속되는 메모리셀의 데이타를 판독한다. 이것에 대해, 기록할 때에는 어느 한쪽 비트선에 접속되는 메모리 셀에, 기억되어 있는 제어 데이타에 따라 기록 제어 전압을 인가한다. 또한, 기록 상태 검출 시에는, 어느 한쪽 비트선에 접속되는 메모리 셀의 기록 상태를 검출한다.

도 3a, 도 3b는 각각, 상기 도 2에 도시된 메모리 셀 M과 선택 트랜지스터 S1 (S2도 마찬가지)의 단면 구조를 도시하고 있다. 도 3a에 도시된 바와 같이, 메모리 셀 M은 부유 게이트(13)와 제어 게이트(15)가 적층 형성된 MOSFET 구조를 갖고 있다. p형의 반도체 기판(10)의 표면에 소스, 드레인 영역으로서 작용하는 n형의 불순물 확산층(11, 11)이 형성되고, 이들 불순물 확산층(11, 11) 사이의 반도체 기판(10) 상에 절연막(12), 부유 게이트(13), 절연막(14) 및 워드선 WL이 되는 제어 게이트(15)가 순차 적층 형성된다. 도 3b에 도시된 바와 같이, 선택 트랜지스터 Sl은 통상의 MOSFET 구조이고, p형의 반도체 기판(10)의 표면에 소스, 드레인 영역으로서 작용하는 n형의 불순물 확산층(11, 11)이 형성되고, 이들 불순물 확산층(11, 11) 사이의 반도체 기판(10) 상에 절연막(16) 및 선택 게이트 SG가 되는 게이트 전극(17)이 적층 형성된다.

도 4는, 상기 도 2에 도시된 NAND 형 셀 유닛과 2개의 선택 트랜지스터의 단면 구조를 하나로 주목하여 나타낸 것이다. 4개의 메모리 셀 M의 전류 통로가 직렬 접속되고, 이 직렬 접속된 전류 통로의 일단은 선택 트랜지스터 S2의 전류 통로를 통해 소스선 SRC에 접속된다. 또한, 상기 직렬 접속된 전류 통로의 타단은, 선택 트랜지스터 Sl의 전류 통로를 통해 비트선 BL에 접속된다. 선택된 워드선을 예를 들면 WL2로 하면, 기록 시에는 이 선택된 워드선 WL2에 20V가 인가된다. 이것에 대해, 비선택 워드선 WL1, WL3 및 WL4에는 10V가 부여된다. 또한, 선택 게이트 SG1에는 전원 전압 VCC가 부여된다. 선택 게이트 SG2는 0V이다.

예를 들면 4치 기억인 경우, 데이타“1, “2, “3을 기록할 때는, 비트선BL을 0V로 한다. 이것에 따라, 선택 메모리 셀에서는 부유 게이트에 전자가 주입되고 임계치 전압이 플러스가 된다. 데이타“0을 기록하는 경우에는, 비트선 BL을 전원 전압 VCC로 한다. 이 경우, 부유 게이트에는 전자가 주입되지 않는다. 데이타 1, “2, “3을 기록할 때의 비트선 BL의 전압은 0V가 아니라도 좋다. 예를 들면, 데이타“1을 기록할 때 비트선 BL의 전압을 0. 8V로 하고, 데이타 2, 3을 기록할 때의 비트선 BL의 전압을 0V로 해도 좋다. 이것은, 데이타 1을 기억시키기 위해 메모리 셀 M의 부유 게이트로 주입하는 전자의 량은, 데이타2, 3을 기억시키기 위해 주입하는 전자보다 적어도 되기 때문이다. 또한, 데이타 1, 2, 3을 기록할 때의 비트선 BL의 전압은 각각 달라도 된다. 예를 들면, 각각 1. 6V, 0. 8V, 0V로 해도 좋다.

소거시에는, 기판의 전압 Vsub를 20V로 한다. 또한, 선택 게이트 SG1과 SG2, 소스선 SRC, 비트선 BL도 20V로 한다. 소거하는 블럭의 워드선 WL1 내지WL4를 0V로 하면, 전자가 부유 게이트로부터 방출되고, 임계치 전압이 마이너스가 된다(데이타 0의 상태). 소거되지 않은 블럭의 워드선 WL1 내지 WL4를 20V 로 하면, 전자는 부유 게이트로부터 방출되지 않는다.

상기 4치 기억의 경우, 예를 들면 데이타 0에 대응하는 메모리 셀의 임계치 전압이 0V이하, 데이타 1에 대응하는 메모리 셀의 임계치 전압이 0. 4V 내지 0. 8V, 데이타 2에 대응하는 메모리 셀의 임계치 전압이 1. 2V 내지 1. 6V, 데이타3에 대응하는 메모리 셀의 임계치 전압이 2. 0V 내지 2. 4V로 한다. 판독시에는, 선택 워드선 WL2를 전압 Vread로 한다. 비선택 워드선 WL1, WL3 및 WL4는 전원 전압 VCC(예를 들면 3. 3V)로 한다. 선택 게이트 SG1과 SG2도 전원 전압 VCC 로 한다. 소스선 SRC는 0V이다.

(1) 전압 Vread를 0V로 하면, 선택 메모리 셀이 데이타 1이나 2나 3을 기억하고 있으면, 전원 전압 VCC에 충전되어 부유 상태로 된 비트선의 전압은 VCC 레벨 상태 그대로이다. 한편, 선택 메모리 셀이 데이타 0을 기억하고 있으면, 전원 전압 VCC로 충전되어 부유 상태로 된 비트선의 전압은 0V로 내려간다.

(2) 전압 Vread를 1V로 하면, 선택 메모리 셀이 데이타 2나 3을 기억하고 있으면, 전원 전압 VCC로 충전되어 부유 상태로 된 비트선의 전압은 VCC 레벨 상태 그대로이다. 이것에 대해, 선택 메모리 셀이 데이타 0이나 1을 기억하고 있으면, 전원 전압 VCC로 충전되어 부유 상태로 된 비트선의 전압은 0V로 내려간다.

(3) 전압 Vread를 1. 8V 로 하면, 선택 메모리 셀이 데이타 3을 기억하고 있으면, 전원 전압 VCC로 충전되어 부유 상태로 된 비트선의 전압은 VCC 레벨 상태 그대로이다. 한편, 선택 메모리 셀이 데이타 0이나 1이나 2을 기억하고 있으면, 전원 전압 VCC에 충전되어 부유 상태로 된 비트선의 전압은 0V로 내려 간다.

상술한 (1) 내지 (3)과 같이, 전압 Vread를 변화시킬 때의 비트선의 전압을 검출함으로써, 메모리 셀 M에 기억되어 있는 데이타가 판정된다.

도 5는, 상기 도 2에 도시된 메모리 셀 어레이(1)와 데이타 기억 회로(9)의 보다 구체적인 구성예에 대해 설명하기 위한 것으로, 비트선 BLi와 BLi+1에 주목하여 일부 회로 구성을 추출하여 도시하고 있다. 여기서는, 4치 기억 EEPROM의 구성예를 도시한다.

데이타 기억 회로(9) 중에는, 제1 및 제2 서브 데이타 회로(20, 21)가 설치되어 있다. 이들 제1 및 제2 서브 데이타 회로(20, 21)는 각각, 기록 시에 0 혹은 1의 서브 데이타를 기억시키고, 각각 비트선 신호의 H 레벨에 응답하여 기억되어 있는 1의 서브 데이타를 0의 서브 데이타로 변경하여 0의 서브 데이타를 유지하도록 구성되어 있다. 또한, 제1 및 제2 서브 데이타 회로(20, 21)는 각각 판독 시에 0 혹은 1의 판독 서브 데이타를 기억시키고, 각각 비트선 신호의 H 레벨에 응답하여 기억되어 있는 1의 판독 서브 데이타를 0의 판독 서브 데이타로 변경하여 0의 판독 서브 데이타를 유지하도록 구성되어 있다.

즉, p채널 MOS 트랜지스터 Qp1과 Qp2, 및 n채널 MOS 트랜지스터 Qn1, Qn2, Qn3, Qn4, Qn6으로 제1 서브 데이타 회로(20)를 구성한다. 또한, p 채널 MOS 트랜지스터 Qp4와 Qp5, 및 n채널 MOS 트랜지스터 Qn10, Qn11, Qn12, Qn13, Qn15, Qn16으로 제2 서브 데이타 회로(21)를 구성한다. p채널 MOS 트랜지스터 Qp3과 Qp6은 각각, 상기 제1 및 제2 서브 데이타 회로(20, 21)를 리셋트하기 위한 것이다. 제1 서브 데이타 회로(20)가 리셋트되면, 이 서브 데이타 회로(20)의 노드 Ni는 H 레벨로 된다. 이 상태는 제1 서브 데이타 회로(20)가 1의 제1 판독 서브 데이타 혹은 1의 제1 서브 데이타를 기억하고 있는 상태이다. 또한, 제2 서브 데이타 회로(21)가 리셋트되면, 이 서브 데이타 회로(21)의 노드 Ni+1은 H 레벨이 된다. 이 상태는 제2 서브 데이타 회로(21)가 1의 제2 판독 서브 데이타 혹은 1의 제2 서브 데이타를 기억하고 있는 상태이다. 제1 서브 데이타 회로(20) 내의 노드 Ni가 L 레벨의 상태는, 이 제1 서브 데이타 회로(20)가 0의 제1 판독 서브 데이타 혹은 0의 제1 서브 데이타를 기억하고 있는 상태이다. 제2 서브 데이타 회로(21) 내의 노드 Ni+1이 L 레벨의 상태는, 이 제2 서브 데이타 회로(21)가 0의 제2 판독 서브 데이타 혹은 0의 제2 서브 데이타를 기억하고 있는 상태이다.

n채널 M0S 트랜지스터 Qn5 및 Qn14는, 제1 및 제2 서브 데이타 회로(20, 21)와 데이타 입출력선 IO를 전기적으로 접속하기 위한 것이다. 각각의 게이트 전극에는, 컬럼 디코더(3)의 출력 신호 CSLi 및 CSLi+1이 부여된다. 예를 들면, 신호CSLi가 H 가 되면, 비트선 BLi와 BLi+1에 설치된 데이타 기억 회로(9) 중의 제1 서브 데이타 회로(20)와 데이타 입출력선 IO가 전기적으로 접속된다. 데이타 입출력선 IO는 도 1에 도시된 데이타 입출력 버퍼(4)에 접속되어 있고, 이 제1 서브 데이타 회로(20)에 서브 데이타를 설정할 수 있다. 혹은, 이 제1 서브 데이타 회로(20)의 판독 서브 데이타를 데이타 입출력 버퍼(4)로 출력할 수 있다. 또, 데이타 입출력선 IO는, 도 2에 도시된 데이타 기억 회로(9) 모두에게 공통이다.

n 채널 MOS 트랜지스터 Qn7 및 Qn17은, 제1 및 제2 서브 데이타 회로(20, 21)와 비트선 BLi 혹은 BLi+1의 전기적 접속을 제어한다. 신호 BLCl이 H이고 BLC2가 L이면, 제1 및 제2 서브 데이타 회로(20, 21)와 비트선 BLi가 전기적으로 접속된다. 신호 BLC1이 L이고 BLC2가 H이면, 제1 및 제2 서브 데이타 회로(20, 21)와 비트선 BLi+1이 전기적으로 접속된다.

n 채널 MOS 트랜지스터 Qn8 및 Qn18은, 비트선 BLi와 전압 VBL1과의 전기적 접속, 비트선 BLi+1과 전압 VBL2과의 전기적 접속을 각각 제어한다. 신호PRE1이 H 이면 비트선 BLi와 전압 VBL1이 전기적으로 접속되고, 신호 PRE2가 H 이면 비트선 BLi+1과 전압 VBL2가 전기적으로 접속된다.

n채널 MOS 트랜지스터 Qn9는, 신호 CMOD가 H일 때에, 제1 및 제2 서브 데이타 회로(20, 21)를 전기적으로 접속한다. 이에 따라, 데이타 기억 회로(9)는 4치 기억의 제어 상태로 되고, 비트선 BLi나 BLi+1 중 어느 한쪽을 제어한다. 이것에 대해, 신호 CMOD가 L일 때에는, 제1 및 제2 서브 데이타 회로(20, 21)가 분리되어 각각 독립 데이타 기억 회로로서 작동하고, 2치 기억의 제어를 행한다. 즉, 제1 서브 데이타 회로(20)는 하나의 데이타 기억 회로로서 비트선 BLi를, 제2 서브 데이타 회로(21)도 하나의 데이타 기억 회로로서 비트선 BLi+1을 제어한다.

신호 RST, SEN1, SEN2, PRO1, PRO2, REG, CMOD, BLC1, BLC2, PRE1, PRE2, 및 전압 VBL1, VBL2는 각각 제어 신호 및 제어 전압 발생 회로(7)의 출력 신호로, 도 2에 도시된 데이타 기억 회로(9)의 모두에게 공통이다. 전압 VCC는 전원 전압으로 예를 들면 3. 3V이다. 신호 CMOD는, 제어 신호 입력 단자(8)에 입력되는 제어 신호에 응답하여 전환해도 좋고, 제어 신호 및 제어 전압 발생 회로(7)의 내부에 신호 CMOD를 H 로 할지 L 로 할지를 기억시켜 놓아도 좋다.

상기된 바와 같은 구성의 서브 데이타 회로(20, 21)에서, 신호 SEN1 혹은 SEN2가 H 로 된 상태에서, 비트선 BLi 혹은 BLi+1의 H 레벨이 n 채널 MOS 트랜지스터 Qn4 혹은 Qn13의 게이트 전극으로 전송되면, n 채널 MOS 트랜지스터 Qn4 혹은 Qn13이 도통하고, 노드 Ni 혹은 Ni+1이 L 레벨로 된다. 이에 따라, 1의 서브 데이타 혹은 판독 서브 데이타는 0의 서브 데이타 혹은 판독 서브 데이타로 변경된다. 0의 서브 데이타 혹은 판독 서브 데이타는, 원래 노드 Ni 혹은 Ni+1이 L 레벨이므로 변경되지 않는다. 또한, 비트선BLi 혹은 BLi+1이 L 레벨일 때에는, n 채널 MOS 트랜지스터 Qn4 혹은 Qn13이 비도통이 되므로, 서브 데이타 혹은 판독 서브 데이타는 변경되지 않는다.

또, 제1 및 제2 서브 데이타 회로(20, 21)는, 상기 실시예의 구성에 상관없이, 상술한 기능을 갖는 여러가지 회로를 사용하여 동일하게 실현할 수 있다.

도 6은, 상기 데이타 기억 회로(9)에서의 도 5에 도시된 회로 주변의 회로구성을 도시하고 있다. 상기 제1 서브 데이타 회로(20)의 노드 Ni에 n 채널 MOS 트랜지스터 Qn19의 게이트 전극과 n 채널 MOS 트랜지스터 Qn21의 전류 통로의 일단이 접속되고, 제2 서브 데이타 회로(21)의 노드 Ni+1에 n 채널 MOS 트랜지스터 Qn20의 게이트 전극과 n 채널 MOS 트랜지스터 Qn22의 전류 통로의 일단이 각각 접속된다. n 채널 MOS 트랜지스터 Qn19, Qn20은 모든 서브 데이타 회로가 0의 서브 데이타를 기억하고 있는지의 여부를 검출하기 위한 회로를 구성하는 것이다. 모든 서브 데이타 회로가 0의 서브 데이타를 기억하고 있는 경우, 신호선 PT와 접지 레벨이 비도통이 되고, 4224개의 서브 데이타 회로 중 하나라도 1의 서브 데이타를 기억하고 있으면, 신호선 PT와 접지 레벨이 도통하게 된다. n 채널 MOS 트랜지스터 Qn21, Qn22는, 모든 서브 데이타 회로에 0의 서브 데이타를 기억시키기 위한 회로를 구성하는 것이다. 신호 PRST가 H 가 되면, 4224개의 서브 데이타 회로에 0의 서브 데이타가 셋트된다.

도 7은, 메모리 셀에 기억되어 있는 4치 데이타의 판독 동작을 도시하고 있다. 여기서는, 비트선 BL0, BL2, …, BLi, …, BL4222가 선택되고(대표적으로 BLi를 도시함), 워드선 WL2가 선택되어 있는 경우를 도시하고, 신호 CMOD는 H으로 4치 기억의 예이다. 기억 레벨을 3레벨로 한정하면 용이하게 3치 기억을 실시할 수 있다.

우선, 신호 PRE1이 L 이 되어 비트선 BLi와 전압 VBL1이 분리된다(t1). 동시에, 신호 BLC1이 H 가 되어 비트선 BLi가 선택된다(t1). 신호 RST에 의해 제1 및 제2 서브 데이타 회로(20, 21)에는 1의 각각 제1 및 제2 판독 서브 데이타가 설정된다 (t1 내지 t2).

신호 REG가 H 가 되어(t2), 비트선 BLi는 제2 서브 데이타 회로(21)에 의해 H 레벨로 충전된다(t2 내지 t3). 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 1. 8V로 된다(t3).

여기서, 메모리 셀 M에 기억되어 있는 데이타와 임계치와의 관계를 표 1에 도시한다.

메모리 셀의 데이타	메모리 셀의 임계치
0123	0V 이하0.4V 내지 0.8V1.2V 내지 1.6V2.0V 내지 2.4V

선택 워드선 WL2가 1. 8V가 되면, 메모리 셀이 3 데이타를 기억하고 있는 경우만 비트선 BLi는 H 상태 그대로이다(도 7에 (1)로 도시함). 그 이외의 경우는 비트선 BLi는 L 이 된다(도 7에 (2)로 도시함). 계속해서, 신호 SEN1과 SEN2를 H 로 하여 변조된 비트선 BLi의 전압을 판독한다(t4 내지 t5). 메모리 셀이 3 데이타를 기억하고 있는 경우만, 제1 및 제2 서브 데이타 회로(20, 21)의 제1 및 제2 판독 서브 데이타는 모두 0 이 된다. 그 이외의 경우는, 제1 및 제2 판독 서브 데이타는 1상태 그대로이다.

신호 REG가 H 가 되어(t5) 비트선 BLi는 제2 서브 데이타 회로(21)에 의해 제2 판독 서브 데이타가 1의 경우만, H 레벨로 충전된다 (t5 내지t6). 비트선 BLi는 제2 서브 데이타 회로(21)에 의해, 제2 판독 서브 데이타가 0의 경우는, L 레벨로 충전된다(t5 ∼ t6, 도 7의 (5)참조). 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 1. 0V로 된다(t6).

선택 워드선 WL2가 1. 0V가 되면, 메모리 셀이 2 데이타를 기억하고 있는 경우만 비트선 BLi는 H 상태 그대로이다(도 7에 (3)로 도시함).

메모리 셀이 1 혹은 0 데이타를 기억하고 있는 경우는 비트선 BLi는 L 이 된다(도 7에 (4)로 도시함). 계속해서, 신호 SEN2를 H 로 함으로써 변조된 비트선 BLi의 전압을 판독한다(t7 내지 t8). 메모리 셀이 2 데이타를 기억하고 있는 경우에만, 제2 판독 서브 데이타는 1으로부터 0 이 된다. 메모리 셀이 1 혹은 0 데이타를 기억하고 있는 경우에는, 제2 판독 서브 데이타는 1 상태 그대로이다. 메모리 셀이 3 데이타를 기억하고 있는 경우에는, 이미 제2 판독 서브 데이타는 0 이다.

신호 REG가 H 가 되고(t8), 비트선 BLi는 제2 서브 데이타 회로(21)에 의해, 제2 판독 서브 데이타가 1인 경우에만, H 레벨로 충전된다 (t8 내지t9). 비트선 BLi는 제2 서브 데이타 회로(21)에 의해, 제2 판독 서브 데이타가 0인 경우에는, L 레벨로 충전된다(t8 내지 t9, 도 7의 (8) 참조). 계속해서, 선택된 블럭의 선택 게이트 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 0V로 된다(t9).

선택 워드선 WL2가 0V가 되면, 메모리 셀이 1 데이타를 기억하고 있는 경우에만 비트선 BLi는 H 상태 그대로이다(도 7에 (6)으로 도시함). 메모리 셀이 0 데이타를 기억하고 있는 경우에는, 비트선 BLi는 L 이 된다(도 7의 (7) 참조). 계속해서, 신호 SEN1을 H 로 하여 변조된 비트선 BLi의 전압을 판독한다(t10 내지 t11). 메모리 셀이 1 데이타를 기억하고 있는 경우에만, 제1 판독 서브 데이타는 1으로부터 0이 된다. 메모리 셀이 0 데이타를 기억하고 있는 경우에는, 제1 판독 서브 데이타는 1 상태 그대로이다. 메모리 셀이 3 데이타를 기억하고 있는 경우에는, 이미 제1 판독 서브 데이타는 0 이다. 메모리 셀이 2 데이타를 기억하고 있는 경우에는, 비트선 BLi의 전압이 메모리 셀에 상관없이 L 이므로 제1 판독 서브 데이타는 1상태 그대로이다.

신호 CSLi가 H 가 되면, 제1 판독 서브 데이타는, 데이타 입출력선 IO에 출력되어 데이타 출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터 외부로 출력된다. 신호 CSLi+1이 H 가 되면, 제2 판독 서브 데이타는, 데이타 입출력선 IO로 출력되어 데이타 출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터, 외부로 출력된다.

판독 동작 중, 비선택 비트선 BLi+1은, 전압 VBL2에 의해 고정된다. 여기서는 예를 들면 0V로 해 놓는다.

표 2에, 메모리 셀의 4치 데이타와 제1 및 제2 판독 서브 데이타의 관계를 도시한다.

메모리 셀의 데이타	제1 판독 서브 데이타	제2 판독 서브 데이타
0123	1010	1100

도 8은, 데이타 기억 회로(9)에의 제어 데이타의 초기 설정과 기록 동작을 도시하고 있다. 여기서는, 비트선 BL0, BL2, …, BLi, …, BL4222가 선택되고(대표적으로 BLi를 도시함), 워드선 WL2가 선택되어 있는 경우를 도시하고 있고, 신호CMOD는 H으로 4치 기억의 예이다. 기억 레벨을 3레벨로 한정하면 용이하게 3치 기억을 실시할 수 있다.

비트선 BLi에 구비된 데이타 기억 회로(9)에의 제어 데이타의 초기 설정은 다음과 같이 행해진다. 제1 서브 데이타 회로(20)의 초기 서브 데이타가 데이타 입출력선 IO로 전송되고, 신호 CSLi가 H으로 되어 우선 제1 서브 데이타 회로(20)에 초기 서브 데이타가 기억된다. 다음에, 제2 서브 데이타 회로(21)의 초기 서브 데이타가 데이타 입출력선 IO로 전송되고, 신호 CSLi+1가 H으로 되어 제2 서브 데이타 회로(21)에 초기 서브 데이타가 기억된다. 이 때, 초기 제어 데이타와 초기서브 데이타의 관계가 하기의 표 3에 도시되어 있다.

초기 제어 데이타	제1 서브 데이타 회로의 초기 서브 데이타	제2 서브 데이타 회로의 초기 서브 데이타
0123	0101	0011

여기서, 모든 초기 제어 데이타 설정 이전에, 신호 PRST를 H 로 함으로써 모든 데이타 기억 회로(9)의 제어 데이타를 0으로 리셋트해 놓는 것이 바람직하다. 나중에 설명하는 바와 같이 제어 데이타 0에 의해 메모리 셀 M의 상태는 변화되지 않으므로, 2112개의 데이타 기억 회로(9) 중, 원하는 데이타 기억 회로에만 외부로부터 초기 제어 데이타를 설정하면 좋다. 물론 2112개 전부의 데이타 기억 회로(9)에 초기 제어 데이타를 외부로부터 설정해도 좋다.

기록 동작으로는, 우선 신호 PRE1이 L 이 되어 비트선 BLi와 전압VBL1이 분리된다(t1). 동시에, 신호 BLC1이 H 가 되어 비트선 BLi이 선택된다(t1). 전압 VBL2가 VCC가 되어 n 채널 MOS 트랜지스터 Qn18을 통해, 비선택 비트선 BLi+1을 VCC로 충전한다(t2 내지 t3). 또한, 신호 PRO1이 H 가 되어 제1 서브 데이타에 따라 선택 비트선 BLi는 충전된다(t2 내지 t3). 이 때 비트선BLi는, 제어 데이타가 0 또는 2의 경우 VCC로 충전되고, 제어 데이타가 1 또는 3인 경우 0V로 된다. 또한, 선택 게이트 SG1과 워드선 WL1 내지 WL4가 VCC로 된다 (t2 내지 t3). 이 후, 신호 PRO2가 1. 8V로 되어 제2 서브 데이타에 따라 선택 비트선 BLi의 전압은 변경된다(t3). 제2 서브 데이타가 0인 경우, 이전에 0V였던 비트선 BLi는 1. 8V보다 n 채널 MOS 트랜지스터 Qn16의 임계치 전압(예를 들면 1V)만큼 낮은 0. 8V로 충전된다. 제2 서브 데이타가 0인 경우, 이전에 VCC였던 비트선 BLi는 n 채널 MOS 트랜지스터 Qn16이 비도통이므로 VCC 상태 그대로이다. 제2 서브 데이타가 1인 경우, n 채널 MOS 트랜지스터 Qn16이 도통이므로 0V이다.

이 결과, 비트선 BLi는 제어 데이타가 0인 경우 VCC로, 제어 데이타가 1인 경우 0. 8V로, 제어 데이타가 2인 경우 0V로, 제어 데이타가 3인 경우 0V로 된다. 선택 워드선 WL2가 20V, 비선택 워드선이 10V로 되어 메모리 셀의 부유 게이트에의 전자 주입이 제어 데이타에 따라 시작된다(t3 내지 t4). 비트선 BL이 0V인 경우, 메모리 셀의 채널과 워드선 사이의 전위차가 20V로 전자 주입이 발생한다. 비트선 BL이 0. 8V인 경우, 메모리 셀의 채널과 워드선 사이의 전위차가 19. 2V로 전자 주입이 발생하지만, 메모리 셀의 채널과 워드선 사이의 전위차가 20V의 경우보다 적다. 비트선 BL이 VCC인 경우, 메모리 셀의 채널과 워드선 사이의 전위차가 작기 때문에 전자 주입이 실질적으로 발생하지 않는다. 워드선WL1 내지 WL4가 VCC로 저하된 (t4 내지 t5) 후, 전압 VBL2가 0V, 신호 PRE1이 H 로 되어 비트선 BLi와 BLi+1은 0V로 리셋트된다(t5 ∼ t6). 전압 VBL1은 0V이다. 또한 워드선 WL1 내지 WL4도 0V로 리셋트된다(t5 내지 t6).

도 9는, 도 8에 도시된 시간 t1 내지 t6에서 행해지는 기록 동작 후의, 메모리 셀의 기록 상태를 검출하는 기록 검증 동작을 도시하고 있다. 여기서는, 비트선 BL0, BL2, …, BLi, …, BL4222가 선택되고(대표적으로 BLi를 도시함), 워드선 WL2가 선택되어 있는 경우를 도시한다. 여기서는, 신호 CMOD는 H으로 4치 기억의 예이다. 기억 레벨을 3레벨로 한정하면 용이하게 3치 기억을 실시할 수 있다.

우선, 신호 PRE1이 L 이 되어 비트선 BLi와 전압 VBL1이 분리된다(t1). 동시에, 신호 BLC1이 H 로 되어 비트선 BLi이 선택된다(t1).

신호 REG가 H 가 되어(t2), 3 및 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는, 제2 서브 데이타 회로(21)에 의해, H 레벨로 충전된다 (t2 내지 t3). 1 및 0의 제어 데이타를 기억하고 있는 데이타 기억 회로(9)에 대응하는 비트선 BLi는, 제2 서브 데이타 회로(21)에 의해, L 레벨로 된다 (t2 내지 t3). 계속해서, 선택된 블럭의 선택 게이트 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 2V로 된다(t3).

선택 워드선 WL2가 2. 0V가 되면, 3 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 3 데이타를 기억하고 있는 상태에 달하면 비트선BLi는 H 상태 그대로이다(도 9의 (1) 참조). 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 3 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BLi는 L 이 된다(도 9의 (2) 참조). 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀은 3의 데이타를 기억하고 있는 상태에 달하지 않으므로 비트선 BLi는 L 이 된다(도 9의 (2)). 1 및 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는 L 상태 그대로이다(도 9의 (3) 참조). 계속해서, 신호 SENl과 SEN2를 H 로 함으로써 변조된 비트선 BLi의 전압을 판독한다(t4 내지 t5). 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 3의 데이타를 기억하고 있는 상태에 달하는 경우에만, 제1 및 제2 서브 데이타 회로(20, 21)의 제1 및 제2 서브 데이타는 모두 0이 되어 제어 데이타는 0으로 변경된다. 그 이외의 경우는, 제1 및 제2 서브 데이타는 유지된다.

신호 PRO1이 H 로 되고(t5), 2 및 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는, 제1 서브 데이타 회로(20)에 의해, H 레벨로 충전된다 (t5 내지 t6). 3 및 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는, 제1 서브 데이타 회로(20)에 의해, L 레벨로 된다(t5 내지 t6). 계속해서, 선택된 블럭의 선택 게이트 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 1. 2V로 된다(t6).

선택 워드선 WL2가 1. 2V가 되면, 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 2 데이타를 기억하고 있는 상태에 달하면 비트선BLi는 H상태 그대로이다(도 9의 (4)). 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 2의 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BLi는 L 이 된다(도 9의 (5)). 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 2 또는 3 데이타를 기억하고 있는 상태에 달하면 비트선 BLi는 H상태 그대로이다(도 9의 (4)). 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 2 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BLi는 L 이 된다 (도 9의 (5)). 3 및 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는 L 상태 그대로이다(도 9의 (6)). 계속해서, 신호 SEN2를 H 로 함으로써 변조된 비트선BLi의 전압을 판독한다(t7 내지 t8). 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 2 데이타를 기억하고 있는 상태에 달하는 경우에만, 제2 서브 데이타 회로(21)의 제2 서브 데이타는 0이 되어 제어 데이타는 0으로 변경된다. 그 이외의 경우는, 제2 서브 데이타는 유지된다.

신호 PRO2가 H으로 되면(t8), 1 및 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는, 제2 서브 데이타 회로(21)에 의해, H 레벨로 충전된다 (t8 내지 t9). 3 및 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선 BLi는, 제2 서브 데이타 회로(21)에 의해, L 레벨로 된다 (t8 내지 t9). 계속해서, 선택된 블럭의 선택 게이트 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 0. 4V로 된다(t9).

선택 워드선 WL2가 0. 4V가 되면, 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하면 비트선BLi는 H상태 그대로이다(도 9의 (7)). 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BLi는 L 이 된다(도 9의 (8)). 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 또는 2 또는 3 데이타를 기억하고 있는 상태에 달하면 비트선 BLi는 H 상태 그대로이다 (도 9의 (7)). 0의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BLi는 L 이 된다 (도 9의 (8)). 3 및 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 비트선BLi는 L 상태 그대로이다(도 9의 (9)). 계속해서, 신호 SEN1을 H 로 함으로써 변조된 비트선 BLi의 전압을 판독한다(t10 내지 t11). 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하는 경우에만, 제1 서브 데이타 회로(20)의 제1 서브 데이타는 0이 되어, 제어 데이타는 0으로 변경된다. 그 이외의 경우에는, 제1 서브 데이타는 유지된다.

상술한 기록 검증 동작으로, 메모리 셀의 기록 상태로부터 데이타 기억 회로(9)에 기억되어 있는 제어 데이타가 표 4와 같이 변경된다.

메모리 셀기록 상태	기록 검증전의제어 데이타	기록 검증후의제어 데이타
0, 1, 2 또는 31 미달12 미달23 미달3	0112233	0102030

즉, 데이타 기억 회로에 기억되어 있는 제어 데이타에 따라, 비트선 BL을 선택적으로 충전하여 기록 검증을 행한다. 이에 따라, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단히 행할 수 있게 되고, 회로를 간소화할 수 있다. 따라서, EEPROM의 저비용화를 도모할 수 있다.

메모리 셀 M에의 데이타 기록은, 도 8의 t1 ∼ t6에 도시되는 기록 동작과, 도 9에 도시되는 기록 검증 동작을, 모든 제어 데이타가 0이 될 때까지 반복하여 행해진다. 초기 제어 데이타가 0이면, 메모리 셀 M의 상태는 변하지 않는다. 초기 제어 데이타가 1이면, 메모리 셀 M에는 1의 기록 상태가 설정된다. 초기 제어 데이타가 2이면, 메모리 셀 M에는 2의 기록 상태가 설정된다. 초기 제어 데이타가 3이면, 메모리 셀 M에는 3의 기록 상태가 설정된다. 모든 제어 데이타가 0인지의 여부는, 도 6에 도시된 회로에서의 신호선 PT와 접지 레벨이 도통인지 비도통인지를 검출하면 알 수 있다. 모든 제어 데이타가 0이면, 신호선 PT와 접지 레벨은 비도통이다. 또한, 기록 동작마다 선택된 워드 WL의 전압을 서서히 증가시켜도 된다.

도 10은, 메모리 셀에 기억되어 있는 2치 데이타의 판독 동작을 도시하고 있다. 여기서는, 모든 비트선 BL0, BL1, …, BLi, BLi+1, …, BL4222, BL4223이 선택되고(대표적으로 BLi와 BLi+1을 도시함), 워드선 WL2가 선택되는 경우를 도시한다. 신호 CMOD는 L으로 2치 기억의 예이다.

우선, 신호 BLC1과 BLC2가 H이 되어 비트선 BLi와 BLi+1이 선택된다 (t1). 신호 RST에 의해 제1 및 제2 서브 데이타 회로(20, 21)에는 1 각각 제1 및 제2 판독 서브 데이타가 설정된다(t1 내지 t2).

전압 VBL1과 VBL2가 VCC로 되어(t2), 비트선 BLi와 BLi+1은 H 레벨로 충전된다(t2 내지 t3). 신호 PRE1과 PRE2가 L 이 되어 비트선 BLi와 전압VBL1, 비트선 BLi+1과 전압 VBL2가 분리되고, 계속해서 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 0V로 된다(t3).

여기서, 메모리 셀 M에 기억되어 있는 데이타와 임계치 전압과의 관계를 표 5에 도시한다.

메모리 셀의 데이타	메모리 셀의 임계치
01	0V 이하0.4V 내지 0.8V

메모리 셀이 1 데이타를 기억하고 있는 경우에는, 비트선 BL1 혹은 BLi+1은 “H 상태 그대로이다 (t3 내지 t4). 메모리 셀이 “0 데이타를 기억하고 있는 경우에는 비트선 BLi 혹은 BLi+1은 “L 이 된다(t3 내지 t4). 계속해서, 신호 SEN1과 SEN2를 “H 로 함으로써 각각 변조된 비트선 BLi와 BLi+1의 전압을 판독한다(t4 내지 t5). 메모리 셀이 “1 데이타를 기억하고 있는 경우에는, 제1 혹은 제2 판독 서브 데이타는 “0이 된다. 메모리 셀이 “0 데이타를 기억하고 있는 경우에는, 제1 혹은 제2 판독 서브 데이타는 “1 상태 그대로이다.

신호 CSLi가 H이 되면, 제1 판독 서브 데이타는, 데이타 입출력선 IO로 출력되고, 데이타 출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터 외부로 출력된다. 신호 CSLi+1이 H 가 되면, 제2 판독 서브 데이타는, 데이타 입출력선 IO로 출력되고, 데이타 출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터 외부로 출력된다.

도 10에 도시된 2치 기억인 경우, 제1과 제2 서브 데이타 회로(20, 21)가 각각 독립의 데이타 기억 회로로서 동작하고, 제1과 제2 판독 서브 데이타는 각각 대응하는 메모리 셀의 데이타로 되어 있다.

도 11은, 서브 데이타 회로에의 서브 데이타의 초기 설정과 기록 동작을 도시하고 있다. 여기서는, 모든 비트선 BL0, BL1, …, BLi, BLi+1, …, BL4222, BL4223이 선택되고(대표적으로 BLi와 BLi+1을 도시함), 워드선 WL2가 선택되는 경우를 도시한다. 여기서는, 신호 CMOD는 L으로 2치 기억의 예이다. 도 11에 도시된 2치 기억의 경우, 제1과 제2 서브 데이타 회로(20, 21)가 각각 독립의 데이타 기억 회로로서 동작하고, 제1과 제2 서브 데이타는 각각 대응하는 메모리 셀에 데이타를 기록하기 위한 제어 데이타로 되어 있다.

서브 데이타의 초기 설정은 다음과 같이 행해진다. 제1 서브 데이타 회로(20)의 초기 서브 데이타가 데이타 입출력선 IO로 전송되고, 신호 CSLi가 H으로 되어 우선 제1 서브 데이타 회로(20)에 초기 서브 데이타가 기억된다. 다음에, 제2 서브 데이타 회로(21)의 초기 서브 데이타가 데이타 입출력선 IO로 전송되고, 신호CSLi+1이 H으로 되어 제2 서브 데이타 회로(21)에 초기 서브 데이타가 기억된다.

여기서, 모든 초기 서브 데이타의 설정 이전에, 신호 PRST를 H 로 함으로써 모든 서브 데이타를 0에 리셋트해 놓는 것이 바람직하다. 나중에 설명하는 바와 같이 서브 데이타0에 의해 메모리 셀 M의 상태는 변화되지 않으므로, 4224개의 서브 데이타 회로 중, 원하는 데이타 기억 회로에만 외부로부터 초기 서브 데이타를 설정하면 좋다. 물론 4224개 모든 서브 데이타 회로에 초기 서브 데이타를 외부로부터 설정해도 좋다.

기록 동작에서는, 우선 신호 PRE1과 PRE2가 L 이 되어 비트선 BLi와 전압 VBL1, 비트선 BLi+1과 전압 VBL2가 분리된다(t1). 동시에, 신호 BLCl과 BLC2가 H 가 되어 비트선 BLi와 BLi+1가 선택된다(t1). 또한, 신호 PRO1과 PRO2가 H으로 되어, 제1 서브 데이타에 따라 선택 비트선 BLi는 충전되고, 제2 서브 데이타에 따라 선택 비트선 BLi+1은 충전된다(t2 내지 t3). 이 때 비트선 BL은, 서브 데이타가 0인 경우 VCC로 충전되고, 서브 데이타가 1인 경우 0V로 된다. 또한, 선택 게이트 SG1과 워드선 WL1 내지 WL4가 VCC로 된다(t2 내지 t3). 다음에, 선택 워드선 WL2가 20V, 비선택 워드선이 10V로 되어 메모리 셀의 부유 게이트에의 전자 주입이 서브 데이타에 따라 시작된다(t3 내지 t4). 비트선BL이 0V인 경우, 메모리 셀의 채널과 워드선 사이의 전위차가 20V로 전자 주입이 발생한다. 비트선 BL이 VCC인 경우, 메모리 셀의 채널과 워드선 사이의 전위차가 작기 때문에 전자 주입이 실질적으로 발생하지 않는다. 워드선 WL1 내지 WL4가 VCC로 떨어진(t4 내지 t5) 후, 신호 PRE1과 PRE2가 H 가 되어 비트선 BLi와 BLi+1은 0V로 리셋트된다(t5 내지 t6). 또한, 워드선 WL1 내지 WL4도 0V로 리셋트된다(t5 내지 t6).

도 12는, 상기 도 11에 도시된 시간 t1 내지 t6에서 행해지는 기록 동작 후의, 메모리 셀의 기록 상태를 검출하는 기록 검증 동작을 나타내고 있다. 여기서는, 모든 비트선 BL0, BL1, …, BLi, BLi+1, …, BL4222, BL4223이 선택되고(대표적으로 BLi와 BLi+1을 도시함), 워드선 WL2가 선택되는 경우를 도시하고 있고, 신호CMOD는 L으로 2치 기억의 예이다.

우선, 신호 BLC1과 BLC2가 H 가 되어 비트선 BLi와 BLi+1이 선택된다(t1). 전압 VBL1과 VBL2가 VCC가 되어(t2) 비트선 BLi와 BLi+1은 H 레벨로 충전된다(t2 내지 t3). 신호 PRE1과 PRE2가 L 이 되어 비트선 BLi와 전압 VBL1, 비트선 BLi+1과 전압 VBL2가 분리되고, 계속해서 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 0. 4V로 된다(t3).

선택 워드선 WL2가 0. 4V 가 되면, 1 서브 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하면 비트선BL은 H 상태 그대로이다(도 12의 (1)). 1의 서브 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BL은 L 이 된다(도 12의 (2)). 0 서브 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하면 비트선 BL은 H 상태 그대로이다(도 12의 (1)). 0의 서브 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하지 않으면 비트선 BL은 L 이 된다(도 12의 (2)).

계속해서, 신호 SEN1과 SEN2를 H으로 함으로써 변조된 비트선 BL의 전압을 판독한다(t5 내지 t6). 1 서브 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리 셀이 1 데이타를 기억하고 있는 상태에 달하는 경우에만, 서브 데이타는 0 으로 변경된다. 그 이외의 경우는, 서브 데이타는 유지된다.

상술한 기록 검증 동작으로, 메모리 셀의 기록 상태로부터 서브 데이타 회로에 기억되어 있는 서브 데이타는 표 6과 같이 변경된다. 여기서는 물론 서브 데이타는 제어 데이타를 뜻한다.

메로리 셀기록 상태	기록 검증전의서브 데이타	기록 검증후의서브 데이타
0 또는 11 미달1	011	010

메모리 셀 M에의 데이타 기록은, 도 11의 t1 내지 t6에 도시된 기록 동작과, 도 12에 도시된 기록 검증 동작을, 모든 서브 데이타(제어 데이타)가 0이 될 때까지 반복하여 행해진다. 초기 제어 데이타가 0이면, 메모리 셀 M의 상태는 변하지 않는다. 초기 제어 데이타가 1이면, 메모리 셀 M에는 1 기록 상태가 설정된다. 모든 서브 데이타가 0인지의 여부는, 도 6에 도시된 회로에서의 신호선 PT와 접지 레벨이 도통인지 비도통인지를 검출하면 알 수 있다. 모든 서브 데이타가 0이면, 신호선 PT와 접지 레벨은 비도통이다. 또한, 기록 동작마다 선택된 워드선 WL의 전압을 서서히 증가시켜도 좋다.

즉, 본 발명에서의 불휘발성 반도체 기억 장치(EEPROM)는, 각각 n값(n≥3)의 데이타를 기억 가능한 복수의 불휘발성 메모리 셀 M, 복수의 비트선 BL, 및 복수의 워드선 WL을 포함하여 구성되는 메모리 셀 어레이(1)와, 각각 상기 복수의 비트선 BL중 각각의 어느 하나에 대해 접속되고, 각각 상기 각각의 어느 하나의 비트선 BL에 기록 동작 중에 인가하는 기록 제어 전압을 결정하는 제어 데이타를 기억하고 있는 복수의 데이타 기억 회로(9)를 구비하고, 또한 상기 각 데이타 기억 회로(9)는, 상기 제어 데이타에 기초하여 각각 대응하는 비트선 BL에 기록 제어 전압을 인가하고, 상기 제어 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가하고, 메모리 셀 M의 기록 상태에 의해 변조된 상기 각각 대응하는 비트선 BL 상의 상기 판독 비트선 신호의 값을 검출하고, 메모리 셀 M의 기록 상태에 따라 상기 제어 데이타가 변경되는 것을 특징으로 한다.

또한, 본 발명이 바람직한 실시 형태로서는 다음의 것을 들 수 있다.

(1) 각각의 상기 데이타 기억 회로(9)는, 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하고 있는 서브 데이타 회로(20)(Qp1, Qp2, Qn1, Qn2, Qn3, Qn4와 Qn6) 및 회로(21)(Qp4, Qp5, Qn10, Qn11, Qn12, Qn13, Qn15와 Qn16)를 포함하고, 각각의 상기 서브 데이타 회로(20, 21)는 상기 비트선 신호의 소정의 신호 레벨에 응답하여, 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고, 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

(2) 상기 메모리 셀 M은 4치 기억 가능하며, 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로(20, 21)를 포함한다.

(3) 상기 메모리 셀 M은 3치 기억 가능하며, 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로(20, 21)를 포함한다.

또한, 본 발명에서의 불휘발성 반도체 기억 장치는, n 개(제1, 제2, …제n) (n≥3)의 기억 레벨 중 하나의 기록 상태를 갖는 복수의 불휘발성 메모리 셀 M, 복수의 비트선 BL, 및 복수의 워드선 WL을 포함하여 구성되는 메모리 셀 어레이(1)와, 각각이 상기 복수의 비트선 BL 중 각각 어느 하나에 대해 접속되고, 각각 상기 각각의 어느 하나의 비트선 BL에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 n개(제1, 제2, … 제n) (n≥3)의 논리 레벨 중 하나의 논리 레벨의 제어 데이타를 기억하고 있는 복수의 데이타 기억 회로(9)를 구비하고, 또한 상기 복수의 데이타 기억 회로(9)는, 상기 제어 데이타에 기초하여 각각 대응하는 비트선 BL에 상기 기록 제어 전압을 인가하고, 제i (i=2 내지 n)의 논리 레벨의 제어 데이타를 기억하고 있는 데이타 기억 회로(9)에 대응하는 메모리 셀의 기록 상태가, 상기 제i 논리 레벨에 대응하는 제i (i=2 내지 n)의 기억 레벨인지의 여부를 검출하는 경우에, 제어 데이타가 제i 논리 레벨 혹은 제1 논리 레벨인 데이타 기억 회로(9)에 대응하는 비트선에 선택적으로 판독 비트선 신호를 인가하고, 메모리 셀 M의 기록 상태에 따라 변조된 상기 각각에 대응하는 비트선 BL 상의 상기 판독 비트선 신호의 값을 검출하고, 메모리 셀 M의 기록 상태에 따라 데이타 기억 회로(9)의 제어 데이타가 변경되는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시 형태로는 다음의 것을 들 수 있다.

(2) 상기 메모리셀 M은 4치 기억 가능하며, 상기 데이타 기억 회로(9)는 2개의 상기 서브 데이타 회로(20, 21)를 포함한다.

(3) 상기 메모리셀 M은 3치 기억 가능하며, 상기 데이타 기억 회로(9)는 2개의 상기 서브 데이타 회로(20, 21)를 포함한다.

또한, 본 발명에 있어서의 불휘발성 반도체 기억 장치는, 복수의 불휘발성 메모리셀 M, 복수의 비트선 BL, 및 복수의 워드선 WL을 포함하여 구성되는 메모리셀어레이(1)와, 상기 메모리셀 M에 기억시키는 기록 상태의 수를 2나 4로 설정하는 제1 혹은 제2 상태를 갖는 전환 수단(7)과, 각각이 서브 데이타를 기억하는 복수의 데이타 회로(20: Qp1, Qp2, Qn1, Qn2, Qn3, Qn4, Qn6) 및 데이타 회로(21: Qp4, Qp5, Qn10, Qn11, Qn12, Qn13, Qn15, Qn16)를 구비하고, 상기 전환 수단(7)이 상기 제1 상태인 경우, 각각 2개의 상기 데이타 회로(20, 21)가 1개의 데이타 기억 회로(9)로서 작동하고, 각각의 상기 데이타 기억 회로(9)가 상기 복수의 비트선 BL 중 각각의 어떤 1개에 대해 전기적으로 접속되고, 각각의 상기 데이타 기억 회로(9)가 상기 각각의 어떤 1개의 비트선 BL에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하고, 상기 전환 수단(7)이 상기 제2 상태인 경우, 각각 1개의 상기 데이타 회로(20, 21)가 1개의 데이타 기억 회로(9)로서 작동하고, 각각의 상기 데이타 기억 회로(9)가 상기 복수의 비트선 BL 중 각각의 어떤 1개에 대해 전기적으로 접속되고, 각각의 상기 데이타 기억 회로(9)가 상기 각각의 어떤 1개의 비트선 BL에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시 형태로서는 다음의 것을 예로 들 수 있다.

각각의 상기 데이타 회로(20, 21)는, 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하고, 상기 비트선 신호의 소정의 신호 레벨에 응답하여, 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고, 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

또한, 본 발명에 있어서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀 M, 복수의 비트선 BL, 및 복수의 워드선 WL을 포함하여 구성되는 메모리셀어레이(1)와, 상기 메모리셀(1)에 기억시키는 기록 상태의 수를 2나 3으로 설정하는 제1 혹은 제2 상태를 갖는 전환 수단(7)과, 각각 이 서브 데이타를 기억하는 복수의 데이타 회로(20: Qp1, Qp2, Qn1, Qn2, Qn3, Qn4, Qn6) 및 데이타 회로(21: Qp4, Qp5, Qn10, Qn11, Qn12, Qn13, Qn15, Qn16)를 구비하고, 상기 전환 수단(7)이 상기 제1 상태인 경우, 각각 2개의 상기 데이타 회로(20, 21)가 1개의 데이타 기억 회로(9)로서 작동하고, 각각의 상기 데이타 기억 회로(9)가 상기 복수의 비트선 BL 중 각각의 어떤 1개에 대해 전기적으로 접속되고, 각각의 상기 데이타 기억 회로(9)가 상기 각각의 어떤 1개의 비트선 BL에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하고, 상기 전환 수단(7)이 상기 제2 상태인 경우, 각각 1개의 상기 데이타 회로(20, 21)가 1개의 데이타 기억 회로(9)로서 작동하고, 각각의 상기 데이타 기억 회로(9)가 상기 복수의 비트선 BL 중 각각의 어떤 1개에 대해 전기적으로 접속되고, 각각의 상기 데이타 기억 회로(9)가 상기 각각의 어떤 1개의 비트선 BL에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시 형태로서는, 다음의 것을 예로 들 수 있다.

또한, 본 발명에 있어서의 불휘발성 반도체 기억 장치는 각각 이 n값(n≥3)의 데이타를 기억 가능한 복수의 불휘발성 메모리셀 M, 복수의 비트선 BL, 및 복수의 워드선 WL을 포함하여 구성되는 메모리셀 어레이(1)와, 각각이 상기 복수의 비트선BL 중 각각의 어떤 1개에 대해 설치된 복수의 데이타 기억 회로(9)를 구비하고, 상기 복수의 데이타 기억 회로(9)는 상기 각각에 대응하는 비트선 BL에 상기 복수의 데이타 기억 회로(9)에 기억되어 있는 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가하고, 메모리셀 M의 데이타에 의해서 변조된 상기 각각에 대응하는 비트선 BL 상의 상기 판독 비트선 신호의 값을 검출하여 기억하는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시 형태로서는, 다음 것을 예로 들 수 있다.

(1) 각각의 상기 데이타 기억 회로(9)는, 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하는 서브 데이타 회로(20: Qp1, Qp2, Qn1, Qn2, Qn3, Qn4, Qn6)를 포함하고, 각각의 상기 서브 데이타 회로(20)는 상기 비트선 신호의 소정의 신호 레벨에 응답하여, 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고, 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지한다.

이상과 같이 하여, 본 발명의 제1 실시 형태에 관한 다치(n (≥3) 값) 데이타 기억 가능한 EEPROM은, 데이타 기억 회로에 기억되어 있는 제어 데이타에 따라서 판독 신호를 메모리셀에 선택적으로 인가한다. 이것에 의해서, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다. 또한, 데이타 기억 회로에 기억되어 있는 데이타에 따라서, 판독 신호를 메모리셀에 선택적으로 인가하기 때문에, 데이타 판독도 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

또한, 4치의 기록을 위한 다치 레벨의 제어 데이타를 기억하기 위한 4치기억 데이타 기억 회로를, 2치 기억하는 경우에는 2개로 나누어 사용함으로써 효율적인 염가의 EEPROM을 제공할 수 있다.

또한, 3치의 기록을 위한 다치 레벨의 제어 데이타를 기억하기 위한 3치기억 데이타 기억 회로를, 2치 기억하는 경우에는 2개로 나누어 사용함으로써 효율적인 염가의 EEPROM을 제공할 수 있다.

도 13은, 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치(EEPROM)의 구성에 대해 설명하기 위한 것으로, 상기 도 2에 도시된 메모리셀 어레이(1)와 데이타 기억 회로(9)의 보다 구체적인 다른 구성예를 도시하고 있다. 도13에서는 비트선 BLi와 BLi+1에 주목하여 일부의 회로 구성을 추출하여 도시하고 있고, 도 5에 도시된 회로에 대응한다. 여기서는, 제1 실시 형태와 마찬가지로, 4치기억 EEPROM의 구성예를 도시한다.

데이타 기억 회로(9) 중에는, 제1 및 제2 서브 데이타 회로(22, 23)가 설치되어 있다. 이들 제1 및 제2 서브 데이타 회로(22, 23)는, 상술한 제1 실시 형태에 있어서의 제1 및 제2 서브 데이타 회로(20, 21)와 동일한 기능을 갖고 있다. 제1 및 제2 서브 데이타 회로(22, 23)는 각각, 기록시에 0 혹은 1의 서브 데이타를 기억하고, 각각 노드 N(i, i+1)의 H 레벨에 응답하여 기억되어 있는 1의 서브 데이타를 0의 서브 데이타로 변경하고, ″0″의 서브 데이타를 유지하도록 구성되어 있다. 또한, 제1 서브 데이타 회로(22)는 판독시에 0 혹은 1의 판독 서브 데이타를 기억하고, 각각 노드 N(i, i+1)의 H 레벨에 응답하여 기억되어 있는 1의 판독 서브 데이타를 0의 판독 서브 데이타로 변경하고, 0의 판독 서브 데이타를 유지하도록 구성되어 있다.

즉, 클럭 동기식 인버터 CI1과 CI2, 및 n채널 MOS 트랜지스터 (Qn32, Qn33, Qn34)로 제1 서브 데이타 회로(22)를 구성한다. 또한, 클럭 동기식 인버터 CI3과 CI4, 및 n채널 MOS 트랜지스터 (Qn38, Qn39, Qn40)로 제2 서브 데이타 회로(23)를 구성한다. 제1 서브 데이타 회로(22)의 노드 Ni가 H 레벨인 상태는, 이 서브 데이타 회로(22)가 1의 제1 판독 서브 데이타 혹은 1의 제1 서브 데이타를 기억하고 있는 상태이다. 또한, 제2 서브 데이타 회로(23)의 노드 Ni+1이 H 레벨인 상태는 이 서브 데이타 회로(23)가 1의 제2 판독 서브 데이타 혹은 1의 제2 서브 데이타를 기억하고 있는 상태이다. 제1 서브 데이타 회로(22) 내의 노드 Ni가 L 레벨인 상태는, 제1 서브 데이타 회로(22)가 0의 제1 판독 서브 데이타 혹은 0의 제1 서브 데이타를 기억하고 있는 상태이다. 제2 서브 데이타 회로(23) 내의 노드 Ni+1이 L 레벨의 상태는 제2 서브 데이타 회로(23)가 0의 제2 판독 서브 데이타 혹은 0의 제2 서브 데이타를 기억하고 있는 상태이다.

n 채널 MOS 트랜지스터 Qn31 및 Qn37은, 제1 및 제2 서브 데이타 회로(22, 23)와 데이타 입출력선 IO를 전기적으로 접속하기 위한 것이다. 각각의 게이트 전극에는 컬럼 디코더(3)의 출력 신호 CSLi 및 CSLi+1이 각각 제공된다. 예를 들면, 신호 CSLi가 H으로 되면 비트선 BLi와 BLi+1에 설치된 데이타 기억 회로(9) 중의 제1 서브 데이타 회로(22)와 데이타 입출력선 IO가 전기적으로 접속된다. 데이타 입출력선 IO는 데이타 입출력 버퍼(4)에 접속되어 있고, 이 제1 서브 데이타 회로(22)에 서브 데이타를 설정할 수 있다. 혹은, 이 제1 서브 데이타 회로(22)의 판독 서브 데이타를 데이타 입출력 버퍼(4)에 출력할 수 있다. 또, 데이타 입출력선 IO는, 도 2에 도시된 데이타 기억 회로(9)의 전체에 공통이다.

n채널 MOS 트랜지스터 Qn35 및 Qn41은, 제1 및 제2 서브 데이타 회로(22, 23)와 비트선 BLi 혹은 BLi+1의 전기적 접속을 제어한다. 신호 BLC1이 H이고 BLC2가 L이면, 제1 및 제2 서브 데이타 회로(22, 23)와 비트선 BLi가 전기적으로 접속된다. 신호 BLC1이 L이고 BLC2가 H이면, 제1 및 제2 서브 데이타 회로(22, 23)와 비트선 BLi+1이 전기적으로 접속된다.

n채널 MOS 트랜지스터 Qn36 및 Qn42는, 비트선 BLi와 전압 VBL1의 전기적 접속, 비트선 BLi+1과 전압 VBL2의 전기적 접속을 각각 제어한다. 신호 PRE1이 H이면 비트선 BLi와 전압 VBL1이 전기적으로 접속되고, 신호 PRE2가 H이면 비트선 BLi+1과 전압 VBL2가 전기적으로 접속된다.

캐패시터 CAP1의 한쪽 전극이 접속되는 노드 N(i, i+1)에는, 비트선 BLi 혹은 BLi+1을 통해 메모리셀 M의 데이타 혹은 기록 상태를 도시한 신호가 전송된다. 노드 N(i, i+1)은 데이타의 전송선(24) 상에 있다. 제1 서브 데이타 회로(22)에서는클럭 동기식 인버터 CI1이, 제2 서브 데이타 회로(23)에서는 클럭 동기식 인버터 CI3이 각각, 노드 N(i, i+1)의 신호의 논리 레벨을 센스한다. 이 예에서는, 클럭 동기식 인버터가 노드 N(i, i+1)의 전압의 절대치를 논리 레벨로서 센스하지만, 차동형(디퍼렌셜) 센스 증폭기 등을 이용하여도 좋고, 그 경우는 노드 N(i, i+1)의 전압의 절대치와 참조(레퍼런스) 전압과의 차를 논리 레벨로서 검출한다. 캐패시터 CAP1의 다른쪽의 전극은 접지된다. 이 캐패시터 CAP1은, 예를 들면 2개의 배선층간의 용량을 이용하여 형성하여도 좋고, 어떤 배선층과 반도체 기판간의 용량을 이용하여 형성하여도 좋다. 또한, 임계치 전압이 충분히 낮은 n채널 MOS 트랜지스터를 이용하여, 그 게이트 전극을 노드 N(i, i+1)에 접속하고, 소스와 드레인을 함께 접지하여 형성하여도 좋다.

상기 도 13에 도시된 회로에서의 클럭 동기식 인버터 CI의 구체적인 구성은, 도 14a, 도 14b에 도시되어 있다. 도 14a는 심볼도이고, 도 14b는 그 상세한 회로도이다. n채널 MOS 트랜지스터 Qn43과 p채널 M0S 트랜지스터 Qp12로 구성되는 인버터 회로의 입력 단자 IN에 신호가 입력되고, 출력 단자 OUT로부터 반전 신호가 출력된다. 이 인버터 회로를 신호 CLOCK과 그 반전 신호 CLOCKB에 의해서 활성화하거나 비활성화하기 위해서 n채널 MOS 트랜지스터 Qn44와 p채널 MOS 트랜지스터 Qp11이 설치되어 있다. 클럭 동기식 인버터 CI는, 신호 CLOCK이 H, CLOCKB가 L으로 활성화되고, 신호 CLOCK가 L, CLOCKB가 H으로 비활성화된다.

신호 SEN1, LAT1, SEN2, LAT2, PRO1, PRO2, BLC1, BLC2, PRE1, PRE2, VRFY1, VRFY2, 및 전압 VBL1, VBL2, VREG는, 도 1에 도시된 회로에서의 제어신호 및 제어 전압 발생 회로(7)의 출력 신호이고, 도 2에 도시된 데이타 기억 회로(9)의 전체에 공통이다. 전압 VCC는 전원 전압으로 예를 들면 3. 3V이다.

이 제2 실시 형태에 의한 서브 데이타 회로에서는, 신호 PRO1 혹은 PRO2가 H으로 되어 노드 N(i, i+1)의 전압 레벨이 클럭 동기식 인버터 CI1 혹은 CI3에서 센스되기 전에, 제1 혹은 제2 서브 데이타에 따라서 노드 N(i, i+1)의 전압 레벨이 n채널 MOS 트랜지스터 Qn33, Qn34 혹은 Qn39, Qn40에 의해서 조정된다. 제1 혹은 제2 서브 데이타가 0인 경우만, 노드 N(i, i+1)의 전압 레벨은 H으로 된다. 신호PRO1 혹은 PRO2가 H으로 된 상태에서, 노드 N(i, i+1)의 H 레벨이 클럭 동기식 인버터 CI1 혹은 CI3의 입력 단자로 전송되면, 노드 Ni 혹은 Ni+1이 L 레벨로 된다. 또한, 클럭 동기식 인버터 CI2 혹은 CI4에 의해서, 0의 서브 데이타가 기억된다. 따라서, 원래 기억되어 있는 0의 서브 데이타는 변경되지 않는다. 원래 기억되어 있는 서브 데이타가 1의 경우는 노드 N(i, i+1)의 레벨이 H일 때에 0의 서브 데이타로 변경되어 기억되고, 노드 N(i, i+1)의 레벨이 L일 때에는 1의 서브 데이타를 유지한다.

또, 제1 및 제2 서브 데이타 회로(22, 23)는, 상기 실시예의 구성에 상관 없이 상술한 기능을 갖는 여러가지 종류의 회로를 이용하여 마찬가지로 실현된다.

도 15는 상기 데이타 기억 회로(9)에 있어서의 도 13에 도시된 회로의 주변의 회로 구성을 나타내고 있다. 제1 서브 데이타 회로(22) 내의 노드 Ni에 n채널 MOS 트랜지스터 Qn45의 게이트 전극과 n채널 MOS 트랜지스터 Qn47의 전류 통로의 일단이 접속되고, 제2 서브 데이타 회로(23) 내의 노드 Ni+1에 n채널 MOS 트랜지스터 Qn46의 게이트 전극과 n채널 MOS 트랜지스터 Qn48의 전류 통로의 일단이 각각 접속된다. n채널 MOS 트랜지스터 Qn45, Qn46은 모든 서브 데이타 회로가 0의 서브 데이타를 기억하고 있는지의 여부를 검출하기 위한 회로이다. 모든 서브 데이타 회로가 0의 서브 데이타를 기억하고 있는 경우, 신호선 PT와 접지 레벨이 비도통으로 되고, 4224개의 서브 데이타 회로 중 하나라도 1의 서브 데이타를 기억하고 있으면, 신호선 PT와 접지 레벨이 도통으로 된다. n채널 MOS 트랜지스터 Qn47, Qn48은 모든 서브 데이타 회로에 0의 서브 데이타를 기억시키기 위한 회로이다. 신호 PRST가 H으로 되면, 4224개의 서브 데이타 회로에 0의 서브 데이타가 셋트된다.

도 16 및 도 17은 각각, 메모리셀에 기억되어 있는 4치 데이타의 판독 동작을 나타내고 있다. 여기서는, 비트선 BL0, BL2, …, BLi…, BL4222가 선택되고(대표적으로 BLi를 나타낸다), 워드선 WL2가 선택되어 있는 경우를 나타낸다. 여기서는, 4치기억의 예이다. 기억 레벨을 3레벨로 한정하면 용이하게 3치 기억을 실시할 수 있다. 또한 여기서는 전압 VBL2는 0V, 신호 BLC2는 L, PRE2는 H의 상태를 유지하므로 도 16 및 도 17에의 표시를 생략하고 있다.

우선, 전압 VBL1이 VCC로 되어 비트선 BLi가 H에 충전된다(t1). 계속해서 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다. 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 1. 8V로 된다(t2).

여기서, 메모리셀 M에 기억되어 있는 데이타와 임계치 전압의 관계를 표 7에 나타낸다.

메모리셀의 데이타	메모리셀의 임계치
0123	0V 이하0.4V 내지 0.8V1.2V 내지 1.6V2.0V 내지 2.4V

선택 워드선 WL2가 1. 8V로 되면, 메모리셀이 3 데이타를 기억하고 있는 경우에만 비트선 BLi는 H인 상태 그대로이다. 그 이외의 경우는 비트선 BLi는 L으로 된다. 이 후, 신호 BLC1을 H으로 하여 변조된 비트선 BLi의 전압을 노드 N(i, i+1)에 전송한다(t3). 신호 BLC1이 L으로 되돌아가면 신호 PRE1이 H으로 되어, 비트선 BLi는 0V의 전압 VBL1로 되어 리셋트된다(t4). 신호 SEN1과 LAT1이 L으로 되어 클럭 동기식 인버터 CI1과 CI2는 비활성화된다(t5). 신호 PRO1이 H으로 되어(t6), 신호 SEN1이 H으로 되면(t7) 클럭 동기식 인버터 CI1이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT1이 H로 되면(t8) 클럭 동기식 인버터 CI2가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 신호 PRO1이 L으로 되어(t9) 메모리셀 M의 임계치 전압이 1. 8V 이상인지의 여부를 검출하는 동작이 끝난다. 메모리셀이 3 데이타를 기억하고 있는 경우에만, 제1 서브 데이타 회로(22)의 제1 판독 서브 데이타는 0으로 된다. 그 이외의 경우에는 제1 판독 서브 데이타는 1이다.

계속해서 메모리셀 M의 임계치 전압이 1. 0V 이상인지의 여부를 검출하는 동작으로 들어 간다. 전압 VBL1이 VCC로 되어 비트선 BLi가 H으로 충전된다(t10). 계속해서 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다. 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 1. 0V로 된다(t11).

선택 워드선 WL2가 1. 0V로 되면 메모리셀이 3 혹은 2 데이타를 기억하고 있는 경우만 비트선 BLi는 H인 상태 그대로이다. 그 이외의 경우는 비트선 BLi는 L으로 된다. 이 후, 신호 BLC1을 H으로 하여, 변조된 비트선 BLi의 전압을 전송선(24)을 통해 노드 N(i, i+1)에 전송한다(t12). 신호 BLC1이 L으로 되돌아가면 신호 PRE1이 H으로 되어 비트선 BLi는 0V의 전압 VBL1로 되어 리셋트된다(t13). 신호 SEN2와 LAT2가 L으로 되어 클럭 동기식 인버터 CI3과 CI4는 비활성화된다(t14). 신호 PRO2가 H으로 되어(t15), 신호 SEN2가 H으로 되면(t16) 클럭 동기식 인버터 CI3이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT2가 H으로 되면(t17) 클럭 동기식 인버터 CI4가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 신호 PRO2가 L으로 되어(t18) 메모리셀 M의 임계치 전압이 1. 0V 이상인지의 여부를 검출하는 동작이 끝난다. 메모리셀이 3 혹은 2 데이타를 기억하고 있는 경우만, 제2 서브 데이타 회로(23)의 제2 판독 서브 데이타는 0 으로 된다. 그 이외의 경우는 제2 판독 서브 데이타는 1이다.

계속해서 메모리셀 M의 임계치 전압이 0. 0V 이상인지의 여부를 검출하는 동작으로 들어 간다. 전압 VBL1이 VCC로 되어 비트선 BLi가 H으로 충전된다(t19). 계속해서 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다. 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2는 0. 0V이다(t20).

선택 워드선 WL2가 0. 0V이면, 메모리셀이 3 혹은 2 혹은 1 데이타를 기억하고 있는 경우만 비트선 BLi는 H인 상태 그대로이다. 그 이외의 경우는 비트선 BLi는 L으로 된다. 이 후, 신호 BLC1을 H으로 하여, 변조된 비트선 BLi의 전압을 전송선(24)을 통해 노드 N(i, i+1)에 전송한다(t21). 신호 BLC1이 L으로 되돌아가면 신호 PRE1이 H으로 되어 비트선 BLi는 0V의 전압 VBL1로 되어 리셋트된다(t22). 동시에, 전압 VREG가 0V, 신호 VRFY2가 H으로 되어, 제2 판독 서브 데이타가 0의 경우에만 노드 N(i, i+1)은 L으로 된다. 그 후, 전압 VREG가 VCC, 신호 VRFY1이 H으로 되어, 제1 판독 서브 데이타가 0의 경우에만 노드 N(i, i+1)는 H으로 된다(t23). 신호 SEN1과 LAT1이 L으로 되어 클럭 동기식 인버터 CI1과 CI2는 비활성화된다(t24). 신호 PRO1이 H으로 되어(t25), 신호 SEN1이 H으로 되면(t26) 클럭 동기식 인버터 CI1이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT1이 H으로 되면(t27) 클럭 동기식 인버터 CI2가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 신호 PRO1이 L으로 되어(t28) 메모리셀 M의 임계치 전압이 0. 0V 이상인지의 여부를 검출하는 동작이 끝난다. 메모리셀이 3 혹은 1 데이타를 기억하고 있는 경우에만, 제1 서브 데이타 회로(22)의 제1 판독 서브 데이타는 0으로 된다. 그 이외의 경우는 제1 판독 서브 데이타는 1이다.

신호 CSLi가 H으로 되면(t30), 제1 판독 서브 데이타는 데이타 입출력선 IO으로 출력되어 데이타 출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터, 외부로 출력된다. 신호 CSLi+1이 H으로 되면(t31), 제2 판독 서브 데이타는 데이타 입출력선 IO으로 출력되고, 데이타 출력 버퍼(4)를 통해 데이타 입출력 단자(5)로부터 외부로 출력된다.

판독 동작 중, 비선택 비트선 BLi+1은, 전압 VBL2에 의해서 고정된다. 여기서는 예를 들면 0V로 하여 놓는다.

표 8에, 메모리셀의 4치 데이타와 제1 및 제2 판독 서브 데이타의 관계를 나타낸다.

메모리셀의 데이타	제1 판독 서브 데이타	제2 판독 서브 데이타
0123	1010	1100

도 18은 데이타 기억 회로(9)에의 제어 데이타의 초기 설정과 기록 동작을 나타내고 있다. 여기서는, 비트선 BL0, BL2, …, BLi, …, BL4222가 선택되고(대표적으로 BLi를 도시한다), 워드선 WL2가 선택되어 있는 경우를 나타낸다. 여기서는, 4치 기억의 예이다. 기억 레벨을 3레벨로 한정하면 용이하게 3치 기억을 실시할 수 있다.

비트선 BLi에 구비된 데이타 기억 회로(9)에의 제어 데이타의 초기 설정은 다음과 같이 행해진다. 제1 서브 데이타 회로(22)의 초기 서브 데이타가 데이타 입출력선 IO으로 전송되고, 신호 CSLi가 H 로 되어, 우선 제1 서브 데이타 회로(22)에 초기 서브 데이타가 기억된다. 다음에, 제2 서브 데이타 회로(23)의 초기 서브 데이타가 데이타 입출력선 IO에 전송되고, 신호 CSLi+1이 H 로 되어, 제2 서브 데이타 회로(23)에 초기 서브 데이타가 기억된다. 이 때, 초기 제어 데이타와 초기 서브 데이타의 관계는 이하의 표 9에 표시된다.

초기 제어 데이타	제1 서브 데이타 회로의초기 서브 데이타	제2 서브 데이타 회로의초기 서브 데이타
0123	0101	0011

여기서, 모든 초기 제어 데이타의 설정 이전에 신호 PRST를 H으로 하여 모든 데이타 기억 회로(9)의 제어 데이타를 0에 리셋트하여 놓는 것이 바람직하다. 후에 설명하는 바와 같이 제어 데이타 0에 의해서 메모리셀 M의 상태는 변화되지 않으므로, 2112개의 데이타 기억 회로(9) 중, 원하는 데이타 기억 회로에만 외부로부터 초기 제어 데이타를 설정하면 좋다. 물론 2112개 전부의 데이타 기억 회로(9)에 초기 제어 데이타를 외부로부터 설정하여도 좋다. 신호 SEN1은 H, LAT1은 H, VRFY1은 L, SEN2는 H, LAT2는 H, VREY2는 L, 전압 VREG는 VCC인 상태 그대로이므로 도 18에의 표시는 생략하고 있다.

기록 동작에서는, 우선 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다(t1). 동시에, 신호 BLC1이 H으로 되어 비트선 BLi는 선택된다(t1). 전압 VBL2가 VCC로 되어, n채널 MOS 트랜지스터 Qn32를 통해 비선택 비트선 BLi+1을 VCC로 충전한다(t2 내지 t3). 또한, 신호 PRO1이 H으로 되어, 제1 서브 데이타에 따라서 선택 비트선 BLi는 충전된다(t2 내지 t3). 이 때 비트선 BLi는, 제어 데이타가 0 또는 2의 경우 VCC로 충전되고, 제어 데이타가 1 또는 3의 경우 0V로 된다. 또한, 선택 게이트선 SG1과 워드선 WL1 내지 WL4가 VCC로 된다(t2 내지 t3). 선택 게이트선 SG2는 0V인 상태 그대로이다. 이 후, 신호 PRO2가 1. 8V로 되어, 제2 서브 데이타에 따라서 선택 비트선 BLi의 전압은 변경된다(t3). 제2 서브 데이타가 0인 경우, 이미 0V이던 비트선 BLi는 1. 8V 보다 n채널 MOS 트랜지스터 Qn38의 임계치 전압(예를 들면1V)만큼 낮은 0. 8V로 충전된다. 제2 서브 데이타가 0인 경우, 이미 VCC이던 비트선 BLi는 n채널 MOS 트랜지스터 Qn38이 비도통이므로 VCC인 상태 그대로이다. 제2 서브 데이타가 1인 경우, n채널 MOS 트랜지스터 Qn38이 도통이므로 비트선 BLi는 0V이다.

이 결과, 비트선 BLi는 제어 데이타가 0인 경우 VCC로, 제어 데이타가 1의 경우 0. 8V로, 제어 데이타가 2의 경우 0V로, 제어 데이타가 3의 경우 0V로 된다. 선택 워드선 WL2가 20V, 비선택 워드선이 10V로 되어 메모리셀의 부유 게이트에의 전자 주입이 제어 데이타에 따라서 시작된다(t3 내지 t4). 비트선BL이 0V인 경우, 메모리셀의 채널과 워드선간의 전위차가 20V로 전자 주입이 발생한다. 비트선 BL이 0. 8V인 경우, 메모리셀의 채널과 워드선간의 전위차가 19. 2V로 전자 주입이 발생하지만, 메모리셀의 채널과 워드선간의 전위차가 20V인 경우보다 적다. 비트선 BL이 VCC인 경우, 메모리셀의 채널과 워드선간의 전위차가 작기 때문에 전자 주입이 실질적으로 발생하지 않는다. 워드선 WL1 내지 WL4가 VCC로 저하된(t4 내지 t5) 후, 전압 VBL2가 0V, 신호 PRE1이 H으로 되어 비트선 BLi와 BLi+1는 0V에 리셋트된다(t5 내지 t6). 전압 VBL1은 0V이다. 또한 워드선, WL1 내지 WL4도 0V에 리셋트된다(t5 내지 t6).

도 19, 도 20, 도 21은 각각, 도 18에 도시된 시간 t1 내지 t6에서 행해지는 기록 동작 후의, 메모리셀의 기록 상태를 검출하는 기록 검증 동작을 나타내고 있다. 여기서는, 비트선 BL0, BL2 …, BLi, …, BL4222가 선택되고(대표적으로 BLi를 나타낸다), 워드선 WL2가 선택되어 있는 경우를 나타내고 있고, 4치 기억의 예이다. 기억 레벨을 3레벨로 한정하면 용이하게 3치 기억을 실시할 수 있다. 또한 여기서는 전압 VBL2는 0V, 신호 BLC2는 L , PRE2는 H 인 상태 그대로이므로 도 19, 도 20, 도 21에의 표시를 생략하고 있다.

우선, 전압 VBL1이 VCC로 되어 비트선 BLi이 H으로 충전된다(t1). 계속해서 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다. 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 2. 0V로 된다(t2).

선택 워드선 WL2가 2. 0V로 되면, 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 3 데이타를 기억하고 있는 상태에 이르고 있으면 비트선 BLi는 H인 상태 그대로이다. 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 3 데이타를 기억하고 있는 상태에 이르지 않으면 비트선 BLi는 L으로 된다. 2 혹은 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀은 3 데이타를 기억하고 있는 상태에 이르지 않으므로 비트선 BLi는 L으로 된다. 이 후, 신호 BLC1을 H으로 하여, 변조된 비트선 BLi의 전압을 전송선(24)을 통해 노드 N(i, i+1)에 전송한다(t3). 신호 BLC1이 L으로 되돌아간 후, 신호 VRFY1이 H으로 되어, 제1 서브 데이타가 0의 경우만, 노드 N(i, i+1)는 H으로 된다. 여기서 전압 VREG는 VCC이다. 신호 SEN1과 LAT1이 L으로 되어 클럭 동기식 인버터 C11과 C12는 비활성화된다(t6). 신호 PRO1이 H으로 되어(t7), 신호 SEN1이 H으로 되면(t8) 클럭 동기식 인버터 CI1이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT1이 H으로 되면(t9) 클럭 동기식 인버터 CI2가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 신호 PRO1이 L으로 된(t10) 후, 신호BLC1을 H으로 하여, 변조된 비트선 BLi의 전압을 노드 N(i, i+1)에 다시 전송한다(t11). 신호 VRFY2가 H으로 되고(t12), 제2 서브 데이타가 0의 경우에만, 노드 N (i, i+1)은 H으로 된다. 여기서 전압 VREG는 VCC이다. 동시에, 신호 PRE1이 H으로 되어 비트선 BLi는 0V에 리셋트된다(t12). 신호 SEN2와 LAT2가 L으로 되어 클럭 동기식 인버터 CI3과 CI4는 비활성화된다(t14). 신호 PRO2가 H으로 되어(t15), 신호 SEN2가 H이 되면(t16) 클럭 동기식 인버터 CI3이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT2가 H이 되면(t17) 클럭 동기식 인버터 CI4가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 이 후, 신호 PRO2가 L으로 되고(t18), 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 3 데이타를 기억하고 있는 상태에 이르고 있는지의 여부 검출이 종료한다. 이 시점에서, 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 3 데이타를 기억하고 있는 상태에 이르고 있다고 검출된 경우에만, 3의 제어 데이타를 기억하고 있는 데이타 기억 회로의 제어 데이타는 0 데이타로 변경되고, 그 밖의 경우에는 제어 데이타는 유지된다(변경되지 않는다).

계속해서 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 2 데이타를 기억하고 있는 상태에 이르고 있는지의 여부를 검출하는 동작으로 들어 간다. 전압 VBL1이 VCC로 되어 비트선 BLi이 'H으로 충전된다(t19). 계속해서 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다. 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2가 1. 2V로 된다(t20).

선택 워드선 WL2가 1. 2V로 되면, 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 2 데이타를 기억하고 있는 상태에 이르고 있으면 비트선 BLi는 H인 상태 그대로이다. 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 2 데이타를 기억하고 있는 상태에 이르지 않으면 비트선 BLi는 L으로 된다. 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀은 2 데이타를 기억하고 있는 상태에 이르지 않으므로 비트선 BLi는 L으로 된다. 이 후, 신호 BLC1을 H으로 하여, 변조된 비트선 BLi의 전압을 전송선(24)을 통해 노드 N(i, i+1)에 전송한다(t21). 신호 BLC1이 L으로 되돌아가면 신호 PRE1이 H으로 되어 비트선 BLi는 0V의 전압 VBL1로 되어 리셋트된다(t22). 동시에, 신호 PRO1이 1. 2V로 되고, 제1 서브 데이타가 1인 경우, 노드 N(i, i+1)은 L으로 된다. 제1 서브 데이타가 0인 경우에 노드 N(i, i+1)이 원래 H인 경우에는 노드 N(i, i+1)은 H인 상태 그대로이다. 제1 서브 데이타가 0인 경우에 노드 N(i, i+1)이 원래 L인 경우에는 n채널 MOS 트랜지스터 Qn32의 임계치 전압을 1V로 하면, 1. 2V의 신호 PRO1에 의해서 노드 N(i, i+1)는 기껏해야 0. 2V로 밖에 되지 않는다. 0. 2V의 노드 N(i, i+1)의 전압이 L으로 검출되도록 클럭 동기식 인버터 CI3을 설정하여 놓으면, 노드 N(i, i+1)은 L인 상태 그대로이다. 계속해서, 신호 VRFY2가 H으로 되고, 제2 서브 데이타가 0인 경우에만, 노드 N(i, i+1)은 H으로 변경된다(t23). 신호 SEN2와 LAT2가 L으로 되어 클럭 동기식 인버터 CI3과 CI4는 비활성화된다 (t24). 신호 PRO2가 H으로 되어(t25), 신호 SEN2가 H으로 되면(t26) 클럭 동기식 인버터 CI3이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT2가 H로 되면(t27) 클럭 동기식 인버터 CI4가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 신호 PRO2가 L으로 되어(t28), 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 2 데이타를 기억하고 있는 상태에 이르고 있는지의 여부를 검출하는 동작은 끝난다. 이 시점에서, 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 3의 데이타를 기억하고 있는 상태에 이르고 있다고 검출된 경우와, 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 2 데이타를 기억하고 있는 상태에 이르고 있다고 검출된 경우에만, 기억 회로의 제어 데이타는 0 데이타로 변경되고, 그 밖의 경우는, 제어 데이타는 유지된다(변경되지 않는다).

계속해서 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 1 데이타를 기억하고 있는 상태에 이르고 있는지의 여부를 검출하는 동작으로 들어 간다. 전압 VBL1이 VCC로 되어 비트선 BLi가 H으로 충전된다(t30). 계속해서 신호 PRE1이 L으로 되어 비트선 BLi와 전압 VBL1이 분리된다. 계속해서, 선택된 블럭의 선택 게이트선 SG1과 SG2, 및 비선택 워드선 WL1, WL3, WL4가 전원 전압 VCC로 되고, 선택 워드선 WL2이 0. 4V로 된다(t31).

선택 워드선 WL2가 0. 4V로 되면, 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 1 데이타를 기억하고 있는 상태에 이르고 있으면 비트선 BLi는 H인 상태 그대로이다. 1인 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 1 데이타를 기억하고 있는 상태에 이르지 않으면 비트선 BLi는 L으로 된다. 이 후, 신호 BLC1을 H으로 하여, 변조된 비트선 BLi의 전압을 전송선(24)을 통해 노드 N(i, i+1)에 전송한다(t32). 신호 BLC1이 L으로 되돌아가면 신호 PRE1이 H으로 되어 비트선 BLi는 0V의 전압 VBL1로 되어 리셋트된다(t33). 동시에, 신호 PRO2가 1. 2V로 되고, 제2 서브 데이타가 1인 경우, 노드 N(i, i+1)은 L으로 된다. 제2 서브 데이타가 0인 경우에 노드 N(i, i+1)이 원래 H인 경우는, 노트 N(i, i+1)은 H인 상태 그대로이다. 제2 서브 데이타가 0인 경우에서 노드 N(i, i+1)이 원래 L인 경우는, n 채널 MOS 트랜지스터 Qn38의 임계치 전압을 1V로 하면, 1. 2V의 신호 PRO2에 의해서 노드 N(i, i+1)은 기껏해야 0. 2V로 밖에 되지 않는다. 0. 2V의 노드 N(i, i+1)의 전압이 L으로 검출되도록 클럭 동기식 인버터 CI1을 설정하여 놓으면, 노드 N(i, i+1)은 L인 상태 그대로이다. 계속해서, 신호 VRFY1이 H으로 되어, 제1 서브 데이타가 0인 경우에만, 노드 N(i, i+1)은 H으로 변경된다(t34). 신호 SEN1과 LAT1이 L으로 되어 클럭 동기식 인버터 CI1과 CI2는 비활성화된다(t35 ). 신호 PRO1이 H으로 되어(t36), 신호 SEN1이 H으로 되면(t37) 클럭 동기식인버터 CI1이 활성화되고, 노드 N(i, i+1)의 전압이 센스된다. 신호 LAT1이 H으로 되면(t38) 클럭 동기식 인버터 CI2가 활성화되고, 센스된 노드 N(i, i+1)의 신호의 논리 레벨이 래치된다. 신호 PRO1이 L으로 되어(t39), 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 1 데이타를 기억하고 있는 상태에 이르고 있는지의 여부를 검출하는 동작은 끝난다. 이 시점에서, 3의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 3 데이타를 기억하고 있는 상태에 이르고 있다고 검출된 경우와, 2의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 2 데이타를 기억하고 있는 상태에 이르고 있다고 검출된 경우와, 1의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀이 1 데이타를 기억하고 있는 상태에 이르고 있다고 검출된 경우에만, 기억 회로의 제어 데이타는 0 데이타로 변경되고, 그 밖의 경우에는 제어 데이타는 유지된다(변경되지 않는다).

기록 검증 동작으로 메모리셀의 기록 상태로부터 데이타 기억 회로(9)에 기억되어 있는 제어 데이타가 표 10과 같이 변경된다.

메모리셀 기록 상태	기록 검증 전의제어 데이타	기록 검증 후의제어 데이타
0, 2, 3 또는 31미달12미달23미달3	0112233	0102030

즉, 제1 서브 데이타 회로(22)와 제2 서브 데이타 회로(23)를 포함하는 데이타 기억 회로(9) 내에서, 선택된 메모리셀의 기록 상태와 제1 서브 데이타로부터 결정되는 전송선(24)의 노드 N(i, i+1) 상의 신호의 논리 레벨을 제2 서브 데이타 회로(23)가 검출된다. 또한, 선택된 메모리셀의 기록 상태와 제2 서브 데이타로부터 결정되는 전송선(24)의 노드 N(i, i+1) 상의 신호의 논리 레벨을 제1 서브 데이타 회로(22)가 검출한다. 이에 따라, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

도 18의 t1 내지 t6에 나타내는 기록 동작과, 도 19, 도 20, 도 21에 나타낸 기록 검증 동작을, 모든 제어 데이타가 0이 될 때까지 반복하고, 메모리셀 M으로의 데이타 기록은 행해진다. 초기 제어 데이타가 0이면, 메모리셀 M의 상태는 변하지 않는다. 초기 제어 데이타가 1이면, 메모리셀 M에는 1의 기록 상태가 설정된다. 초기 제어 데이타가 2이면, 메모리셀 M에는 2의 기록 상태가 설정된다. 초기 제어 데이타가 3이면, 메모리셀 M에는 3의 기록 상태가 설정된다. 모든 제어 데이타가 0인지의 여부는, 신호선 PT와 접지 레벨이 도통인지 비도통인지를 검출하면 알 수 있다. 모든 제어 데이타가 0이면, 신호선 PT와 접지 레벨은 비도통이다. 또한, 기록 동작마다 선택된 워드선 WL의 전압을 서서히 증가시키더라도 좋다.

즉, 본 발명에 있어서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀 M을 포함하여 구성되는 메모리셀 어레이(1)와, 상기 메모리셀 어레이(1)에 대해 설치되고, 상기 메모리셀 M의 기록 상태를 도시한 판독 신호를 전송하기 위한 전송선(24)과, 상기 메모리셀 어레이(1) 중의 선택된 메모리셀 M에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 데이타 기억 회로(9)를 구비하고, 상기 데이타 기억 회로(9)는 제1 서브 데이타 회로(22: CI1, CI2, Qn 32, Qn33, Qn34)와 제2 서브 데이타 회로(23: CI3, CI4, Qn38, Qn39, Qn40)를 포함하고, 상기 제어 데이타는 상기 제1 서브 데이타 회로(22)에 기억되어 있는 제1 서브 데이타와 상기 제2 서브 데이타 회로(23)에 기억되어 있는 제2 서브 데이타로 구성되고, 상기 데이타 기억 회로(9)는 상기 데이타 기억 회로(9)에 기억되어 있는 상기 제어 데이타에 기초하여 선택된 메모리셀 M에 상기 기록 제어 전압을 인가하고, 상기 제2 서브 데이타 회로(23)는, 선택된 메모리셀 M의 기록 상태와 상기 제1 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리 레벨을 검출하고, 선택된 메모리셀 M이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제2 서브 데이타를 변경하는 것을 특징으로 한다.

(1) 상기 제2 서브 데이타 회로(23)는, 선택된 메모리셀 M의 기록 상태와 상기 제1 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리 레벨을, 상기 제2 서브 데이타 회로(23)에 기억되어 있는 상기 제2 서브 데이타에 따라서 선택적으로 검출한다.

(2) 상기 제1 서브 데이타 회로(22)는 선택된 메모리셀 M의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리 레벨을 검출하고, 선택된 메모리셀 M이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제1 서브 데이타를 변경한다.

(3) 상기 제1 서브 데이타 회로(22)는 선택된 메모리셀 M의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리 레벨을, 상기 제1 서브 데이타 회로(23)에 기억되어 있는 상기 제1 서브 데이타에 따라서 선택적으로 검출한다.

(4) 또한, 상기 제1 서브 데이타 회로(22)는 선택된 메모리셀 M의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리 레벨을, 상기 제1 서브 데이타 회로(22)에 기억되어 있는 상기 제1 서브 데이타에 따라서 선택적으로 검출하고, 선택된 메모리셀이 기록 충분하다고 검출한 경우에 기록을 억제하도록 상기 제1 서브 데이타를 변경한다.

(5) 상기 메모리셀 M은 4치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로(22, 23)는 각각 1개의 플립플롭 회로(클럭 동기식 인버터 CI1과 CI2의 플립플롭 회로, 및 클럭 동기식 인버터 CI3과 CI4의 플립 플롭회로)를 포함한다.

(6) 상기 메모리셀 M은 3치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로(22, 23)는 각각 1개의 플립플롭 회로(클럭 동기식 인버터 CI1과 CI2의 플립플롭 회로, 및 클럭 동기식 인버터 CI3과 CI4의 플립플롭 회로)를 포함한다.

또한, 본 발명에 있어서의 불휘발성 반도체 기억 장치는 복수의 불휘발성 메모리셀 M을 포함하여 구성되는 메모리셀 어레이(1)와, 상기 메모리셀 어레이(1)에 대해 설치되고, 메모리셀 M의 데이타를 나타낸 판독 신호를 전송하기 위한 전송선(24)과, 상기 메모리셀 어레이(1) 중의 선택된 메모리셀 M의 데이타를 나타낸 판독데이타를 기억하는 데이타 기억 회로(9)를 구비하고, 상기 데이타 기억 회로(9)는 제1 서브 데이타 회로(22: CI1, CI2, Qn32, Qn33, Qn34)와 제2 서브 데이타 회로(23: CI3, CI4, Qn38, Qn39, Qn40)를 포함하고, 상기 판독 데이타는 상기 제1 서브 데이타 회로(22)에 기억되어 있는 제1 판독 서브 데이타와 상기 제2 서브 데이타 회로(23)에 기억되어 있는 제2 판독 서브 데이타로 구성되며, 상기 제1 서브 데이타 회로(22)는 선택된 메모리셀의 데이타와 상기 제2 판독 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리 레벨을 검출하여 기억하는 것을 특징으로 한다.

(1) 상기 제1 서브 데이타 회로(22)는, 선택된 메모리셀 M의 데이타와 상기 제2 판독 서브 데이타로부터 결정되는 상기 전송선(24) 상의 상기 판독 신호의 논리레벨을, 상기 제1 서브 데이타 회로(22)에 기억되어 있는 상기 제1 판독 서브 데이타에 따라서 선택적으로 검출한다.

(2) 상기 메모리셀 M은 4치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로(22, 23)는 각각 1개의 플립플롭 회로(클럭 동기식 인버터 CI1과 CI2의 플립플롭 회로, 및 클럭 동기식 인버터 CI3과 CI4의 플립플롭 회로)를 포함한다.

(3) 상기 메모리셀 M은 3치 기억 가능하며, 상기 제1 및 제2 서브 데이타 회로(22, 23)는 각각 1개의 플립플롭 회로(클럭 동기식 인버터 C11과 CI2의 플립플롭회로, 및 클럭 동기식 인버터 CI3과 CI4의 플립플롭 회로)를 포함한다.

이상과 같이 하여, 본 발명의 제2 실시 형태에 관한 EEPROM은, 제1 서브 데이타 회로(22)와 제2 서브 데이타 회로(23)를 포함하는 데이타 기억 회로(9) 내에서, 선택된 메모리셀 M의 기록 상태와 제1 서브 데이타로부터 결정되는 전송선(24)의 노드 N(i, i+1) 상의 신호의 논리 레벨을 제2 서브 데이타 회로(23)가 검출한다. 경우에 따라서는 또한, 선택된 메모리셀 M의 기록 상태와 제2 서브 데이타로부터 결정되는 전송선(24)의 노드 N(i, i+1) 상의 신호의 논리 레벨을 제1 서브 데이타 회로(22)가 검출된다. 이에 따라, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어, 회로를 간소화할 수 있다. 또한, 선택된 메모리셀 M의 데이타와 제2 판독 서브 데이타로부터 결정되는 전송선(24)의 노드 N(i, i+1) 상의 판독 신호의 논리 레벨을 제1 서브 데이타 회로(22)가 검출한다. 이에 따라서, 메모리셀의 데이타의 판독을 간단하게 행할 수 있게 되어 회로를 간소화할 수있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

또, 본 발명은 상술한 제1, 제2 실시 형태에 한정되는 것은 아니다. NOR형의 메모리셀 어레이를 갖는 다치 기억 불휘발성 반도체 기억 장치라도 마찬가지로 실시할 수 있다. 또한, 열 전자 주입 기록식 다치 기억 불휘발성 반도체 기억 장치라도 마찬가지로 실시할 수 있다.

그 밖에, 본 발명의 요지를 일탈하지 않은 범위에서, 여러가지로 변형하여 실시할 수 있다.

본원 제1 발명에 관한 다치(n(≥3)값) 데이타 기억 가능한 EEPROM은, 데이타 기억 회로에 기억되어 있는 제어 데이타에 따라서, 판독 신호를 메모리셀에 선택적으로 인가한다. 이것에 의해서, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다. 또한, 데이타 기억 회로에 기억되어 있는 데이타에 따라서, 판독 신호를 메모리셀에 선택적으로 인가하기 때문에 데이타 판독도 간단하게 행할 수 있도록 되어 회로를 간소화할 수 있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

본원 제2 발명에 관한 EEPROM은, 제1 서브 데이타 회로와 제2 서브 데이타 회로를 포함하는 데이타 기억 회로 내에서, 선택된 메모리셀의 기록 상태와 제1 서브 데이타로부터 결정되는 전송선 상의 판독 신호의 논리 레벨을 제2 서브 데이타 회로가 검출한다. 경우에 따라서는 또한, 선택된 메모리셀의 기록 상태와 제2 서브 데이타로부터 결정되는 전송선 상의 판독 신호의 논리 레벨을 제1 서브 데이타 회로가 검출한다. 이것에 의해서, 데이타 기억 회로에 기억되어 있는 제어 데이타의 변환을 간단하게 행할 수 있게 되어 회로를 간소화할 수 있다.

또한, 선택된 메모리셀의 데이타와 제2 판독 서브 데이타로부터 결정되는 전송선 상의 판독 신호의 논리 레벨을 제1 서브 데이타 회로가 검출한다. 이것에 의해서, 메모리셀의 데이타의 판독을 간단하게 행할 수 있게 되어 회로를 간소화할 수있다. 따라서, 염가의 EEPROM을 실현할 수 있다.

따라서, 본 발명에 의하면, 메모리셀 이외의 제어 회로를 간소하게 하는 것이 가능한 다치 기억 방식의 EEPROM이 얻어진다. 또한, 다치 기억 EEPROM을 2치 기억 EEPROM으로서 사용하는 경우에도, 제어 회로를 유효하게 이용할 수 있는 다치 기억 방식의 EEPROM을 제공하는 것에 있다.

Claims

각각이 n값(n≥3)의 데이타를 기억 가능한 복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이, 및

각각이 상기 복수의 비트선 중의 각각의 어느 1개에 대해 접속되고 각각이 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가하는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 복수의 데이타 기억 회로

를 구비하고,

상기 각 데이타 기억 회로는 상기 제어 데이타에 기초하여 각각 대응하는 비트선에 기록 제어 전압을 인가하고 상기 제어 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가하고 메모리셀의 기록 상태에 의해서 변조된 상기 각각 대응하는 비트선 상의 상기 판독 비트선 신호의 값을 검출하고 메모리셀의 기록 상태에 따라서 상기 제어 데이타가 변경되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
n개(제1, 제2, … 제n ; n≥3)의 기억 레벨 중의 하나의 기록 상태를 갖는 복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이, 및

각각이 상기 복수의 비트선 중 각각의 어느 1개에 대해 접속되고 각각이 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 n개(제1, 제2, … 제n ; n≥3)의 논리 레벨 중의 1개의 논리 레벨의 제어 데이타를 기억하는 복수의 데이타 기억 회로

를 구비하고,

상기 복수의 데이타 기억 회로는 상기 제어 데이타에 기초하여 각각 대응하는 비트선에 상기 기록 제어 전압을 인가하고 제i(i=2 내지 n)의 논리 레벨의 제어 데이타를 기억하고 있는 데이타 기억 회로에 대응하는 메모리셀의 기록 상태가 상기 제i 논리 레벨에 대응하는 제i(i=2 내지n)의 기억 레벨인지의 여부를 검출하는 경우에 제어 데이타가 제i 논리 레벨 혹은 제1 논리 레벨인 데이타 기억 회로에 대응하는 비트선에 선택적으로 판독 비트선 신호를 인가하고 메모리셀의 기록 상태에 의해 변조된 상기 각각 대응하는 비트선 상의 상기 판독 비트선 신호의 값을 검출하고 메모리셀의 기록 상태에 따라 데이타 기억 회로의 제어 데이타가 변경되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이,

상기 메모리셀에 기억시키는 기록 상태의 수를 2나 4로 설정하는 제1 혹은 제2 상태를 갖는 전환 수단, 및

각각이 서브 데이타를 기억하는 복수의 데이타 회로

를 구비하고,

상기 전환 수단이 상기 제1 상태인 경우, 각각 2개의 상기 데이타 회로가 하나의 데이타 기억 회로로서 작동하고, 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하고,

상기 전환 수단이 상기 제2 상태인 경우, 각각 1개의 상기 데이타 회로가 1개의 데이타 기억 회로로서 작동하고, 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이,

상기 메모리셀에 기억시키는 기록 상태의 수를 2나 3으로 설정하는 제1 혹은 제2 상태를 갖는 전환 수단, 및

각각이 서브 데이타를 기억하는 복수의 데이타 회로

를 구비하고,

상기 전환 수단이 상기 제1 상태인 경우, 각각 2개의 상기 데이타 회로가 하나의 데이타 기억 회로로서 작동하고, 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중 각각 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개의 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하고,

상기 전환 수단이 상기 제2 상태인 경우, 각각 1개의 상기 데이타 회로가 1개의 데이타 기억 회로로서 작동하고, 각각의 상기 데이타 기억 회로가 상기 복수의 비트선 중의 각각의 어느 1개에 대해 전기적으로 접속되고 각각의 상기 데이타 기억 회로가 상기 각각의 어느 1개 비트선에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서, 각각의 상기 데이타 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하고 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서, 각각의 상기 데이타 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하고 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
각각이 n값(n≥3)의 데이타를 기억 가능한 복수의 불휘발성 메모리셀, 복수의 비트선 및 복수의 워드선을 포함하여 구성되는 메모리셀 어레이, 및

각각이 상기 복수의 비트선 중의 각각의 어느 1개에 대해 설치된 복수의 데이타 기억 회로

를 구비하고,

상기 복수의 데이타 기억 회로는 상기 각각 대응하는 비트선에 상기 복수의 데이타 기억 회로에 기억되어 있는 데이타에 기초하여 선택적으로 판독 비트선 신호를 인가하고 메모리셀의 데이타에 의해서 변조된 상기 각각 대응하는 비트선 상의 상기 판독 비트선 신호의 값을 검출하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 각각의 상기 데이타 기억 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하는 서브 데이타 회로를 포함하며 각각의 상기 서브 데이타 회로는 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서, 각각의 상기 데이타 기억 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하는 서브 데이타 회로를 포함하며 각각 상기 서브 데이타 회로는 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서, 각각의 상기 데이타 기억 회로는 제1 혹은 제2 신호 레벨의 서브 데이타를 기억하는 서브 데이타 회로를 포함하고, 각각의 상기 서브 데이타 회로는 상기 비트선 신호의 소정의 신호 레벨에 응답하여 기억되어 있는 상기 제1 신호 레벨의 서브 데이타를 상기 제2 신호 레벨의 서브 데이타로 변경하고 기억되어 있는 상기 제2 신호 레벨의 서브 데이타를 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제8항에 있어서, 상기 메모리셀은 4치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서, 상기 메모리셀은 4치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제10항에 있어서, 상기 메모리셀은 4치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제8항에 있어서, 상기 메모리셀은 3치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서, 상기 메모리셀은 3치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제10항에 있어서, 상기 메모리셀은 3치 기억 가능하며 상기 데이타 기억 회로는 2개의 상기 서브 데이타 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 불휘발성 메모리셀을 포함하여 구성되는 메모리셀 어레이,

상기 메모리셀 어레이에 대해 설치되고, 상기 메모리셀의 기록 상태를 나타내는 판독 신호를 전송하기 위한 전송선, 및

상기 메모리셀 어레이 중 선택된 메모리셀에 기록 동작 중에 인가되는 기록 제어 전압을 결정하는 제어 데이타를 기억하는 데이타 기억 회로

를 구비하고,

상기 데이타 기억 회로는 제1 서브 데이타 회로와 제2 서브 데이타 회로를 포함하고, 상기 제어 데이타는 상기 제1 서브 데이타 회로에 기억되어 있는 제1 서브 데이타와 상기 제2 서브 데이타 회로에 기억되어 있는 제2 서브 데이타로 구성되고,

상기 데이타 기억 회로는 상기 데이타 기억 회로에 기억되어 있는 상기 제어 데이타에 기초하여 선택된 메모리셀에 상기 기록 제어 전압을 인가하고,

상기 제2 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제1 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 검출하고 선택된 메모리셀이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제2 서브 데이타를 변경하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제17항에 있어서, 상기 제2 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제1 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제2 서브 데이타 회로에 기억되어 있는 상기 제2 서브 데이타에 따라서 선택적으로 검출하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제17항에 있어서, 상기 제1 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 검출하고 선택된 메모리셀이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제1 서브 데이타를 변경하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제19항에 있어서, 상기 제1 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제1 서브 데이타 회로에 기억되어 있는 상기 제1 서브 데이타에 따라서 선택적으로 검출하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제18항에 있어서, 상기 제1 서브 데이타 회로는 선택된 메모리셀의 기록 상태와 상기 제2 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제1 서브 데이타 회로에 기억되어 있는 상기 제1 서브 데이타에 따라서 선택적으로 검출하고, 선택된 메모리셀이 기록 충분하다고 검출된 경우에 기록을 억제하도록 상기 제1 서브 데이타를 변경하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 불휘발성 메모리셀을 포함하여 구성되는 메모리셀 어레이,

상기 메모리셀 어레이에 대해 설치되고, 메모리셀의 데이타를 나타내는 판독 신호를 전송하기 위한 전송선, 및

상기 메모리셀 어레이 중의 선택된 메모리셀의 데이타를 나타내는 판독 데이타를 기억하는 데이타 기억 회로

를 구비하고,

상기 데이타 기억 회로는 제1 서브 데이타 회로와 제2 서브 데이타 회로를 포함하며, 상기 판독 데이타는 상기 제1 서브 데이타 회로에 기억되어 있는 제1 판독 서브 데이타와 상기 제2 서브 데이타 회로에 기억되어 있는 제2 판독 서브 데이타로 구성되고,

상기 제1 서브 데이타 회로는 선택된 메모리셀의 데이타와 상기 제2 판독 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 검출하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제22항에 있어서, 상기 제1 서브 데이타 회로는 선택된 메모리셀의 데이타와 상기 제2 판독 서브 데이타로부터 결정되는 상기 전송선 상의 상기 판독 신호의 논리 레벨을 상기 제1 서브 데이타 회로에 기억되어 있는 상기 제1 판독 서브 데이타에 따라서 선택적으로 검출하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제17항에 있어서, 상기 메모리셀은 4치 기억 가능하며 상기 제1 및 제2 서브 데이타 회로는 각각 1개의 플립플롭 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제22항에 있어서, 상기 메모리셀은 4치 기억 가능하며 상기 제1 및 제2 서브 데이타 회로는 각각 1개의 플립플롭 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제17항에 있어서, 상기 메모리셀은 3치 기억 가능하며 상기 제1 및 제2 서브 데이타 회로는 각각 1개의 플립플롭 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제22항에 있어서, 상기 메모리셀은 3치 기억 가능하며 상기 제1 및 제2 서브 데이타 회로는 각각 1개의 플립플롭 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.