KR100238741B1 - 판독 전용 메모리 - Google Patents

판독 전용 메모리 Download PDF

Info

Publication number
KR100238741B1
KR100238741B1 KR1019960013366A KR19960013366A KR100238741B1 KR 100238741 B1 KR100238741 B1 KR 100238741B1 KR 1019960013366 A KR1019960013366 A KR 1019960013366A KR 19960013366 A KR19960013366 A KR 19960013366A KR 100238741 B1 KR100238741 B1 KR 100238741B1
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
threshold voltage
address
memory
Prior art date
Application number
KR1019960013366A
Other languages
English (en)
Other versions
KR960038619A (ko
Inventor
마사즈미 이게베
데이치로우 니시자카
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960038619A publication Critical patent/KR960038619A/ko
Application granted granted Critical
Publication of KR100238741B1 publication Critical patent/KR100238741B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5632—Multilevel reading using successive approximation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

N(N=2, 3, ...)-비트 정보를 각각 기억하는 다수의 메모리 셀[C(0, 0), C(0, 1), ...]을 포함하는 다수의 값을 갖는 ROM 장치에 있어서, N-비트 정보의 각각의 비트는 하나의 어드레스(X0, X1, ...Xm)에 상응한다.

Description

판독 전용 메모리
제1도는 제 1 종래 기술의 4개의 값을 갖는 ROM 장치를 설명하는 회로도.
제2도는 제1도의 장치의 판독 동작을 설명하는 타이밍 선도.
제3도는 제 2 종래 기술의 4개의 값을 갖는 ROM 장치를 설명하는 회로도.
제4도는 장치의 판독 동작을 설명하는 타이밍도.
제5도는 본 발명에 따른 4개의 값을 갖는 ROM 장치의 제 1 실시예를 설명하는 회로도.
제6도는 판정 회로의 상세한 회로도.
제7도는 제6도의 판정 회로의 상태를 도시한 표.
제8도는 제5도의 제어 회로의 상세한 회로도.
제9도는 제8도의 펄스 발생 회로의 상세한 회로도.
제10도는 제5도의 메모리 셀과 그들 임계 전압 사이의 관계의 한 예를 도시한 표.
제11도는 제5도의 출력 데이터의 한 예를 도시한 표.
제12a도 내지 제12j도는 제5도, 제6도, 제8도 및 제9도의 회로의 동작을 설명하기 위한 타이밍도.
제13도는 본 발명에 따른 4개의 값을 갖는 ROM 장치의 제 2 실시예를 설명하는 회로도.
제14도는 제13도의 어드레스 카운터의 상세한 회로도.
제15도는 제13도의 제어 회로의 상세한 회로도.
제16a도 내지 제16m도는 제6도, 제13도 내지 제15도의 회로의 동작을 설명하기 위한 타이밍도.
〈 도면의 주요부분에 대한 부호의 설명 〉
1 : 로우 디코더 2 : 판정 회로
3 : 제어 회로
WLO, WL1, ..., WL2m+1: 워드 라인
X0, X1, ..., Xm : X 어드레스
본 발명은 N(N=2, 3, ...)비트 정보를 각각 기억하는 메모리 셀을 갖는 다수의 값을 갖는 판독 전용 메모리(multivalued read only memory)(ROM)에 관한 것으로, 특히 순차 액세스로 고속 판독 동작을 수행할 수 있는 다수의 값을 갖는 ROM 장치에 관한 것이다.
ROM 장치에 있어서, 각각의 메모리 셀에 N-비트 정보가 기억된다면, 기억 용량은 종래의 ROM 장치의 기억 용량 보다 N 배가 된다. 상기 조건을 충족시키기 위해서, 최근에 N-비트 정보를 각각 기억하는 메모리 셀을 갖는 다수의 값을 갖는 ROM 장치가 개발되었다.
2-비트 정보를 각각 기억하는 메모리 셀을 포함하는 4개의 값을 갖는 제 1 종래 기술의 ROM 장치에 있어서, 메모리 셀의 각각은 하나의 디지트 라인(digit line)에 접속되고, 또한 2-비트 출력 단자에도 접속된다. 판독 동작에 있어서, 한 어드레스가 상기 장치에 주어질 때, 3 종류의 임계 전압이 선택된 워드 라인에 인가된다. 그러므로, 3 종류의 임계 전압을 발생하는 3배의 주기가 한 판독 액세스에 대하여 필요하며, 그에 따라 판독 동작 속도가 감소된다(JP-A-53-81024).
2 비트 정보를 각각 기억하는 메모리 셀을 포함하는 4개의 값을 갖는 종래 기술의 ROM 장치에 있어서, 상기 메모리 셀의 각각은 1 디지트 라인에 접속된다. 다수의 디지트 라인은 2-비트 출력 단자에 선택적으로 접속된다. 판독 동작에 있어서, 상기 장치에 어드레스가 주어질 때, 3 종류의 임계 전압중 중간의 임계 전압이 선택된 한 워드 라인에 인가된다. 그러므로, 3종류의 임계 전압을 보다 낮은 임계 전압 또는 보다 높은 임계 전압이 상기 선택된 워드 라인에 인가된다. 그러므로, 2 종류의 임계 전압을 발생하기 위한 단지 2배의 주기가 한 판독 액세스에 필요하고, 그로 인해 판독 동작 속도를 증가시킨다(JP-A-184794). 또한, 상기 설명은 이후에 상세히 설명한다.
4개의 값을 갖는 제 2 종래 기술의 ROM 장치에 있어서는 상기 디지트 라인 중 단지 한 디지트 라인에 따라 한 판독 액세스가 실행된다. 그러므로, 4비트 데이터가 얻어진다면, 4배의 주기를 취한다. 그러므로, 판독 동작 속도는 감소된다. 부가로, 회로의 구성은 제 1 종래 기술의 4개의 값을 갖는 ROM 장치의 회로의 구성 보다 더욱 복잡해진다.
본 발명의 목적은 고속 판독 동작을 실행할 수 있는 4개의 값을 갖는 ROM 장치와 같은 다수의 값을 갖는 ROM 장치를 제공하는 것이다.
본 발명에 따라, N-비트 정보를 각각 기억하는 다수의 메모리 셀을 포함하는 다수의 값을 갖는 ROM 장치에 있어서, N-비트 정보의 각각의 비트는 하나의 어드레스에 상응한다. 다시 말해, N-비트 정보의 하나의 비트는 한 어드레스에 따라 하나의 메모리 셀로 부터 판독되고, 다른 어드레스에 따라 동일한 메모리 셀로 부터 다른 비트가 판독된다.
따라서, 하나의 어드레스에 의해 판정된 판독 액세스에 있어서, 오로지 하나의 비트 정보가 선택된 메모리 셀로 부터 판독되고, 상기 선택된 메모리 셀로 부터 다른 (N-1) 비트 정보는 판독되지 않는다. 상기는 선택된 메모리 셀에 인가된 임계 전압의 수를 감소시키고, 그로 인해 판독 동작 속도를 증가시킨다.
본 발명은 첨부된 도면을 참고로 하여 종래의 기술과 비교하여 아래에 상세히 기술한 설명으로부터 보다 명백히 이해된다.
본 발명의 양호한 실시예를 설명하기 이전에, 제 1 도 내지 제 4 도를 참조하여 종래 기술의 4개의 값을 갖는 ROM 장치를 설명한다.
제 1 도는 제 1 종래의 4개의 값을 갖는 ROM 장치(JP-A-53-81024)를 설명하는데, 참조 부호(1)는 워드 라인(WLO, WL1, ..., WL2m+1)중 한 라인을 선택하기 위해 X 어드레스(X0, X1, ..., Xm)를 수신하는 로우 디코더를 나타낸다.
또한, 두 개의 디지트 라인(DL0 및 DL1)이 제공되어 판정 회로(2-0 및 2-1)에 접속된다. 상기 판정 회로(2-0)는 두 개의 데이터 출력 단자(D0 및 D1)를 가지며, 상기 판정 회로(2-1)는 두 개의 출력 단자(D2 및 D3)를 갖는다. 상기 로우 디코더(1) 판정 회로(2-0 및 2-1)는 제어 회로(3)에 의해 제어된다.
또한, 상기 워드 라인(WLO, WL1, ..., WL2m+1)과 디지트 라인(DL0 및 DL1) 사이의 교점에 메모리 셀[C(0, 0), C(0, 1), C(1, 0),C(1, 1),...,C(2m+1, 1)이 제공된다. 상기 메모리 셀에 대한 4 종류의 임계 전압(VT0, VT1, VT2 및 VT3)이 존재하는 데, 상기 임계 전압중 한 임계 전압은 상기 메모리 셀 각각에 미리 기록된다. 즉, 2-비트 정보가 상기 메모리 셀의 각각에 기록된다.
제 1 도의 장치의 판독 동작은 제 2 도를 참조로 하여 다음에 설명한다. 여기서, X 어드레스 신호(X0, X1, ..., Xm)가 모두 0이라고 가정하고, 그에 따라 상기 워드 라인(WL0)인 선택된다고 가정한다. 이러한 상태에서, 상기 제어 회로(3)는 전압(VW)을 발생하고, X디코더(1)에 그 전압을 전달하여, 워드 라인(WL0)에서 전압(VW)이 변화한다. 즉, 제 2 도에 도시된 것처럼, t1 에서 t2까지의 시간 주기(I) 동안에 워드 라인(WL0)에서 전압(VW)은 VT0 와 VT1 사이의 V1이 되고, t2 에서 t3까지의 시간 주기(II) 동안에 워드 라인(WL0)에서 전압(VW)은 VT0 와 VT2 사이의 V2가 되고, t3에서 t4까지의 시간 주기(III) 동안에 워드 라인(WL0)에서 전압(VW)은 VT2 와 VT3 사이의 V3가 된다.
또한, 상기 제어 회로(3)의 제어 신호(S)는 판정 회로(2-0 및 2-1) 모두에도 공급된다. 결과적으로, 판정 회로(2-0 및 2-1)는 디지트 라인(DL0 및 DL1)에서의 전압이 0 인지의 여부에 따라 데이터 신호(D0, D1, D2 및 D3)를 발생한다. 예를 들어, 상기 판정 회로(2-0)에 있어서, 디지트 라인(DL0)에서 전압이 시간 주기(I)동안 0V일 때, 메모리 셀[C(0, 0)]의 임계 전압은 VT0가 되기 때문에, 상기 판정 회로(2-0)는 상기 데이터 신호(D0, D1)가 (0, 0)이 되도록 한다. 또한, 디지트 라인(DL0)에서 전압이 시간 주기(II)동안 0V일 때, 메모리 셀[C(0, 0)]의 임계 전압은 VT1이 되기 때문에, 상기 판정 회로(2-0)는 상기 데이터 신호(D0, D1)가 (0, 1)이 되도록 한다. 또한, 디지트 라인(DL0)에서 전압이 시간 주기(III)동안 0V일 때, 메모리 셀[C(0, 0)]의 임계 전압은 VT2가 되기 때문에, 상기 판정 회로(2-0)는 상기 데이터 신호(D0, D1)가 (1, 0)이 되도록 한다. 부가로, 디지트 라인(DL0)에서 전압이 시간 주기(I)동안 0V가 되지 않을 때, 즉 시간 주기(III)동안 프리차지된 전압일 때, 메모리 셀[C(0, 0)]의 임계 전압은 VT3가 되기 때문에, 상기 판정 회로(2-0)는 상기 데이터 신호(D0, D1)가 (1, 1)이 되도록 한다. 상기와 같은 것은 상기 판정 회로(2-1)에서도 사실적으로 일어난다.
또한 선택된 메모리 셀[C(0, 0) 및 C(0, 1)]의 임계 전압이 각각 VT1 및 VT2가 된다면, 데이터 신호(D0, D1, D2, D3)는 (0, 1, 1, 0)가 된다. 선택된 메모리 셀[C(1, 0) 및 C(1, 1)]의 임계 전압이 모두 VT2가 된다면, 데이터 신호(D0, D1, D2, D3)는 (1, 0, 1, 0)가 된다. 그러므로, 4-비트 데이터(D0, D1, D2, D3)는 두 개의 메모리 셀 내에 저장되는데, 즉 두 개의 상위 비트가 상기 메모리 셀중 하나에 기억되고, 두 개의 하위 비트가 다른 메모리 셀에 기억된다. 따라서, 상기 ROM 장치는 종래의 ROM 장치 보다 두배의 많은 정보를 기억할 수 있다.
그러나, 제 1 도의 4개의 값은 갖는 ROM 장치에 있어서, 3개의 시간 주기 (I, II 및 III)를 택하여 데이터 신호(D0, D1, D2, D3)를 얻음으로써 판독 동작 속도가 감소한다.
제 3 도는 제 2 종래 기술의 4개의 값을 갖는 ROM 장치(JP-A-4-184794)를 설명하는데, 제 1 도의 판정 회로(2-0 및 2-1) 대신에 단지 하나의 판정 회로(2)만이 제공되어 있다. 또한, 상기 디지트 라인(DL0, DL1, DL2,...)과 상기 판정 회로(2) 사이데 선택기(4)가 제공된다. 그러므로, 상기 디지트 라인(DL0, DL1, DL2,...)중 한 디지트 라인은 Y어드레스 신호(Y0, Y1, Y2,...Yn)를 수신하는 칼럼 디코더(5)에 의해 선택되고, 판정 회로(2)에 접속된다.
제 3 도의 장치의 판독 동작은 제 4 도를 참조하여 설명한다. 또한, X어드레스신호(X0, X1, ..., Xm)가 모두 0이라고 가정하고, 그에 따라 상기 워드 라인(WL0)인 선택된다고 가정한다. 또한, Y어드레스 신호(Y0, Y1,...Yn)가 모두 0이고, 그에 따라 디지트 라인(DL0)이 선택기(4)를 통해 상기 판정 회로(2)에 접속된다고 가정한다. 이러한 상태에서, 첫 번째로 t1에서 t2까지의 시간 주기(I)동안에, 상기 제어 회로(3)는 선택된 워드 라인(WL0)에서 전압(VW)을 V2가 되도록 한다. 결과적으로, 상기 디지트 라인(DL0)에서의 정압이 0V인가를 판정 회로(2)가 결정한다면, 상기 제어 회로는 선택된 워드 라인(WL0)에서 전압(VW)을 t2에서 t3까지의 시간 주기(II)동안에 V1이 되도록 한다. 또한, 상기 디지트 라인(DL0)에서의 전압이 OV인가를 판정 회로(2)가 결정한다면, 상기 판정 회로(2)는 디지탈 신호(D0, D1)를 (0, 0)가 되도록 한다. 그렇지 않으면, 상기 판정 회로(2)는 디지탈 신호(D0, D1)를 (0, 1)이 되도록 한다.
다른 한편으로, 시간 주기(I) 동안 상기 판정 회로(2)가 디지트 라인(DL0)에서 전압이 OV가 아닌지를 결정한다면, 상기 제어 회로(3)는 선택된 워드 라인(WL0)에서 전압(VW)을 시간 주기(II) 동안 V3가 되도록 한다. 결과적으로, 상기 판정 회로(2)가 디지트 라인(DL0)에서의 전압이 OV인지를 결정한다면, 상기 판정 회로(2)는 데이터 신호(D0, D1)를 (1, 0)이 되도록 한다. 그렇지 않으면, 상기 판정 회로(2)는 데이터 신호(D0, D1)를 (1, 1)이 되도록 한다.
제 3 도의 4개의 값을 갖는 ROM 장치에 있어서, 단지 2개의 시간 주기(I 및 II)만을 택하여 데이터 신호(D0, D1)를 얻는다. 그러나, 하나의 판독 액세스는 디지트 라인(DL0, DL1, ...)중 오로지 하나의 디지트 라인에 따라 수행된다. 그러므로, 4비트 데이터가 얻어진다면, 4 시간 주기를 취한다. 그러므로, 판독 동작의 속도는 감소된다. 부가로, 상기 판정 회로(2) 및 제어 회로(3)는 제 1 도의 판정 회로(2-0 및 2-1) 및 제어 회로(3) 보다 더 복잡해진다.
제 5 도는 본 발명에 따른 제 1 실시예를 설명하는 도면으로, X-어드레스 신호의 최하위 비트(XO)는 제어 회로(3')에는 공급되지만, X-어드레스 디코더(1')에는 공급되지 않는다. 또한, 디지트 라인(DL0, DL1, DL2 및 DL3)은 판정 회로(2'-0, 2'-1, 2'-2, 2'-3)에 각각 접속된다.
상기 제어 회로(3')는 X-어드레스 신호(X0) 뿐만 아니라 타이밍 신호(T)를 수신하여 래치 인에이블 신호(L0, L1, L2, 및 L3) 및 선택 신호(SL)를 발생한다. 또한, 상기 제어 회로(3')는 래치 인에이블 신호(L1, L2, 및 L3)와 동기적으로 선택된 워드 라인에 인가되는 전압(VW)을 발생한다. 이 경우, 상기 전압(VW)은 래치 인에이블 신호(L1)에 대해 V1이 되고, 상기 전압(VW)은 래치 인에이블 신호(L2)에 대해 V2이 되고, 상기 전압(VW)은 래치 인에이블 신호(L3)에 대해 V3이 된다.
제 6 도는 제 5 도의 2'-0과 같은 판정 회로의 상세 회로도로서, 참조 부호(601)는 감지 증폭기를 나타내고, 602, 603 및 604는 래치 인에이블 신호(L1, L2 및 L3) 각각의 하강 엣지에 따라 상기 감지 증폭기(601)의 출력 신호를 래치하기 위한 래치 회로를 나타낸다. 임계 전압(VT0, VT1, VT2 및 VT3)을 각각 갖는 선택된 메모리 셀에 대한 상기 래치 회로(602, 603 및 604)의 데이터(LA1, LA2 및 LA3)는 제 7 도에 도시되어 있다.
또한, 참조 부호(605)는 임계 전압(VT0, VT1, VT2 및 VT3)을 각각 갖는 선택된 메모리 셀에 대한 출력 데이터가 제 7 도에도 도시된 게이트 회로(G1, G2 및 G3)에 의해 형성된 논리 회로를 나타낸다.
또한, 참조 부호(606 및 607)는 선택 신호(SL)에 따라 턴-오프 및 턴-온되는 전송 게이트 또는 스위치를 나타낸다. 즉, 선택 신호(SL)가 하이(=1)일 때, 상기 스위치(606 및 607)는 각각 턴-온 및 턴-오프되기 때문에, 상기 감지 증폭기(601)는 래치 회로(608)에 접속된다. 다른 한편으로, 선택 신호(SL)가 로우(=0)일 때, 상기 스위치(606 및 607)는 각각 턴-온 및 턴-오프되기 때문에, 상기 논리 회로(605)는 래치 회로(608)에 접속된다. 상기 래치 회로(608)는 래치 인에이블 신호(L0)의 하강 엣지에 따라 동작하게 된다.
제 8 도는 제 5 도의 제어 회로(3')의 상세한 회로도를 설명한 도면으로, 참조 부호(801)는 X-어드레스 신호(X0) 및 타이밍 신호(T)를 수신하여 선택 신호(SL)를 발생하는 D-플립플롭을 나타낸다. 또한, 배타 논리 OR 회로(802)는 X-어드레스 신호(X0) 와 선택 신호(SL)에 따라 방전 신호를 발생한다.
또한, 참조 부호(803, 804 및 805)는 래치 인에이블 신호(L1, L2 및 L3)를 각각 발생하는 펄스 발생 회로를 나타낸다. 트랜지스터(803a 및 803b)는 상기 펄스 발생 회로(803)의 한 입력에 접속된다. 또한, 트랜지스터(805a 및 805b)는 상기 펄스 발생 회로(803)의 한 입력에 접속된다. 트랜지스터(803a 및 804b 및 805a)는 상기 선택 신호(SL)에 의해 제어되고, 또한 타이밍 신호(T)는 트랜지스터(803a 및 805a)의 소스가 접지되는 동안 오직 트랜지스터(804a)에만 공급된다. 또한, 트랜지스터(803b 804b 및 805b)의 게이트는 상기 선택 신호(SL)의 반전 신호에 의해 제어되고, 또한 타이밍 신호(T), 펄스 발생 회로(803)의 출력(L1) 및 펄스 발생 회로(804)의 출력(L2)은 트랜지스터(803b, 804b 및 805b)에 각각 공급된다. 그러므로, 상기 선택 신호(SL)가 하이(=1)일 때, 단지 펄스 발생 회로(804)만이 타이밍 신호(T)에 응답하여 동작될 수 있다. 다른 한편으로, 상기 선택 신호(SL)가 로우(=0)일 때, 모든 펄스 발생 회로(803, 804 및 805)가 동작된다.
또한, AND 회로(8061 및 8062) 및 OR 회로(8063)에 의해 형성된 논리 회로(806)는 래치 인에이블 신호(L0)를 발생하기 위해 제공된다. 즉, 상기 선택 신호(SL)가 하이(=1)일 때, 래치 인에이블 신호(L0)는 래치 인에이블 신호(L2)에 응답하여 발생된다. 반면에, 상기 선택 신호(SL)가 로우(=0)일 때, 래치 인에이블 신호(L0)는 래치 인에이블 신호(L3)에 응답하여 발생된다.
또한, 전압(V1, V2 및 V3)을 각각 발생하는 전압 발생 회로(807, 808 및 809)와 트랜지스터(810, 811, 812 및 813)가 제공된다. 이 경우에, 전압 발생 회로(807, 808 및 809)는 다이오드-접속된 트랜지스터로 구성된다. 예를 들어, 래치 인에이블 신호(L1)가 하이 값이 되어 트랜지스터(810)가 턴-온될 때, 선택된 워드 라인에서 전압(VW)은 V1이 된다. 방전 신호(SD)가 하이 값이 되어 트랜지스터(813)가 턴-온될 때, 전압(VW)은 0이 된다.
제 9 도는 제 8 도의 803과 같은 펄스 발생 회로의 상세한 회로도로서, 펄스 발생 회로(803)는 지연 회로(901), 인버터(901) 및 NOR 회로(903)를 포함한다.
제 5 도, 제 6 도, 제 8 도 및 제 9 도의 장치의 동작은 제 10 도 내지 제 12j 도를 참조하여 설명된다. 여기서, 메모리 셀과 임계 전압 사이의 관계가 제 10 도에 도시된 것과 동일하고, 결과적으로, 출력 데이터(DO, D1, D2 및 D3)가 제 11 도에 도시된 것과 같이 된다고 가정한다.
우선, 제 11 도의 사이클(1)을 설명한다. 여기서, X-어드레스 신호(X1 내지 Xm)가 0이다.
제 12a 도 및 제 12b 도에 도시된 것처럼, X-어드레스 신호(X0)는 하이에서 로우로 변화되고, 그 이후에, 타이밍 신호(T)가 발생된다. 결과적으로, 상기 선택 신호(SL)는 제 12c 도에 도시된 것처럼 로우에서 하이로 변화하고, 상기 방전 신호(SD)가 제 12d 도에 도시된 것처럼 발생되어 선택된 워드 라인(WL0)를 방전한다.
상기 선택 신호(SL)가 하이로 되기 때문에, 단지 펄스 발생 회로(804)만이 동작될 수 있다. 즉, 펄스 발생 회로(804)는 타이밍 신호(T)의 하강 엣지에 응답하고, 그 결과, 펄스 발생 회로(804)는 제 12f 도에 도시된 것처럼 래치 인에이블 신호(L2)를 발생한다. 결과 적으로, 상기 선택된 워드 라인(WL0)에서 전압(VW)은 제 12h 도에서 도시된 것처럼 V2가 된다. 그러므로, 임계 전압이 V2 보다 작게되는 메모리 셀[C(0, 0) 및 C(0, 3)]은 턴-온되고, 임계 전압이 V2 보다 크게되는 메모리 셀[C(0, 1) 및 C(0, 2)]은 턴-오프된다. 따라서, 디지트 라인(DL0, DL1, DL2 및 DL3)에서 전압은 (0, 1, 1, 0)가 되고, 감지 증폭기(601)에 공급된다. 반면에, 선택 신호(SL)가 하이로 되어 AND 회로(8061)를 동작시키기 때문에, 상기 논리 회로(806)는 제 12i 도에 도시된 것 처럼 래치 인에이블 신호(L2)에 응답하여 래치 인에이블 신호(L0)를 발생한다.
따라서, 사이클(1)에 대한 출력 데이터(D0, D1, D2, D3)는 제 12j 도에 도시된 것처럼(0, 1, 1, 0)이 된다.
다음은 제 11 도의 사이클(2)을 설명한다. 여기서도, X-어드레스 신호(X1 내지 Xm)가 0이다.
제 12a 도 및 제 12b 도에 도시된 것처럼, X-어드레스 신호(X0)는 로우에서 하이로 변화되고, 그 이후에, 타이밍 신호(T)가 발생된다. 결과적으로, 상기 선택 신호(SL)는 제 12c 도에 도시된 것처럼 하이에서 로우로 변화하고, 상기 방전 신호(SD)가 제 12d 도에 도시된 것처럼 발생되어 선택된 워드 라인(WL0)을 방전한다.
상기 선택 신호(SL)가 로우로 되기 때문에, 단지 펄스 발생 회로(803, 804 및 805)만이 동작될 수 있다. 즉, 펄스 발생 회로(803)는 타이밍 신호(T)의 하강 엣지에 응답하고, 그 결과, 펄스 발생 회로(803)는 제 12e 도에 도시된 것처럼 래치 인에이블 신호(L1)를 발생한다. 결과적으로, 상기 선택된 워드 라인(WL0)에서 전압(VW)은 제 12h 도에서 도시된 것처럼 V1이 된다. 다음은, 상기 펄스 발생 회로(804)는 래치 인에이블 신호(L1)의 하강 엣지에 응답하여, 그 결과 펄스 발생 회로(804)는 제 12f 도에 도시된 것처럼 래치 인에이블 신호(L2)를 발생한다. 결과 적으로, 상기 선택된 워드 라인(WL0)에서 전압(VW)은 제 12h 도에서 도시된 것처럼 V2가 된다. 또한, 상기 펄스 발생 회로(805)는 래치 인에이블 신호(L2)의 하강 엣지에 응답하여, 그 결과 펄스 발생 회로(805)는 제 12g 도에 도시된 것처럼 래치 인에이블 신호(L3)를 발생한다. 결과적으로, 상기 선택된 워드 라인(WL0)에서 전압(VW)은 제 12h 도에서 도시된 것처럼 V3이 된다.
그러므로, 판정 회로(2'-0)에 있어서, "1", "0" 및 "0"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로 OR 회로(G3)의 출력은 "1"이 된다. 또한, 판정 회로(2'-1)에 있어서, "1", "1" 및 "0"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로 OR 회로(G3)의 출력은 "0"이 된다. 또한, 판정 회로(2'-2)에 있어서, "1", "1" 및 "1"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로, OR 회로(G3)의 출력은 "1"이 된다. 부가적으로, 판정 회로(2'-3)에 있어서, "0", "0" 및 "0"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로, OR 회로(G3)의 출력은 "0"이 된다. 반면에, 선택 신호(SL)가 로우로 되어 AND 회로(8062)를 동작시키기 때문에, 상기 논리 회로(806)는 제 12i 도에 도시된 것처럼 래치 인에이블 신호(L3)에 응답하여 래치 인에이블 신호(L0)를 발생한다.
따라서, 사이클(2)에 대한 출력 데이터(D0, D1, D2, D3)는 (1, 0, 1, 0)이 된다.
사이클(1)에 대해 실행되는 연산과 유사한 연산은 제 11 도에 도시된 것처럼 사이클(3, 5, ..., 2m+1-1)에 대해 실행되고, 사이클(2)에 대해 실행되는 연산과 유사한 연산은 제 11 도에 도시된 것처럼 사이클(2, 4, ..., 2m+1)에 대해 실행된다.
제 1 실시예에 있어서, 두 개의 어드레스에 의해 액세스되는 데이터는 4개의 값을 갖는 메모리 셀의 각각에 기억된다. 결과 적으로, 디지트 라인의 번호와 동일한 번호를 갖는 출력 데이터는 하나의 어드레스에 의해 얻어질 수 있다. 또한, 사이클의 절반에 있어서, 유일한 하나의 스텝 전압이 선택된 워드 라인에 인가되고, 사이클의 다른 절반에 있어서, 3개의 스텝 전압은 선택된 워드 라인에 인가된다. 상기는 판독 동작 속도를 증가시킨다.
제 13 도는 본 발명에 따른 제 2 실시예를 설명하며, 제 5 도의 제어 회로(3')대신에 제어 회로(3")가 제공되고, 어드레스 카운터(4)와 제 5 도의 소자에 어드레스 카운터(4)를 초기화하기 위한 초기화 회로(5)가 부가되어 있다. 이 경우에, 외부 X-어드레스 신호(X0)가 이용되지만, 내부 X-어드레스 신호(X0)는 어드레스 카운트(4)내에 발생된다. 상기 제어 회로(3'')및 초기화 회로(5)는 어드레스 래치 인에이블 신호(ALE) 및 클럭 신호(CLKO)에 의해 제어된다. 또한, 어드레스 카운터(4)는 제어 회로(3")로 부터 래치 인에이블 신호(L0)를 수신한다.
제 14 도는 제 13 도의 어드레스 카운터(4)의 상세한 회로도로서, 내부 X-어드레스 신호(X0)와 외부 X-어드레스 신호(X1 내지 Xm) 각각을 위해 래치 회로(41-0, 41-1, ..., 41-m)가 제공되어 있다. 또한, 인버터(42), 배타 논리 OR 회로(43-1 내지 43-m), AND 회로(44-2 내지 44-m) 및 3상 버퍼(45-0, 45-1, ..., 45-m)가 증가 연산을 실행하기 위해 제공된다. 즉, 3상 버퍼(45-0, 45-1, ..., 45-m)가 제어 회로(3")의 래치 인에이블 신호(L0)에 의해 활성화될 때, 래치 회로(41-0, 41-1, ..., 41-m)에 기억된 어드레스는 +1로 증가된다. 또한, 3상 버퍼(46-0, 46-1, ..., 46-m)는 래치 회로(41-1, 41-2, ..., 41-m)내의 외부 X-어드레스 신호(X1, X2,..., Xm)를 래치하기 위해 제공된다. 즉, 3상 버퍼(46-0, 46-1, ..., 46-m)가 제어 회로(3")의 래치 인에이블 신호(ALE)에 의해 활성화될 때, 래치 회로(41-1, 41-2, ..., 41-m)에서 외부 X-어드레스 신호(X1, X2,..., Xm)가 래치된다. 상기의 경우에 트랜지스터(4a)가 초기화 회로(5)에 의해 턴-온되기 때문에, 상기 래치 회로(41-0)에서 0이 래치된다.
제 15 도는 제 13 도의 제어 회로(3")의 상세한 회로도로서, 제어 회로(3")는 게이트 회로(1501) 및 원-쇼트 펄스 발생 회로(1502)를 포함한다. 즉, 상기 어트레스 래치 인에이블 신호(ALE)가 비활성(=0)될 때, 원-쇼트 펄스 발생 회로(1502)는 상기 클럭 신호(CLKO)에 응답하여 원-쇼트 펄스 발생 신호(P)를 발생한다.
또한, 플립플롭(1503, 1504, 1505 및 1506)과 NOR 게이트(1570)가 제공되어, 제 6 도의 2'-0과 같은 판정 회로의 래치 회로(602, 603 및 604)에 대한 래치 인에이블 신호(L1, L2, 및 L3) 및 방전 신호(SD)를 발생한다. 상기 플립플롭(1503, 1504, 1505 및 1506)은 원-쇼트 펄스 신호(P)를 수신하고, 어드레스 래치 인에이블 신호(ALE)에 의해 리셋트된다.
또한, 플립플롭(1508)은 상기 선택 신호(SL)를 발생하기 위해 제공된다, 상기 플립플롭(1508)은 상기 방전 신호(SD)의 상승 엣지에 의해 셋트되고, 상기 래치 인에이블 신호(L1)의 상승 엣지에 의해 리셋트된다.
또한, 상기 래치 인에이블 신호(L2 및 L3)를 수신하여 래치 인에이블 신호(L0)를 발생하기 위해 OR 회로(1509)가 제공된다.
상기 전압 발생 회로(807, 808 및 809)와 트랜지스터(810, 811, 812 및 813)는 제 8 도와 동일하다.
제 13 도, 제 6 도, 제 14 도 및 제 15 도의 장치의 동작은 제 10 도, 제 11 도, 제 16a 도 내지 제 16m 도를 참조하여 설명한다. 다시, 상기 메모리 셀과 임계전압 사이의 관계가 제 10 도에서와 동일하고, 결과적으로 데이터 출력(D0, D1, D2 및 D3)이 제 11 도에 도시된 것처럼 기대할 수 있다.
우선, 어드레스 래치 인에이블 신호(ALE)가 제 16a 도에 도시된 것처럼, 하이에서 로우로 변화될 때, 제 16b 도에 도시된 외부 X-어드레스 신호(X1 ~ Xm)는 어드레스 카운터(4)의 래치 회로(41-1, 41-2, ...., 41-m)에서 래치되고, 따라서, X-어드레스 신호(X0)를 포함하는 내부 X-어드레스 신호(X1 내지 Xm)는 제 16c 도에 도시된 것처럼 변화된다. 동시에, 제 16e 도에 도시된 클럭 신호(CLKO)는 게이트 회로(1501)를 통해 제 15 도의 원-쇼트 펄스 발생 회로(1502)에 공급되어, 따라서, 제 16f 도에 도시된 것처럼 원-쇼트 펄스 신호(P)를 발생한다.
우선, 제 11 도의 사이클(1)을 설명한다. 여기서는 X-어드레스 신호(X1 내지 Xm)가 0이다.
제 16g 도 및 제 16h 도에 도시된 것처럼, 방전 신호(SD) 및 래치 어드레스 신호(L2)가 순차적으로 발생된다.
결과적으로, 선택 신호(SL)는 제 16k 도에 도시된 것처럼 높게 된다. 또한, 방전 신호(SD)는 선택된 워드 라인(WL0)을 방전한다. 그 이후에, 선택된 워드 라인(WL0)에서 전압(VW)은 V2가 된다. 그러므로, 임계 전압이 V2 보다 작게되는 메모리 셀[C(0, 0) 및 C(0, 3)]의 턴-온되고, 임계 전압이 V2 보다 크게되는 메모리 셀[C(0, 1) 및 C(0, 2)]의 턴-오프된다. 따라서, 디지트 라인(DL0, DL1, DL2 및 DL3)에서 전압은 (0, 1, 1, 0)이 되고, 감지 증폭기(601)에 공급된다. 또한, 출력데이터(0, 1, 1, 0)는 래치 인에이블 신호(L2)에 응답하여 판정 회로(2'-0, 2'-1, 2'-2, 및 2'-3)의 래치 회로(603)에서 래치된다. 반면에, 상기 OR 회로(1509)는 제 16k 도에 도시된 것처럼 래치 인에이블 신호(L0)에 응답하여 래치 인에이블 신호(L0)를 발생한다. 따라서, 사이클(1)에 대한 출력 데이터(D0, D1, D2, D3)는 제 12m 도에 도시된 것처럼(0, 1, 1, 0)이 된다.
또한, 사이클(1)의 단부에서, 어드레스 카운트(4)의 내용은 래치 인에이블 신호(L0)를 사용하여 +1만큼 증가된다. 이 경우에, X-내부 어드레스 신호(X0) 만이 제 16d 도에 도시된 것처럼, 로우(=0)에서 하이(=1)로 변화하고, 따라서, 시이클(2)로 입력된다.
다음은 제 11 도의 사이클(2)을 설명한다. 여기서도, X-어드레스 신호(X1 내지 Xm)가 0이다.
제 16i 도 및 제 16j 도에 도시된 것처럼, 래치 인에이블 신호(L1) 및 래치 인에이블 신호(L3)가 순차적으로 발생된다. 상기 래치 인에이블 신호(L2)는 이미 사이클(1)에서 발생되었음을 주시한다.
그러므로, 판정 회로(2'-0)에 있어서, "1", "0" 및 "0"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로 OR 회로(G3)의 출력은 "1"이 된다. 또한, 판정 회로(2'-1)에 있어서, "1", "1" 및 "0"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로 OR 회로(G3)의 출력은 "0"이 된다. 또한, 판정 회로(2'-2)에 있어서, "1", "1" 및 "1"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로, OR 회로(G3)의 출력은 "1"이 된다. 부가적으로, 판정 회로(2'-3)에 있어서, "0", "0" 및 "0"은 래치 회로(602, 603 및 604) 각각에서 래치되고, 결과적으로 OR 회로(G3)의 출력은 "0"이 된다. 반면에, OR 회로(1509)는 제 16l 도에 도시된 것처럼 래치 인에이블 신호(L3)에 응답하여 래치 인에이블 신호(L0)를 발생한다. 따라서, 사이클(2)에 대한 출력 데이터(D0, D1, D2, D3)는 (1, 0, 1, 0)이 된다.
또한, 사이클(2)의 단부에서, 어드레스 카운터(4)의 내용은 래치 인에이블 신호(L0)를 사용하여 +1만큼 증가되고, 따라서 사이클(3)로 입력된다.
또한, 제 2 실시예에 있어서, 두개의 어드레스에 의해 액세스되는 데이터는 4개의 값을 갖는 메모리 셀의 각각에 기억된다. 결과적으로, 디지트 라인의 번호와 동일한 번호를 갖는 출력 데이터는 하나의 어드레스에 의해 얻어질 수 있다. 또한, 사이클의 절반에 있어서, 유일한 하나의 스텝 전압이 선택된 워드 라인에 인가되고, 사이클의 다른 절반에 있어서, 3개의 스텝 전압은 선택된 워드 라인에 인가된다. 상기는 판독 동작 속도를 증가시킨다.
본 발명은 4개의 값을 갖는 ROM 장치 보다 다수의 값을 갖는 ROM 장치에 적용될 수 있다.
이상에서 설명한 것처럼, 본 발명에 따라, 한 선택된 워드 라인에 인가된 전압의 변화 수가 감소되기 때문에, 상기 판독 동작 속도는 증가될 수 있다.

Claims (8)

  1. 다수의 값을 갖는 판독 전용 메모리(multivalued read only memory)에 있어서 ; N(N=2, 3, ...)-비트 정보를 각각 기억하는 복수의 메모리 셀과 ; 어드레스 정보에 따라 상기 메모리 셀 중 적어도 하나의 메모리 셀을 선택하는 선택 수단과 ; 제1어드레스에 따라 상기 복수의 메모리 셀 중 하나의 메모리 셀의 상기 N-비트 정보중의 한 비트(one bit)를 판독하고, 제2어드레스에 따라 상기 하나의 메모리 셀로부터 상기 N-비트 정보 중의 다른 비트(another bit)를 판독하는 판독수단을 포함하는, 다수의 값을 갖는 판독 전용 메모리.
  2. 어드레스에 의해 액세스되는 최소한 하나의 메모리 셀 트랜지스터를 포함하는 4개의 값을 갖는 판독 전용 메모리(four-valued read only memory)에 있어서 ; 상기 메모리 셀 트랜지스터의 게이트에 제1전압(V2)을 인가하여, 상기 메모리 셀 트랜지스터가 턴-온 또는 턴-오프되는지를 나타내는 제1출력 신호를 출력하는 제1출력 수단과; 상기 메모리 셀 트랜지스터의 게이트에 상기 제1전압과, 제2 및 제3전압(V1, V3)을 개별적으로 인가하여, 상기 제1전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부, 상기 제2전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부와, 상기 제3전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부에 따라 제2출력 신호를 출력하는 제2출력 수단을 포함하며 ; 상기 제1출력 수단은 상기 어드레스가 제1값을 나타낼 때 동작하게 되고 ; 상기 제2출력 수단은 상기 어드레스가 제2값을 나타낼 때 동작하게 되는 4개의 값을 갖는 판독 전용 메모리.
  3. 제2항에 있어서, 상기 제1전압은 상기 제2전압과 제3전압 사이에 있는, 4개의 값을 갖는 판독 전용 메모리.
  4. 제2항에 있어서, 상기 제1출력 수단은 상기 제1전압이 상기 메모리 셀 트랜지스터의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제1기억 수단을 포함하고, 상기 제1기억 수단의 출력은 상기 제1출력 신호로서 출력되며, 상기 제2출력 수단은 ; 상기 제1전압이 상기 메모리 셀 트랜지스터의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제2기억 수단(603)과 ; 상기 제2전압이 상기 메모리 셀 트랜지스터의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제3기억 수단(602)과 ; 상기 제3전압이 상기 메모리 셀 트랜지스터의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제4기억 수단(604)과 ; 상기 제2, 제3 및 제4기억 수단에 연결되어, 상기 제2, 제3 및 제4기억 수단에 기억된 정보에 대한 논리 연산을 실행하는 논리 회로(605)를 포함하며, 상기 논리 회로의 출력은 상기 제2출력 신호로서 출력되는, 4개의 값을 갖는 판독 전용 메모리.
  5. 4개의 값을 갖는 판독 전용 메모리에 있어서, 다수의 워드 라인(WL0, WL1, ...)과 ; 다수의 디지트 라인(DL0, DL1, ...)과 ; 상기 워드 라인과 상기 디지트 라인 사이의 교차점(intersections)에 제공된 복수의 메모리 셀 트랜지스터[C(0, 0) 및 C(0, 1),...]로서, 각각의 상기 메모리 셀 트랜지스터는 제1, 제2, 제3 및 제4임계 전압(VT0, VT1, VT2, VT3)중 한 임계 전압을 가지며, 상기 제1임계 전압은 상기 제2임계 전압 보다 낮고, 상기 제2임계 전압은 상기 제3임계 전압 보다 낮으며, 상기 제3임계 전압은 상기 제4임계 전압 보다 낮은, 상기 복수의 메모리 셀 트랜지스터[C(0, 0) 및 C(0, 1),...]와 ; 어드레스의 제1부분(X1, X2, ..., Xm)에 따라 상기 워드 라인중 한 워드 라인을 선택하는 어드레스 디코더(1')와 ; 상기 어드레스의 제2부분(X0)이 제1값을 나타낼 때 상기 워드 라인 중 한 워드 라인에 상기 제2임계 전압과 상기 제3임계 전압 사이에 제1전압(V2)을 인가하는 제1수단과 ; 상기 어드레스의 상기 제2부분이 제2값을 나타낼 때 상기 워드 라인중 한 워드 라인에 상기 제1전압과, 상기 제1임계 전압과 상기 제2임계 전압 사이의 제2전압(V1)과, 상기 제3임계 전압과 상기 제4임계 전압 사이의 제3전압(V3)을 개별적으로 인가하는 제2수단과 ; 각각 상기 디지트 라인들중의 하나에 연결되어, 상기 디지트 라인들에서의 전압에 따라 출력 신호(D0, D1, ....)를 발생시키는 복수의 판정 회로(2'-0, 2'-1, ....)를 포함하는, 4개의 값을 가진 판독 전용 메모리.
  6. 제5항에 있어서, 상기 어드레스 디코더에 연결되어, 상기 어드레스를 증가시키는(incrementing) 어드레스 카운터(4)를 더 포함하는, 4개의 값을 갖는 판독 전용 메모리.
  7. 4개의 값을 갖는 판독 전용 메모리 장치에 있어서, 복수의 워드 라인(WL0, WL1, ...)과 ; 복수의 디지트 라인(DL0, DL1, ...)과 ; 상기 워드 라인과 상기 디지트 라인 사이의 교차점(intersections)에 제공된 복수의 메모리 셀 트랜지스터[C(0, 0) 및 C(0, 1),...]로서, 각각의 상기 메모리 셀 트랜지스터는 제1, 제2, 제3 및 제4임계 전압(VT0, VT1, VT2, VT3)중 한 임계 전압을 가지며, 상기 제1임계 전압은 상기 제2임계 전압 보다 낮고, 상기 제2임계 전압은 상기 제3임계 전압 보다 낮으며, 상기 제3임계 전압은 상기 제4임계 전압 보다 낮은, 상기 복수의 메모리 셀 트랜지스터[C(0, 0) 및 C(0, 1),...]와 ; 외부 어드레스(X1 ~ Xm)와 내부 어드레스 비트(X0)를 수신하여 내부 어드레스(X1 ~ Xm)를 순차적으로 발생시키는 어드레스 카운터(4)와 ; 상기 어드레스 카운터에 연결되어, 상기 내부 어드레스에 따라 상기 워드 라인중 한 워들 라인을 선택하는 어드레스 디코더(1')와 ; 상기 내부 어드레스 비트가 제1값을 나타낼 때 상기 워드 라인중 한 워드 라인에 상기 제2임계 전압과 제3임계 전압 사이의 제1전압(V2)을 인가하는 제1수단과 ; 상기 내부 어드레스 비트가 제2값을 나타낼 때 상기 워드 라인중 한 워드 라인에 상기 제1임계 전압과 상기 제2임계 전압 사이의 제2전압(V1)과, 상기 제3임계 전압과 상기 제4임계 전압 사이의 제3전압(V3)을 개별적으로 인가하는 제2수단과 ; 각각 상기 디지트 라인중 한 디지트 라인에 연결되어, 상기 디지트 라인에서의 전압에 따라 출력 신호(DO, D1, ...)를 발생시키는 다수의 판정 회로(2'-0, 2'-1, ...)를 포함하는, 4개의 값을 갖는 판독 전용 메모리.
  8. 제7항에 있어서, 상기 내부 어드레스 비트가 제1값을 나타낼 때, 상기 판정 회로는 상기 제1전압이 상기 워드 라인중 한 워드 라인에 인가될 때의 상기 디지트 라인에서의 전압이 하이(high)인지 로우(low)인지 여부를 나타내는 정보만에 따라 상기 출력 신호를 발생하고, 상기 내부 어드레스 비트가 제2값을 나타낼 때, 상기 판정 회로는 상기 제1전압이 상기 워드 라인중 한 워드 라인에 인가될 때 상기 디지트 라인에서의 전압이 하이(high)인지 로우(low)인지의 여부를 나타내는 정보와, 상기 제2전압이 상기 워드 라인중 한 워드 라인에 인가될 때 상기 디지트 라인에서의 전압이 하이(high)인지 로우(low)인지 여부를 나타내는 정보와, 상기 제3전압이 상기 워드 라인중 한 워드 라인에 인가될 때 상기 디지트 라인에서의 전압이 하이(high)인지 로우(low)인지 여부를 나타내는 정보에 따라 상기 출력 신호를 발생하는, 4개의 값을 갖는 판독 전용 메모리.
KR1019960013366A 1995-04-28 1996-04-29 판독 전용 메모리 KR100238741B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10518295A JP2689948B2 (ja) 1995-04-28 1995-04-28 多値メモリセルを有する半導体記憶装置
JP95-105182 1995-04-28

Publications (2)

Publication Number Publication Date
KR960038619A KR960038619A (ko) 1996-11-21
KR100238741B1 true KR100238741B1 (ko) 2000-01-15

Family

ID=14400542

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960013366A KR100238741B1 (ko) 1995-04-28 1996-04-29 판독 전용 메모리

Country Status (6)

Country Link
US (1) US5721701A (ko)
EP (1) EP0740305B1 (ko)
JP (1) JP2689948B2 (ko)
KR (1) KR100238741B1 (ko)
DE (1) DE69614912T2 (ko)
TW (1) TW291562B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
DE69627318T2 (de) * 1996-08-22 2004-02-12 Stmicroelectronics S.R.L., Agrate Brianza Mehrpegelige nichtflüchtige Speicheranordnung
US6857099B1 (en) 1996-09-18 2005-02-15 Nippon Steel Corporation Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program
JP3204119B2 (ja) * 1996-09-30 2001-09-04 日本電気株式会社 不揮発性半導体メモリおよびそのデータ書込方法
JP2978813B2 (ja) * 1997-02-27 1999-11-15 日本電気アイシーマイコンシステム株式会社 半導体記憶回路
US5973957A (en) * 1997-09-16 1999-10-26 Intel Corporation Sense amplifier comprising a preamplifier and a differential input latch for flash memories
JPH11213691A (ja) * 1998-01-20 1999-08-06 Toshiba Corp 不揮発性半導体記憶装置
US6038166A (en) * 1998-04-01 2000-03-14 Invox Technology High resolution multi-bit-per-cell memory
US5973958A (en) * 1998-06-23 1999-10-26 Advanced Micro Devices, Inc. Interlaced storage and sense technique for flash multi-level devices
US6178114B1 (en) * 1999-01-12 2001-01-23 Macronix International Co., Ltd. Sensing apparatus and method for fetching multi-level cell data
JP3206591B2 (ja) * 1999-02-08 2001-09-10 日本電気株式会社 多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法
JP4023953B2 (ja) 1999-06-22 2007-12-19 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6707713B1 (en) 2000-03-01 2004-03-16 Advanced Micro Devices, Inc. Interlaced multi-level memory
JP2001312898A (ja) 2000-04-28 2001-11-09 Mitsubishi Electric Corp しきい値解析システムおよびしきい値解析方法
US6483743B1 (en) * 2001-06-18 2002-11-19 Intel Corporation Multilevel cell memory architecture
ITMI20022531A1 (it) * 2002-11-28 2004-05-29 St Microelectronics Srl Metodo di programmazione di celle di memoria non volatile multilivello e relativo circuito di programmazione
US20050035429A1 (en) * 2003-08-15 2005-02-17 Yeh Chih Chieh Programmable eraseless memory
US7180123B2 (en) * 2003-07-21 2007-02-20 Macronix International Co., Ltd. Method for programming programmable eraseless memory
US7132350B2 (en) * 2003-07-21 2006-11-07 Macronix International Co., Ltd. Method for manufacturing a programmable eraseless memory
US7463514B1 (en) 2007-06-21 2008-12-09 Intel Corporation Multi-level cell serial-parallel sense scheme for non-volatile flash memory
US8064253B2 (en) * 2009-09-15 2011-11-22 Toshiba America Research, Inc. Multi-valued ROM using carbon-nanotube and nanowire FET

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5846798B2 (ja) * 1976-12-27 1983-10-18 富士通株式会社 半導体記憶装置
GB2157489A (en) * 1984-03-23 1985-10-23 Hitachi Ltd A semiconductor integrated circuit memory device
JPS62223896A (ja) * 1986-03-26 1987-10-01 Seiko Epson Corp 多値レベル読取り専用メモリ
JP2586729B2 (ja) * 1990-11-19 1997-03-05 日本電気株式会社 半導体記憶装置
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5497354A (en) * 1994-06-02 1996-03-05 Intel Corporation Bit map addressing schemes for flash memory

Also Published As

Publication number Publication date
JPH08297982A (ja) 1996-11-12
EP0740305A3 (en) 1998-07-29
KR960038619A (ko) 1996-11-21
DE69614912T2 (de) 2002-04-11
JP2689948B2 (ja) 1997-12-10
EP0740305A2 (en) 1996-10-30
DE69614912D1 (de) 2001-10-11
TW291562B (ko) 1996-11-21
US5721701A (en) 1998-02-24
EP0740305B1 (en) 2001-09-05

Similar Documents

Publication Publication Date Title
KR100238741B1 (ko) 판독 전용 메모리
US5295108A (en) Electrically erasable and programmable read only memory device with simple controller for selecting operational sequences after confirmation
KR100292661B1 (ko) 플래쉬메모리용비트맵주소지정체계
US5511033A (en) Hidden self-refresh method and apparatus for synchronous dynamic random access memory
US5909125A (en) FPGA using RAM control signal lines as routing or logic resources after configuration
US4740922A (en) Semiconductor memory device having a read-modify-write configuration
US7577059B2 (en) Decoding control with address transition detection in page erase function
US7136985B2 (en) Method and system for fast data access using a memory array
EP0737981A2 (en) Memory device circuit and method for concurrently addressing columns of multiple banks of a multi-bank memory array
JP2915945B2 (ja) メモリ試験装置
EP0622803A2 (en) Address buffer
KR100192476B1 (ko) 다중 비트 메모리 셀의 데이타 센싱장치 및 방법
US4979145A (en) Structure and method for improving high speed data rate in a DRAM
EP0447051A2 (en) Random access memory with access on bit boundaries
US5416746A (en) Memory circuit for alternately accessing data within a period of address data
US6101587A (en) Data protection circuit for semiconductor memory device
KR910014938A (ko) 향상된 di/dt 제어가 가능한 집적회로 메모리
EP0444774A2 (en) Method and apparatus for driving a digital bus
US6611929B1 (en) Test circuit for memory
US20030086324A1 (en) Semiconductor memory device, control method thereof, and control method of semiconductor device
US5524226A (en) Register file system for microcomputer including a decoding system for concurrently activating source and destination word lines
KR100211483B1 (ko) 블록 기록 시스템을 이용하는 반도체 메모리
US5602782A (en) Pipeline-operating type memory system capable of reading data from a memory array having data width larger than the output data width
JPH01138694A (ja) メモリ装置
US5577005A (en) Circuit for using chip information

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee