KR100292661B1 - 플래쉬메모리용비트맵주소지정체계 - Google Patents

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스웨하 셰리프
이. 바우어 마크
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피터 엔. 데트킨
인텔 코오퍼레이션
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Abstract

n개 2진 비트를 저장하는 메모리 셀(B0-B15)을 갖는 메모리 디바이스의 기록 및 판독 액세스를 위한 감지경로 및 기록경로구조가 개시되었다. "출력 경유" 구조는 각각의 선택된 메모리 셀(3O 및 35)이 n 출력(DO-D1)에 맵핑되고 선택된 메모리 셀(3O 및 35)에 저장된 n 비트가 병렬로 판독되도록 비트당 일출력을 제공한다. "주소 경유" 구조는 각각의 선택된 메모리 셀(3O 및 35)이 일출력에 맵핑되고 선택된 메모리 셀(3O 및 35)에 저장된 n 비트가 순차로 판독되도록 비트당 일주소를 제공한다.

Description

[발명의 명칭]
플래쉬 메모리용 비트 맵 주소지정 체계
[도면의 간단한 설명]
제1도는 일 실시예에 따른 컴퓨터 시스템을 나타내는 도,
제2도는 Vt의 함수로서 다중 레벨 플래쉬 셀의 분포를 도시하는 도,
제3도는 제 1 실시예에 따른 출력경유 감지 경로 구조를 예시하는 도,
제4a도는 2진 탐색 감지 체계를 위한 흐름도,
제4b도는 2진 탐색 감지 체계를 위한 종래의 흐름도,
제5도는 4개의 가능 상태를 갖는 플래쉬 셀을 감지하는 2진 탐색 체계를 구현하는 감지회로를 예시하는 도,
제6도는 출력경유 기록 경로 구조를 나타내는 도,
제7도는 주소경유 감지 경로 구조를 나타내는 도,
제8도는 주소경유 기록 경로 구조를 나타내는 도,
제9도는 주소경유 또는 출력경유 주소지정 체계중의 하나를 구현할 수 있는 대안 기록경로 구조를 나타내는 도.
[발명의 상세한 설명]
[발명의 분야]
본 발명은 일반적으로 반도체 메모리 디바이스를 위한 감지 및 기록 경로 구조에 관한 것이며 특히 단일 비트 이상의 데이타를 저장하는 메모리 셀을 포함하는 비휘발성 반도체 메모리 디바이스를 위한 감지 및 기록 경로 체계에 관한 것이다.
[발명의 배경]
비휘발성 반도체 메모리 디바이스는 종래 기술의 컴퓨터 시스템 설계의 기능적 빌딩블록이다. 데이타를 비휘발성 메모리에 저장하는 기본 수단은 메모리 셀이다. 전형적인 종래의 메모리 기술은 셀 당 1비트 또는 2상태의 저장능력을 제공한다. 2이상의 가능한 상태를 갖는 비휘발성 메모리 셀은 종래기술에서 알려져 있다.
종래의 비휘발성 반도체 메모리의 일유형은 플래쉬 전기적으로 소거가능한 프로그램가능 판독전용 메모리("플래쉬 EEPROM")이다. 종래 기술의 플래쉬 EEPROM은 전형적으로 여러 플래쉬 셀의 동시 판독을 고려한다. 더욱이, 전형적인 종래의 플래쉬 EEPROM은 임의의 일 시간에 출력될 수 있는 데이타 양보다 훨씬 대량의 저장능력을 갖는다. 따라서 플래쉬 EEPROM의 각각의 출력은, 어레이의 각각의 플래쉬 셀이 고유하게 주소지정가능하고 행 및 열로 배열된 플래쉬 셀의 어레이와 연관된다. 사용자가 주소를 제공할 때, 플래쉬 EEPROM의 행 및 열 디코딩 논리는 대응 플래쉬 셀을 선택한다. 일 이상의 출력이 제공된다면, 어레이는 전형적으로 어레이의 다수의 열의 서브 셋트를 포함하는 동일 크기 데이타 블록으로 소분할된다. 예를 들어, 1024행 및 512열로 배열된 512k 플래쉬 셀을 포함하는 16개 출력 플래쉬 디바이스에서 16개 데이타 블록의 각각은 플래쉬 셀의 32열×1024행이다.
종래의 플래쉬 셀의 일 유형은 선택 게이트, 부동 게이트, 드레인 및 소스를 포함하는 전계효과 트랜지스터(FET)이다. 판독동작동안, 플래쉬 셀의 소스는 접지되고, 플래쉬 셀의 드레인은 어레이의 비트라인에 연결된다. 플래쉬 셀은 선택 게이트에 연결된 워드라인을 경유하여 선택게이트에 선택 전압을 인가함으로써 스위치 온 및 오프된다. 선택 전압이 인가되었을 때 플래쉬 셀이 전류를 전도하는 범위는 플래쉬 셀의 스레시 홀드 전압(Vt)에 의해 판정되고, 그것은 부동게이트상에 전자를 트랩핑함으로써 증가될 수 있다. 플래쉬 셀에 정보를 저장하는 전형적인 방법은 선택 전압이 선택 게이트에 인가되었을 때 메모리 셀에 의해 전도된 전류가 감소되도록 플래쉬 셀의 Vt를 증가시키기 위해 부동 게이트상의 과도 전자의 트랩핑을 필요로 한다. 만일 선택전압이 인가되었을 때 셀 전류가 기준전류 미만이라면, 플래쉬 셀은 "프로그램된" 것으로 불리운다. 만일 선택전압이 인가되었을 때 셀 전류가 기준전류보다 크다면, 플래쉬 셀은 "소거된" 것으로 불리운다. 전형적인 종래 기술의 플래쉬 셀이 2개 가능 상태, 프로그램된 또는 소거된, 중의 하나로 구성됨에 따라, 전형적인 종래기술의 플래쉬 셀은 데이타의 일 비트를 저장한 것이라고 한다.
플래쉬 셀에 저장된 데이타를 액세싱하는 전형적인 종래 기술의 체계는 따라서 각각의 셀이 데이타의 일 비트를 저장한다는 전제를 기초로 한다. 이러한 종래 기술의 체계에서, 일 출력이 각각의 선택된 셀을 위해 제공되며, 특정 메모리 셀을 주소지정하는 것은 메모리 셀에 저장된 데이타 비트를 주소지정하는 것과 동일하다. 메모리 셀이 2이상의 데이타를 저장할 때, 단일 비트 셀을 위한 종래 기술의 감지경로구조는 각각의 메모리 셀 주소가 일 비트 이상을 지정하기 때문에 부적절하다. 감지 경로 구조는 그러므로 데이타의 n비트를 저장하는 메모리 셀에 저장된 정보의 각각의 비트를 액세스할 것이 필요하다. 마찬가지로, 기록 경로 구조는 메모리 셀당 데이타의 n비트를 기록할 것이 필요로 된다.
[발명의 요약 및 목적]
그러므로, 본 발명의 일 목적은 셀당 n비트를 저장하는 메모리 셀의 각각의 비트를 액세싱하는 감지경로구조를 제공하는 것이다.
본 발명의 다른 목적은 셀당 n비트를 저장하는 메모리 셀에 데이타를 기록하기 위한 기록 경로 구조를 제공하는 것이다.
이러한 목적 등은 데이타의 적어도 2개의 2진 비트를 저장하는 선택 메모리 셀에 저장된 데이타를 액세싱하기 위한 감지 경로 회로에 의해 제공된다. 감지 경로 회로는 선택된 셀에 저장된 n비트와 동일한 수의 다수의 출력을 포함한다. 감지 경로 회로는 또한 선택된 메모리 셀에 저장된 n비트의 각각에 대한 상태를 판정하기 위해 그리고 n비트의 각각을 다수의 출력중의 하나에 대응하여 출력하기 위해 출력의 각각과 선택된 메모리 셀에 연결된 감지회로를 포함한다. 대응 기록 경로 회로도 또한 개시된다.
데이타의 적어도 2개의 이진 비트를 저장하는 선택된 메모리 셀에 저장된 데이타를 액세싱하기 위해 감지 경로 회로에 의해 본 발명의 목적을 위해 제 2 실시예가 제공된다. 감지 경로 회로는 선택된 메모리 셀에 저장된 다수의 비트에 대응하는 동일수의 다수의 랫치 및 단일 출력을 포함한다. 감지 회로는 선택된 메모리 셀에 저장된 n비트의 각각에 대한 상태를 판정하기 위해 각각의 랫치와 선택된 메모리 셀에 연결된 감지회로를 포함한다. 스위칭 회로는 선택된 메모리 셀에 저장된 데이타가 n 연속 클록 사이클에 걸쳐 출력되도록 각각의 랫치의 출력을 출력에 선택적으로 및 순차적으로 연결한다. 대응 기록 경로 회로도 또한 개시된다.
본 발명의 다른 목적, 특징 및 이점은 첨부한 도면과 다음의 상세한 설명으로부터 명백할 것이다.
[상세한 설명]
설명의 목적으로, 도면과 관련하여 논의되는 메모리 디바이스는 512k 플래쉬 셀 어레이를 갖는 16개 출력 플래쉬 EEPROM으로 가정한다. 어레이는 1024행 및 512열로 배열되고, 각각이 1024행 및 32열을 갖는 동일 사이즈의 16개 데이타 블록으로 소분할된다. 각각의 실시예에 공통인 성분은 혼란을 회피하기 위해 동일하게 표시하였다. 이 예는 전적으로 본 발명의 방법 및 장치가 구현될 수 있는 메모리 디바이스인 것만은 아니다.
제1도는 일 실시예의 컴퓨터 시스템을 나타낸다. 컴퓨터 시스템은 개략적으로 버스(111)와, 이에 연결될 수 있는 프로세서(112), 주 메모리(114), 정적 메모리(16), 대용량 저장 디바이스(117) 및 집접 회로 제어기(118)를 포함한다. 정적 메모리(116)는 셀당 데이타의 복수 비트를 저장하는 플래쉬 전기적으로 소거가능한 프로그램가능 판독전용 메모리("플래쉬 EEPROM") 또는 다른 비휘발성 메모리 디바이스를 포함할 수 있다. 마찬가지로, 대용량 저장 디바이스(117)는 데이타를 저장하기 위해 셀 비휘발성 메모리 디바이스당 다수 비트를 사용하는 솔리드 상태 하드 드라이브(117)일 수 있다.
집적 회로 카드(119 및 120)는 컴퓨터 시스템에 포함될 수 있고 PCMCIA 버스(126)에 연결될 수 있다. PCMCIA 버스(126)는 카드(119 및 120)와 컴퓨터 시스템의 나머지 요소간에 통신 정보를 제공하기 위해 버스(111) 및 집적회로(IC) 제어기(118)에 연결된다. IC 제어기(118)는 PCMCIA 버스(126)를 경유하여 제어 및 주소 정보를 IC 카드(119 및 120)에 제공하고 버스(111)에 연결된다.
컴퓨터 시스템은 또한 디스플레이 장치(121), 키보드, 커서제어장치(123), 하드카피 디바이스 및 사운드 샘플링 디바이스(125)를 더 포함할 수 있다. 컴퓨터 시스템의 특정 성분 및 구성은 컴퓨터 시스템이 사용될 특정 응용에 의해 판정된다. 예를 들어, 제1도의 컴퓨터 시스템은 PDA(Personal Digital Assistants), 펜을 이용한 방식의 컴퓨터 시스템, 대형 컴퓨터 또는 개인용 컴퓨터일 수 있다.
각각의 실시예에 대해, 각각의 메모리 셀은 플래쉬 셀이다. 어레이의 각각의 플래쉬 셀은 4개의 아날로그 상태중의 하나일 수 있고 플래쉬 셀의 상태는 2진 비트로 지시될 수 있다. 제2도는 스레시홀드 전압(Vt)의 함수로서 다중 레벨 플래쉬 셀의 분포를 나타낸다. 알 수 있는 바와 같이, 각각의 상태는 분리 범위에 의해 분리되고, 3개의 기준(Ref1, Ref2 및 Ref3)은 3개의 분리범위로부터 하나씩 제공된다. 기준은 아날로그 상태간을 분별하기 위해 제공된다. 상태 1은 4개 상태중에서 Vt전압의 최하위 범위를 포함하고 상위 비트 및 하위 비트가 논리 1(둘다 소거된)로써 지시된다. 상태 2는 상위 비트(비트 1)가 논리 1이고 하위 비트(비트 0)가 논리 0일 때 지시된다. 상태 3은 비트 1이 논리 0이 되고 비트 0이 논리 1로써 지시된다. 상태 4는 모두 논리 0(모드 프로그램된)으로써 지시된다. 가능한 상태의 수(n)은 4에 한정되지 않는다. 예를 들어, 상태의 수는 3, 5, 16 등일 수 있다. 더욱이, 아날로그 상태에 대한 2진 비트의 맵핑은 변화될 수 있다. 예를 들어, Vt전압의 최하위 범위는 모두 논리 0으로 지시될 수 있다.
동적 임의 접근 메모리(DRAM)와 같은 플래쉬 EEPROM 및 휘발성 메모리 디바이스 이외의 비휘발성 메모리 디바이스는 3개 이상의 아날로그 상태를 저장할 수 있다. 더욱이, 부동 게이트를 갖는 비휘발성 디바이스의 아날로그 상태는 스레시홀드 전압(Vt) 이외의 용어로 포함될 수 있음을 유의해야 한다. 예를 들어, 아날로그 상태는 제2도에 도시된 바와 같이 스레시홀드 전압(Vt)의 범위, 드레인 전류(ID)의 범위 또는 부동 게이트에 저장된 전하의 범위로서 표현될 수 있다. DRAM 메모리 셀과 같은 휘발성 메모리 셀은 전형적으로 커패시터로 이루어지며 마찬가지로 전하, 전류 또는 전압의 범위로서 표현될 수 있다.
부동 게이트를 갖는 비휘발성 메모리 셀은 전하가 부동 게이트에 추가됨에 따라 증가하는 스레시홀드 전압(Vt)을 갖는 전계효과 트랜지스터로서 작용한다. 메모리 셀 드레인 전류(ID)("셀 전류")는 스레시홀드 전압(Vt) 및 셀 전하 레벨이 증가함에 따라 감소한다. 메모리 셀 스레시홀드 전압(Vt)이 수식과 같이 메모리 셀 드레인 전류(ID)와 관련된다.
VD〉VG-Vt에 대해, IDα Gm× (VG-Vt)이고, 여기서, Gm은 메모리 셀의 상호 컨덕턴스이고, VG는 메모리 셀 게이트 전압이고, VD는 메모리 셀 드레인 전압이고, Vt는 메모리 셀 스레시홀드 전압이다.
이러한 관계가 주어지면, 일정 전압이 메모리 셀의 선택 게이트에 인가되었올 때 메모리 셀의 셀 전류를 감지하는 것, 메모리 셀을 위한 에상 셀 전류를 발생시키기 위해 선택 게이트에 필요로 되는 전압의 양을 감지하는 것, 일정 전압이 메모리 셀의 선택 게이트에 인가되었을 때 메모리 셀의 드레인에 연결된 부하에 걸치는 전압 강하를 감지하는 것, 여기서 셀 전류는 부하에 걸치는 전압 강하의 양을 판정하고, 과 메모리 셀의 드레인에 연결된 부하에 걸치는 예상 전압 강하를 발생시키기 위해 선택 게이트에 필요로 되는 전압의 양을 감지하는 것을 포함하여, 메모리 셀의 부동 게이트에 저장된 전하의 양을 감지하기 위한 다수의 방법이 있다. 그러나, 메모리 셀의 아날로그 상태를 판정하기 위해, 부동 게이트에 저장된 전하의 정확한 양을 정량화하는 것은 필요하지 않다. 메모리 셀의 특성을 공지된 기준과 비교하는 것으로 충분하다. 기준의 일 유형은 전형적으로 정의된 상태 사이인 공지된 스레시홀드 전압(Vt)을 갖도록 프로그램된 기준 메모리 셀이다. 메모리 셀을 위한 감지 회로는 기준 메모리 셀을 위해 복제될 수 있으며 감지 회로 및 기준 감지 회로의 출력은 상이한 비교기를 사용하여 비교될 수 있다. 메모리 셀의 셀 전하 레벨을 감지하는 것은 전압 또는 전류의 비교를 필요로 하며, 기준은 정의된 아날로그 상태 사이의 셀 전하 레벨을 갖는 기준 메모리 셀에 대응하는 전압 또는 전류를 공급하기 위해 전압공급원 또는 전류원을 사용하여 제공될 수 있다. 이러한 이유로, 기준(Ref1, Ref2 및 Ref3)은 스레시홀드 전압, 셀 전류, 또는 부동 게이트에 저장된 전하 레벨로서 지정되지 않는다. 반면에, 제2도에 도시된 부재번호는 셀 전하 레벨, 셀 전류(ID) 및 스레시홀드 전압(Vt) 사이의 관계에 의해 정의됨으로써 메모리 셀의 특성에 대응한다. 논의를 단순화할 목적으로, 기준(Ref1, Ref2 및 Ref3)은 각각 스레시홀드 전압(VR1, VR2및 VR3)으로서 표현될 것이다.
제3도는 제 1 실시예에 따른 출력경유(by-output) 감지 경로 구조를 나타낸다. 제 1 실시예의 출력 경유 감지 경로 구조는 단일 클록 사이클에서 선택된 플래쉬 셀에 포함된 n비트에 대한 액세싱을 허용하도록 설계되었다. 감지 경로 구조는 셀의 각각의 비트가 고유 출력에 랩핑되기 때문에 "출력경우(by-output)"로 불리워진다. 제3도는 셀당 두 개 비트가 저장되는 경우에 대한 감지 경로 구조를 나타내지만, 이 구조는 n비트를 저장하는 플래쉬 셀의 액세싱을 제공하기 위해 용이하게 응용될 수 있다.
이 감지 경로 구조에서, 선택된 플래쉬 셀당 n출력이 제공된다. 이러한 방식에서, 단일 셀을 선택하기 위해 일 주소가 사용된다. 주소는 행 주소 라인(6) 및 열 주소 라인(7)올 포함하는 주소 라인(5)에 의해 제공된다. 주소 라인(5)은 또한 아래에서 더욱 상세히 설명되는 MLC 주소 라인(70)을 포함한다. 그러나, 데이타 블록과 출력간의 맵핑은 일-대-일 대응으로부터 변경된다. 제3도의 예에서, 16개 데이타 블록(B0-B15)이 있고, 이들중 8개만이 임의의 일 타임에 16개 출력(DO-D15)에 연결된다.
셀 어레이당 2비트에 대해, 듀얼 비트 플래쉬 어레이의 밀도가 증가되도록 어레이의 플래쉬 메모리의 수가 512k로 존재한다면, 여분의 일 주소 라인이 단일-비트 플래쉬 셀 어레이를 액세싱하기 위해 전형적으로 요구되는 다수의 주소 라인에 걸쳐서 바람직하게 추가된다. 추가되어야만 하는 주소라인의 수는 다중 비트 셀에 의해 제공된 증가된 메모리 공간에 대한 함수이다. 메모리 공간 또는 이것의 일부를 2배로 하는 것을 위해, 바람직하게 일 라인이 추가된다. 셀당 3비트와 같이, 비트의 홀수에 대해, 추가된 주소 라인은 액세스 가능한 메모리 공간보다 훨씬 큰 주소공간 결과가 된다. 따라서, 셀 어레이당 4비트는 셀 어레이당 3비트에서와 같은 수의 주소라인을 가질 수 있지만, 주소 공간 및 메모리 공간은 같은 넓이를 가질 것이다. 전형적인 512k 플래쉬 메모리 디바이스의 사이즈를 감소시키기 위해 어레이의 사이즈가 1/2로 된다면, 듀얼 비트 플래쉬 셀 어레이를 위해 어떠한 추가 주소 라인도 요구되지 않는다.
이 예에서, 각각의 선택된 플래쉬 셀의 부동 게이트는, 각각의 선택된 플래쉬 셀이 두 개의 2진 비트를 사용하여 표현될 수 있는 4개의 가능한 상태중의 하나에 대응하는 셀 전류 및 스레시홀드 전압(Vt)을 갖도록 프로그램된다. 부동 게이트의 상태는 플래쉬 셀이 판독될 때마다 플래쉬 셀의 선택 게이트에 일정 및 소정 선택전압이 인가되는 일정-선택-전압/가변 셀 전류 감지 체계를 사용하여 판정될 수 있다. 플래쉬 셀의 상태는 플래쉬 셀 및 기준 셀에 동일 선택 전압이 인가될 때 플래쉬 셀의 셀 전류를 기준 셀의 셀 전류(도시되지 않음)에 비교함으로써 판정된다. 상기한 바와 같이, 플래쉬 셀의 스레시홀드 전압(Vt)은 선택전압이 선택 게이트에 인가될 때 플래쉬 셀의 셀 전류를 판정한다.
제3도에서, 사용자는 각각이 데이타 블록(B0-B15)으로부터 하나인, 16개 플래쉬 셀을 선택하기 위해 해독하는, 열 디코더(2O 및 25)를 포함하는 열 디코더와 행 디코더(10)를 주소라인(5)을 경유하여 주소를 제공한다. 주소 해독은 공지된 방식으로 수행된다. MLC 주소 라인(70)의 상태는 어느 8개 플래쉬 셀이 16개 출력에 연결되어야 할 것인지를 결정한다. 선택된 플래쉬 셀(3O 및 35)은 행 및 열 디코더의 주소 해독 동작에 응답하여 선택된 16개 플래쉬 셀중의 두 개이다. 플래쉬 셀(30)은 데이타 블록(BO)에 선택된다. 플래쉬 셀(35)은 데이타 블록(B1)에 선택된다. 선택된 플래쉬 셀(3O 및 35)의 드레인은 각각, 열 디코더(20 및 25)를 경유하여 감지 경로 회로에 연결된다. 출력경유 감지 경로 회로는 MLC 주소 라인(70)의 주소 비트에 응답하여 선택된 플래쉬 셀(3O 및 35) 사이의 선택을 위한 회로와, 최종 선택된 셀의 상태를 감지하고 상태를 지시하는 두 개의 2진 비트를 출력하는 감지 회로(40)와 각각이 2진 비트중의 하나를 메모리 디바이스의 출력에 출력하는 출력버퍼(50 및 55)를 포함한다. 선택된 플래쉬 셀(30 및 35)간의 선택을 위한 회로는 인버터(71) 및 n채널 FET(72, 73)를 포함한다.
제 1 실시예에 대해, 추가된 주소 라인의 상태는 홀수지정 데이타 블록(B1-B15)에 16비트가 저장된 어레이의 상위 워드 또는 짝수지정 데이타 블록(B0-B14)에 16비트가 저장된 어레이의 하위 워드가 매모리 디바이스의 출력에 보내지는지를 판정한다. 추가된 주소라인은 MLC 주소 라인(70)으로 도시되어 었으며, 인버터(71)의 입력 및 n-채널 FET(73)의 게이트에 연결된다. 주소 비트가 논리 0일 때, 인버터(71)는 n-채널 FET(72)의 게이트에 논리 1을 제공한다. FET(72)는 스위치 온되고, 감지 회로(40)는, 하위 워드의 2 비트를 저장하는, 데이타 블록의 열 디코더(20)에 연결된다. 주소 비트가 논리 1일 때, 감지회로(40)는, 상기 워드의 2비트를 저장하는, 데이타 블록(B1)의 열디코더(25)에 연결된다. MLC 주소 라인(70)은 전체 8개 플래쉬 셀이 8개 데이타 블록으로부터 데이타 16비트 출력으로 선택되도록 데이타 블록의 나머지 쌍에 대해 동종의 회로에 연결된다. 본 실시예에 대한 일 대안은 어레이를 각각이 64열을 갖는 8개 데이타 블록으로 소분할하는 것이다. 이 방식으로, 열 디코드 회로는 인버터(71) 및 FET(72 및 73)를 포함하는 것과 같은 추가의 선택회로에 의존하지 않고 소망 플래쉬 셀을 직접 선택한다.
MLC 주소 라인(70)의 주소 비트가 논리 0일 때, 플래쉬 셀(30)은 감지 회로(40)에 연결된다. 판독 액세스에 대해, 감지는 바람직하게 제4a도 및 제4b도를 참조하여 아래에 설명되는 바와 같이 2진 탐색 감지 체계를 사용하여 수행된다. 감지 회로는 상위 비트(비트 1)를 출력 버퍼(50)에 출력하고 하위 비트(비트 0)를 출력 버퍼(55)에 출력한다. 출력버퍼(50 및 55)는 데이타를 각각 출력(DO 및 D1)에 출력한다. 출력으로의 비트의 특정 맵핑은 연속적 출력에 한정되지 않으며 시스템의 필요에 따라 결정될 수 있다. 예를 들어, 상위비트(비트 1)는 출력(DO)에 보내질 수 있고 하위비트(비트 0)는 출력(D7)에 보내질 수 있다.
제4a도는 2개 이상의 가능한 상태를 갖는 메모리 셀의 상태를 판정하기 위한 2진 탐색방법을 나타내는 블록도이다. 단계(301)에서, 선택된 셀의 셀 전하 레벨이 감지되어 VR2와 같은 Vt를 갖는 제 1 기준 플래쉬 셀과 비교된다. 초기 비교의 결과에 종속하여, 선택된 셀의 감지된 셀 전하 레벨은 VR1과 같은 Vt를 갖는 제 2 기준 플래쉬 셀의 선택된 셀 및 VR3와 같은 Vt를 갖는 제 3 기준 플래쉬 셀의 선택된 셀과 비교된다. 만일 선택된 플래쉬의 감지된 셀 전하 레벨이 제 1 기준 플래쉬 셀의 그 전하 레벨보다 작다면, 감지된 셀 전하 레벨은 단계(302)에서 제 2 기준 플래쉬 셀과 비교되고, 선택된 플래쉬 셀은 상태(1) 또는 상태(2)로 된다. 만일 선택된 플래쉬의 감지된 셀 전하 레벨이 제 1 기준 플래쉬 셀의 그 전하 레벨보다 크다면, 감지된 셀 전하 레벨은 단계(303)에서 제 2 기준 플래쉬 셀과 비교되고, 선택된 플래쉬 셀은 상태(3) 또는 상태(4)로 된다. 셀 전하 레벨의 감지는 이전에 논의된 임의의 방법에 따라 수행될 수 있다.
제4b도는 본 실시예의 2진 탐색 방법을 나타내는 종래의 흐름도이다. 단계(311)에서, 메모리 셀의 셀 전하 레벨이 감지된다. 단계(312)에서, 메모리 셀의 셀 전하가 기준(Ref2)의 셀 전하 레벨보다 작은지의 여부가 판정된다. 메모리 셀의 셀 전하 레벨이 기준(Ref2)의 셀 전하 레벨보다 작다면, 메모리 셀의 스레시홀드 전압(Vt)은 VR2와 같은 Vt를 갖는 기준 메모리 셀의 스레시홀드 전압보다 낮다. 마찬가지로, 메모리 셀의 셀 전류(ID)는 IR2인 셀 전류를 갖는 기준 메모리 셀의 셀 전류(IR2)보다 크다. 만일, 메모리 셀의 셀 전하 레벨이 기준(Ref2)의 셀 전하 레벨보다 작다면, Ref1이 단계(313)에서 선택된다. 단계(314)에서, 메모리 셀의 셀 전하가 기준(Ref1)의 셀 전하 레벨보다 작은지의 여부가 판정된다. 만일 메모리 셀의 셀 전하 레벨이 기준(Ref1)의 셀 전하 레벨보다 작다면, 단계(315)에서 상태(1)로서 지시된다. 만일 메모리 셀의 셀 전하 레벨이 기준(Ref1)의 셀 전하 레벨보다 크다면, 단계(316)에서 상태(2)로서 지시된다. 만일 메모리 셀의 셀 전하 레벨이 기준(Ref2)의 셀 전하 레벨보다 작다면 Ref3가 단계(317)에서 선택된다. 단계(318)에서, 메모리 셀의 셀 전하게 기준(Ref3)의 셀 전하 레벨보다 작은지의 여부가 판정된다. 만일 메모리 셀의 셀 전하 레벨이 기준(Ref3)의 셀 전하 레벨보다 작다면 메모리 셀이 단계(319)에서 상태(3)로서 지시된다. 만일 메모리 셀의 셀 전하 레벨이 기준(Ref3)의 셀 전하 레벨보다 크다면 메모리 셀이 단계(320)에서 상태(4)로서 지시된다.
제5도는 4개의 가능 상태를 갖는 플래쉬 셀의 상태를 감지하는 2진 탐색 체계를 구현하는 감지회로를 예시한다. 선택된 플래쉬 셀(제3도에 도시된 바와 같이)은 n-채널 FET(403)의 소스에 연결된다. 인버터(402)의 입력은 FET(403)의 소스에 연결되는 반면에 인버터(402)의 출력은 FET(403)의 게이트에 연결됨으로써 FET(403) 및 인버터(402)는 선택된 플래쉬 셀의 드레인을 바이어싱하고 열 로드로부터 선택된 플래쉬 셀을 분리하기 위해 함께 드레인 바이어스 회로로서 작용하고, 이 셀은 FET(403)의 드레인에 연결된 n-채널 FET(404)이다. 열 로드 FET(404)는 풀-업 저항 디바이스로서 작동하도록 연결된다. 대안으로, 레지스터는 FET(404) 대신에 열 로드로서 사용될 수 있다.
선택된 플래쉬 셀의 상태는 FET(403)의 드레인인 노드(405)에서의 전압을 결정한다. 차동 비교기(450 및 455)의 네거티브 단자는 모두 바이어싱 전압을 선택된 플래쉬 셀의 선택 게이트에 인가하는 결과에 의한 전압을 감지하기 위해 노드(405)에 연결된다. 비교기(450)는 열로드 FET(414), 인버터(412) 및 FET(413)를 포함하는 드레인 바이어스 회로 및 VR2와 같은 Vt를 갖는 제 1 기준 플래쉬 셀(411)을 포함하는 제 1 기준 회로에 연결된 포지티브 단자를 갖는다. 노드(415)에서의 전압은 제 1 기준 플래쉬 셀(411)의 셀 전류에 의해 판정된다. 반대로, 비교기(455)의 포지티료 단자는 열로드 FET(424) 및 드레인 바이어스 FET(423)가 VR1과 같은 Vt를 갖는 제 2 기준 셀(422) 또는 VR3와 같은 Vt를 갖는 제 3 기준 셀(431)에 선택적으로 연결된 제 2 기준 회로에 연결된다. 제 2 및 제 3 기준 셀간의 선택은 비교기(450)의 출력에 응답하여 선택기 회로에 의해 행해진다. 기준회로의 열로드 FET(414 및 424)는 바람직하게 열 바이어스 FET(404)와 동일하다. 마찬가지로, 드레인 바이어스 회로는 바람직하게 동일하다. 선택기 회로는 FET(423)의 소스에 연결된 자신의 드레인과 제 2 기준 플래쉬 셀(422)에 연결된 자신의 소스를 갖는 제 1 n-채널 FET(440)와, FET(423)의 소스에 연결된 자신의 드레인과 제 3 기준 프래쉬 셀(431)에 연결된 자신의 소스를 갖는 제 2 n-채널 FET (445)를 포함한다. 출력 신호 라인(460)은 제 1 FET(440)의 게이트에 연결된다. 출력 신호 라인(460)은 또한 인버터(442)를 통하여 제 2 FET(445)의 게이트에 연결된다. 만일 제 1 비교기(450)의 출력이, 선택된 플래쉬 셀이 제 1 기준 플래쉬 셀(441)보다 낮은 Vt를 가지는 것을 지시하는 논리 1이라면, 제 1 FET(440)는 스위치 온되고 노드(425)에서의 전압은 제 2 기준 플래쉬 셀(422)에 의해 결정된다. 만일 제 1 비교기(450)의 출력 신호가 논리 0이면, 인버터(442)는 FET(445)를 스위치 온시키기 위해 출력신호를 반전시키고, 노드(425)에서의 전압은 제 3 기준 플래쉬 셀(431)에 의해 판정된다. 제 2 비교기(455)는 출력신호라인(465)을 통하여 제 2 비교 결과를 출력한다. 출력 신호 라인(460)은 상위 비트 1을 출력하고 출력신호라인(465)은 하위비트 O을 출력한다. 감지회로에 의해 구현된 감지 체계는 2진 탐색 체계일 필요는 없다. 예를 들어, 감지 체계는 동시에 선택된 플래쉬 셀의 감지된 전압을 각각의 기준 셀과 비교할 수 있다.
제6도는 출력경유 기록 경로 구조를 도시한다. 선택된 플래쉬 셀(3O 및 35)의 드레인은 각각 열 디코더(2O 및 25)를 경유하여 기록 경로 회로에 연결된다. 프로그램되어야 할 셀에 대한 주소는 주소라인(5)올 경유하여 제공된다. 출력경유 기록 경로 회로는 FET(530 및 535), AND 게이트(520 및 525) 및 제어 엔진(510)을 포함한다. 선택된 플래쉬 셀에 제공하기 위해 프로그래밍 전압 공급을 사용한다. 전형적으로, 게이트를 선택하기 위해 12볼트가 인가되고, 6 내지 7볼트가 드레인에 인가되며 소스는 프로그래밍 펄스 지속시간동안 접지된다. FET(530 및 535)의 게이트에 인가된 전압 레벨은 MLC 주소 라인(70)과 제어엔진(510)의 출력에 응답하여 AND 게이트(520 및 525)에 의해 결정된다.
기록 액세스에 대해, 모든 2 외부 비트는 제어 엔진(510)에 의한 4개 가능 상태의 각각에 대응하는 4개 프로그래밍 레벨중의 하나로 코드화된다. 이 코드화는 표 1의 진리치 표에 따라 행해질 수 있다. 프로그래밍 레벨은 그 후 선택된 플래쉬 셀의 스레시홀드 전압(Vt)을 설정하기 위해 사용된다. 부동 게이트상에 전하를 두기 위한 주요 메카니즘은 열 전자주입이고, 전압 스위칭 회로(도시되지 않음)는 프로그래밍 펄스동안 선택된 플래쉬 셀에 드레인 전압을 인가하기 위해 그리고 게이트 전압을 발생시키기 위해 제어 엔진(510)은 플래쉬 어레이의 소거 및 프로그래밍을 제어한다. 제어 엔진(510)은 행 디코더(10), 열 디코더(2O 및 25), 감지 회로(40), 기준 셀의 어레이(제5도에 도시된) 및 전압 스위치 회로(도시되지 않음)의 제어를 통해 플래쉬 어레이를 관리한다. 전압 스위치 회로는 플래쉬 어레이의 판독, 프래그램 및 소거에 필요한 여러 전압 레벨을 제어한다. VPP는 프로그램/소거 전압이고, 플래쉬 어레이에 저장된 데이타를 프로그램 또는 소거하기 위해 하이이어야 한다. VPP는 외부적으로 공급되거나 내부적으로 발생될 수 있다. 판독, 소거 및 프로그래밍을 위한 사용자 명령은 명령 인터페이스(도시되지 않음)를 경유하여 제어 엔진(510)에 알려진다. 제어 엔진(510)은 메모리 디바이스의 내부에 있는 상태기 또는 프로세서일 수 있지만, 제어 엔진의 기능은 메모리 디바이스의 외부에 있는 제어 회로에 의해 수행될 수 있다. 모든 n 출력을 위해 마찬가지의 기록 경로 회로가 제공된다.
FET(530 및 535)의 각각은 프로그래밍 전압 공급 VPP에 연결된 자신의 드레인을 가지며 각각의 데이타 블록을 위한 적절한 드레인 경로를 경유하여 각각의 선택된 플래쉬 셀에 연결된 자신의 소스를 갖는다. 논리 하이 전압이 FET(530 또는 535)의 게이트에서 수신된 전압일 때, 각각의 선택된 플래쉬 셀의 드레인 경로는 프로그래밍 전압 공급(VPP)에 연결된다. 따라서 FET(530 및 535)는 프로그램하기 위해 선택된 플래쉬 셀을 선택하기 위한 선택기 회로로서 작용한다. 전압 스위칭 회로(도시되지 않음)는 프로그래밍 전압 레벨을 프로그래밍 전압 공급 VPP를 사용한다. 선택된 플래쉬 셀의 소스는 전형적으로 프로그래밍동안 접지된다. 제어 엔진(510)은 프로그래밍 전압 공급(VPP)로부터 유도된 프로그래밍 전압의 각각이 선택된 플래쉬 셀에 인가되고 선택된 플래쉬 셀로부터 제거되는 동안 일련의 프로그래밍 펄스를 인가함으로써 선택된 플래쉬 셀의 스레시홀드 전압(Vt)을 설정한다. 선택된 플래쉬 셀은 일 프로그래밍 펄스에서 성공적으로 프로그램하는 것이 가능하다. 선택된 셀 내부에 주어진 전하의 양은 프로그래밍 펄스동안 게이트 또는 워드라인 전압레벨을 변경함으로써 변경된다.
기록 액세스동안, MLC 주소 라인(70)은 16비트 암호화된 데이타를 상위 또는 하위 워드로 보내기 위해 사용된다. 알 수 있는 바와 같이, 추가된 주소 라인(70)은 AND 게이트(520 및 525)로의 입력으로서 연결된다. 주소 비트는 AND 게이트(520)를 위해 반전된다. 각각의 AND 게이트를 위한 제 2 입력은 제어 엔진의 출력이다. MLC 주소 라인(70)의 상태에 종속하여, 제어 엔진에 의한 논리 1 출력은 FET(530 또는 535)가 스위치 온되게 하고, 프로그래밍 전압 공급(VPP)올 각각의 선택된 플래쉬 셀(3O 및 35)에 연결시킨다. 만일 주소비트가 하이이면, 상위워드(홀수번호로 지정된 데이타 블록)가 프로그램될 것이다. 각각의 기록 경로를 위한 제어 엔진은 선택된 플래쉬 셀의 프로그래밍 레벨을 판정한다. 제7도는 일 실시예에 따른 주소경유 감지 경로 구조를 예시한다. 선택된 플래쉬 셀(30)의 드레인은 열 디코더(20)를 경유하여 데이타 블록(BO)의 감지 경로 회로에 연결된다. 선택된 플래쉬 셀(35)의 드레인은 열 디코더(25)를 경유 하여 데이타 블록(B1)의 감지 경로 회로에 연결된다. 데이타 블록(BO)을 위한 감지 경로는 감지 회로(40), 스위칭 회로(650) 및 출력 버퍼(50)를 포함한다. 이 감지 경로 구조에서, 다중 비트 플래쉬 셀에 저장된 각각의 비트에 대해 일 주소가 제공되고, 출력으로의 데이타 블록의 맵핑은 종래 기술의 단일 비트 플래쉬 셀 어레이에 대한 일대일 대응을 유지한다. 따라서, 본 실시예에서, 각각이 16개 출력(D0-D15)에 맵핑되고 32개 열을 포함하는 16개 데이타 블록(B0-B15)이 있다. 주소는 주소라인(5)을 통하여 제공된다.
판독 액세스 동안, 듀얼 비트 플래쉬 셀(30)이 행 디코더(20) 및 열 디코더(10)에 의해 선택될 때, 선택된 플래쉬 셀(30)의 드레인은 감지회로(40)에 연결되고, 바람직하게 제5도에 도시된 감지회로이다. 2:1 멀티플렉서일 수 있는 스위칭 회로(650)는 MLC 주소 라인(70)에 의해 수신된 MLC 주소 신호에 응답하여 상위비트 1 또는 하위비트 O을 선택한다. MLC 주소라인(70)을 위한 비트의 수는 출력 감지 경로 구조에 대해 상기한 바와 같이, 메모리 공간의 증가에 의해 결정된다. 본 실시예에 대해, n은 2이고, MLC 주소라인(70)은 바람직하게 단일 2진 비트 폭이다.
판독 액세스의 제 1 사이클동안, MLC 주소라인(70)은 제 1 상태를 가정하고, 상위비트를 출력버퍼(671)에 전달한다. 판독 액세스의 제 2 사이클동안, MLC 주소라인(70)은 제 2 상태를 가정하고, 상위비트 및 하위비트가 출력되는 순서는 역전될 수 있다. 또한, 플래쉬 셀에 저장된 각각의 비트는 개별적으로 주소지정되고, 2단계 판독 프로세스는 필요하지 않다. 데이타 블록(B1)에 대한 감지 경로 회로는 실질적으로 데이타 블록(BO)을 위한 감지 경로 회로와 동일하게 동작하며 출력경유 및 주소경유 감지 경로 구조간의 차이가 더욱 분명하도록 도시되었다. 데이타 블록(B1)을 위한 감지경로는 감지회로(45), 스위칭 회로(655) 및 출력버퍼(55)를 포함한다.
제8도는 주소경유 기록 경로 구조를 도시한다. 선택된 플래쉬 셀(30)의 드레인은 열 디코더(20)를 경유하여 기록 경로 회로에 연결된다. 기록경로회로는 n-채널 FET(740), 제어엔진(510), 랫치(760 및 765)와 AND 게이트(770 및 775)를 포함한다. 또다시, 제어엔진(750)의 기능은 메모리 디바이스에 대해 외부인 회로에 의해 수행될 수 있다. 마찬가지의 기록 경로 회로가 각각의 출력에 대해 제공된다. n-채널 FET(740)의 드레인은 프로그래밍 전압 공급(VPP)에 연결되는 반면에 그것의 소스는 열 디코더(20)를 경유하여 선택된 플래쉬 셀(30)의 드레인에 연결된다. FET(740)는 제어 엔진(510)에 의해 발생되고 FET(740)의 게이트에서 수신되는 프로그래밍 신호에 응답하여 스위치 온 및 오프된다.
판독 액세스동안 2개 순차 주소로부터의 2개의 외부 16비트 워드는 32개 데이타 랫치로 랫치된다. 대안으로, 단일 32비트 레지스터가 사용될 수 있다. CLK 신호가 하이로 되고 MLC 주소비트가 로우일 때, 출력(DO)에서의 비트는 랫치(760)에 랫치된다. CLK 신호가 하이로 되고 주소비트가 하이로 될 때 다음 클록 사이클에서, 출력(DO)에서의 비트는 랫치(765)로 랫치된다. 제어엔진은 이들 2비트를 4개 프로그래밍 레벨중의 하나로 코드화하고 선택된 셀(730)을 프로그램하기 위해 n-채널 FET(740)를 스위치 온 및 오프시킨다. 코드화는 상기한 바와 같이, 표 1에 나타낸 대로 행해질 수 있다. 플래쉬 셀이 선택되었을 때, 플래쉬 셀의 상위 비트는 제 1 출력에 의해 액세스되고, 플래쉬 셀의 하위 비트는 제 2 출력에 의해 액세스된다.
제9도는 주소경유 또는 출력경유 주소지정 체계중의 하나를 구현할 수 있는 대안 기록 경로 구조를 도시한다. 또다시, 플래쉬 어레이(30)의 플래쉬 셀은 주소라인(5)을 경유하여 제공된 주소에 응답하여 행 디코드 회로(10) 및 열 디코드 회로(20)에 의해 선택된다. 도시된 바와 같이, 기록 경로 회로는 프로그래밍 버퍼(910) 및 전압 스위치 회로(920)를 포함한다. 프로그래밍 버퍼(910)는 디바이스 I/O핀(DO-D15)를 통하여 수신된 데이타를 버퍼한다. 프로그래밍 버퍼의 사용은 플래쉬 셀 어레이(30)에 대한 프로그래밍 처리능력을 향상시킨다. 프로그래밍 버퍼는 프로그래밍 데이타 셋트를 버퍼링함으로써 증가된 프로그래밍 속도를 가능케 한다. 프로그래밍 버퍼는 제어엔진(510)에 의한 프로그래밍 데이타에 대한 고속 액세스를 가능케 한다. 프로그래밍 데이타에 대한 고속 액세스는 제어엔진(510)으로 하여금 플래쉬 셀 어레이(30)의 다수 바이트에 걸쳐서 전압 스위치 회로(920)를 통하여 프로그램 레벨 전압의 사이클링을 아모타이즈할 수 있게 한다.
제어 엔진(510)은 주소 라인(5)에 의해 수신된 들어오는 주소에 응답하여 프로그래밍 데이타로 프로그래밍 버퍼(910)에 대한 로딩을 제어한다. 데이타의 여러 바이트 또는 워드는 프로그래밍 버퍼(910)에 저장될 수 있다. 플래쉬 어레이(30)를 프로그램하기 위해, 제어 엔진은 프로그래밍 버퍼(910)가 프로그래밍 데이타를 열 디코드 회로(20)에 판독하게 하며 동시에 적절한 주소 정보를 주소 라인(5)을 통하여 행 디코드 회로(10) 및 열 디코드 회로(20)에 공급한다. 제어 엔진(510)은 전압 스위칭 회로(920)를 제어함으로써 프로그래밍 펄스를 플래쉬 어레이의 선택된 플래쉬 셀에 인가한다. 대응하여, 전압 스위칭 회로(920)는 적절한 전압을 드레인에 제공하며 플래쉬 어레이(30)의 선택된 플래쉬 셀의 게이트를 선택한다. 선택된 플래쉬 셀에 저장된 데이타는 적절한 감지 경로 구조를 사용하여 각각의 프로그래밍 펄스 사이에서 증명된다.
제어 엔진(510)은 기록 및 판독 경로 구조에 의해 구현된 주소지정 체계에 응답하여 프로그래밍 버퍼(920)의 로딩 및 언로딩을 제어하며, 제어엔진(510)은 설명된 주조지정 체계 모두 또는 하나를 지지하기 위해 프로그램되거나 설계될 수 있다. 따라서, 제9도의 기록 경로 구조는 융통성이 있으며 사용자가 궁극적으로 주소지정 체계를 선택함으로써 출력경유 및 주소경유 선택사항 사이에서 선택하도록 메모리 디바이스상에서 구현될 수 있다.
상기한 명세서에서 본 발명은 본 발명의 특정 모범예와 관련하여 설명되었다. 그러나, 청구항에 나타난 바와 같은 본 발명의 범위 및 정신으로부터 벗어나지 않고 다양한 수정 및 변경이 가해질 수 있음은 명백하다. 따라서, 명세서 및 도면은 제한적인 의미보다 예시적인 것으로 의도된다.

Claims (22)

  1. 복수의 n 출력과; n은 1 보다 크며, 각각의 데이터 블록이 n 비트를 저장하는 적어도 하나의 메모리 셀을 포함하는 비휘발성 메모리 디바이스의 복수의 데이터 블록에 연결된 행 디코더 회로와; 주소에 응답하는 제 1 열 디코더 회로와; 주소에 응답하여 상기 행 디코더 회로와 연계하여 제 2 데이터 블록의 제 1 메모리 셀을 주소지정하기 위해 제 2 데이터 블록의 제 1 메모리 셀에 연결된 제 2 열 디코더 회로와; n 비트의 각각을 n 출력중의 대응하는 하나의 출력으로 결정하기 위한 감지회로를 갖는, 상기 복수의 데이터 블록에 저장된 데이터를 선택적으로 액세싱하기 위한 감지 경로 회로에 있어서, 선택 신호에 응답하여 상기 제 1 데이터 블록의 제 1 메모리 셀 또는 상기 제 2 데이터 블록의 제 1 메모리 셀을 상기 감지회로에 선택적으로 연결하기 위한 선택기 회로를 포함하는 것을 특징으로 하는 감지 경로 회로.
  2. 제1항에 있어서, 상기 선택 신호는 1 비트 폭인 것을 특징으로 하는 감지 경로 회로.
  3. 제1항에 있어서, 선택된 메모리 셀은 플래시 비휘발성 메모리 셀인 것을 특징으로 하는 감지 경로 회로.
  4. 행 주소 입력과 열 주소 입력 및 적어도 하나의 선택 입력을 포함하는 복수의 입력과; 복수의 행 및 열로 배열되고 복수의 m 데이터 블록을 포함하는 메모리 셀 어레이로서, 상기 복수의 m 데이터 블록의 각각은, 각각의 메모리 셀이 데이터의 n비트를 저장하도록, n은 1 보다 크며, 동작하는 복수의 메모리 셀을 포함하는, 메모리 셀 어레이와; 상기 복수의 m 데이터 블록에 연결되며, 행 주소 입력을 통해 수신된 행 주소에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더 회로와; 각각의 열 디코더 회로가, 복수의 m 데이터 블록중 대응하는 하나의 블록에 연결되며 행 및 열 주소에 응답하여 판독하기 위해 m 메모리 셀이 선택되도록 열 주소 입력을 통해 수신된 열 주소에 응답하여 대응하는 데이터 블록의 열을 선택하는 복수의 m 열 디코더 회로와; 각각이 선택된 n 개 메모리 셀중의 하나의 n 비트를 결정하는 복수의 m/n 감지회로; 및 이 복수의 m/n 감지회로에 연결된 복수의 m 출력을 포함하는, 플래시 전기적으로 소거가능하고 프로그래밍가능한 판독전용 메모리 디바이스에 있어서, 선택 입력에 의해 전달된 선택신호에 응답하여 상기 복수의 m/n 감지회로에 선택된 m개 메모리 셀의 m/n을 선택적으로 연결하기 위해 상기 복수의 열 디코더와 상기 복수의 감지 회로에 연결된 선택기 회로를 포함하는 것을 특징으로 하는 플래시 전기적으로 소거가능하고 프로그래밍가능한 판독전용 플래시 메모리 디바이스.
  5. 데이터 입력; 복수의 행 및 열로 배열되며, 각각의 메모리 셀이 데이터의 n 비트를 저장하도록 동작하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 행 주소 입력, 열 주소 입력 및 메모리 셀에 저장된 n 비트의 각각이 개별적으로 주소 지정될 수 있게 하는 멀티-레벨 셀(MLC)주소 입력을 포함하는, 복수의 주소 입력; 복수의 메모리 셀에 연결되고, 행 주소 입력을 통해 수신된 행 주소에 응답하여 메모리 셀 어레이의 행을 선택하는 행 디코더 회로; 복수의 메모리 셀에 연결되고 행 및 열 주소에 응답하여 프로그래밍하기 위해 제 1 메모리 셀이 선택되도록 열 주소 입력을 통해 수신된 열 주소에 응답하여 메모리 셀 어레이의 열을 선택하는 열 디코더 회로; 각각의 래치가 MLC 주소 입력 및 제어신호에 응답하여 데이터 입력으로 부터 데이터를 래치하기 위해 순차로 인에이블되며, 제어신호, MLC 주소 입력 및 데이터 입력에 연결된 n개의 래치; 및 n개의 래치로부터 수신된 데이터를 프로그래밍 레벨로 인코딩하기 위해, 그리고 제 1 메모리 셀이 거의 프로그래밍 레벨을 갖도록 프로그래밍될 때 까지 적어도 하나의 프로그래밍 펄스를 발생시키므로써 행 및 열 주소에 의해 선택된 제 1 메모리 셀을 프로그래밍 하기 위해, 상기 n개의 래치 및 메모리 셀 어레이에 연결된 제어엔진을 포함하는 것을 특징으로 하는 메모리 디바이스.
  6. 제5항에 있어서, 제 1 래치 및 제 2 래치가 존재하도록 상기 n 은 2이며, 입력으로서 제어신호와 MLC 주소입력의 반전입력을 가지며, 제 1 래치에 연결된 출력을 가지며, MLC 주소입력이 논리 로우일 때 데이터 입력으로부터 데이터를 수신하기 위해 제 1 래치를 인에이블링시키는 제 1 AND 게이트; 및 입력으로서 제어신호와 MLC 주소 입력을 가지며, 제 2 래치에 연결된 출력을 가지며, MLC 주소입력이 논리 하이일 때 데이터 입력으로부터 데이터를 수신하기 위해 제 2 래치를 인에이블링시키는 제 2 AND 게이트를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  7. 메모리 디바이스에서, n 입력에 수신된 데이터를 n 비트를, n은 1보다 크며, 저장하는 선택된 메모리 셀에 기입하기 위한 기입 경로 회로에 있어서, 주소에 응답하여 제 1 메모리 셀을 주소지정하기 위한 제 1 열 디코더 회로; 주소에 응답하여 제 2 메모리 셀을 주소지정하기 위한 제 2 열 디코더 회로; n 입력에 수신된 데이터의 n 비트를 인코딩하며 인코딩된 데이터의 n 비트에 대응하는 적어도 하나의 프로그래밍 펄스를 선택된 메모리 셀에 제공하기 위한 제어엔진; 및 제 1 메모리 셀이 n 비트를 저장하도록 상기 주소의 일부분에 응답하여 적어도 하나의 프로그래밍 펄스를 수신하기 위해 상기 제 1 열 디코더 회로를 선택하기 위한 선택기 회로를 포함하는 것을 특징으로 하는 기입 경로 회로.
  8. 제7항에 있어서, 선택기 회로는 상기 주소의 일부분이 제 1 상태에 있을 때 제 1 열 디코더 회로를 선택하는 것을 특징으로 하는 기입 경로 회로.
  9. 제8항에 있어서, 선택기 회로는 상기 주소의 일부분이 제 2 상태에 있을 때 제 2 메모리 셀이 선택된 메모리 셀이도록 제 2 열 디코더 회로를 선택하는 것을 특징으로 하는 기입 경로 회로.
  10. 제7항에 있어서, 상기 주소의 일부분은 하나의 2진 비트 폭인 것을 특징으로 하는 기입 경로 회로.
  11. 제7항에 있어서, 선택된 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 기입 경로 회로.
  12. 출력; 행 주소 입력, 열 주소 입력 및 적어도 하나의 멀티-레벨 셀(MLC)주소 입력을 포함는 복수 개의 주소 입력; 복수의 행 및 열로 배열되고 복수의 메모리 셀을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 데이터의 n 비트를, n은 1 보다 크며, 저장하도록 동작하며, 메모리 셀의 n 비트의 각각은 상이한 주소를 갖는, 상기 메모리 셀 어레이; 메모리 셀 어레이에 연결되고, 행 주소 입력을 통해 수신된 행 주소에 응답하여 메모리 셀 어레이의 행을 선택하는, 행 디코더 회로; 메모리 셀 어레이에 연결되고, 행 및 열 주소 입력에 응답하여 판독하기 위해 제 1 메모리 셀이 선택되도록 열 주소 입력을 통해 수신된 열 주소에 응답하여 메모리 셀 어레이의 열을 선택하는 열 디코더 회로; 제 1 메모리 셀 및 상기 출력에 연결되고, 제 1 메모리 셀에 저장된 n 비트의 각각에 대한 상태를 결정하기 위한, 감지회로; 및 감지회로와 MLC 주소입력 및 상기 출력에 연결되고, 제 1 메모리 셀에 의해 저장된 n비트의 각각이 개별적으로 주소지정되고 출력되도록 MLC 주소입력에 응답하여 감지회로로 부터의 n 비트중 하나의 비트만을 주소지정하여 출력에 제공하기 위한, 선택 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  13. 제12항에 있어서, n은 2인 것을 특징으로 하는 메모리 디바이스.
  14. 제12항에 있어서, 감지회로는 제 1 비트 및 제 2 비트를 동시에 출력하는 것을 특징으로 하는 메모리 디바이스.
  15. 제12항에 있어서, 선택회로는 입력으로서 감지회로로부터 n비트를 수신하고 제어신호로서 적어도 하나의 MLC 주소 입력을 수신하도록 연결된 멀티플렉서인 것을 특징으로 하는 메모리 디바이스.
  16. 제12항에 있어서, 제 1 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 메모리 디바이스.
  17. 행 주소를 수신하도록 연결하기 위한 복수의 행 주소 입력; 열 주소를 수신하도록 연결하기 위한 복수의 열 주소 입력; MLC 주소를 수신하도록 연결하기 위한 적어도 하나의 멀티-레벨 셀(MLC) 주소 입력; 복수의 행 및 열로 배열된 비휘발성 메모리 셀의 어레이로서, 각각의 비휘발성 메모리 셀이 n 비트를 저장하며, n은 1 보다 크며, 이 n 비트의 각각은 상이한 주소를 갖는, 상기 어레이; 행 주소에 응답하여 어레이의 제 1 행을 선택하도록 연결된 행 디코더; 행 및 열 주소에 응답하여 제 1 복수 메모리 셀이 주소지정되도록 열 주소에 응답하여 상기 어레이의 제 1 복수 열을 선택하도록 연결된 열 디코더 회로; 및 제 1 복수 메모리 셀의 각각에 대해 n 비트중 하나의 비트만이 비휘발성 메모리 디바이스에 의한 출력을 위해 주소지정되도록 MLC 주소에 응답하여 제 1 복수개 메모리 셀의 각각에 대해 n 비트중 하나의 비트만을 선택하도록 연결된 선택 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  18. 메모리 디바이스에서, 선택된 메모리 셀에 저장된 데이터의 n비트를, n은 1 보다 크며, 선택적으로 액세싱하기 위한 방법에 있어서, 열 주소 및 행 주소에 응답하여 n 메모리 셀을 주소지정하는 단계; 멀티-레벨 셀(MLC) 주소에 응답하여 선택된 메모리 셀이 되어야 할 n 메모리 셀중의 하나를 선택하는 단계; 선택된 메모리 셀을 상기 선택하는 단계 이후에 감지회로에 연결하는 단계; 선택된 메모리 셀에 저장된 데이터의 n비트를 감지하는 단계; 및 선택된 메모리 셀에 저장된 데이터의 n비트의 각각을 동시에 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 메모리 디바이스에서, 선택된 메모리 셀에 데이터의 n비트를, n은 1 보다 크며, 기입하기 위한 방법에 있어서, 데이터의 n비트를 메모리 디바이스의 데이터 입력에 순차적으로 연결하는 단계로서, n비트의 각각이 선택된 메모리 셀에 의해 저장되어야 함을 지시하기 위해 n 비트의 각각에 고유주소가 제공되는, 상기 단계; 데이터 입력으로부터 수신된 n 비트를 프로그래밍 레벨로 인코딩하는 단계; 및 선택된 메모리 셀이 거의 프로그래밍 레벨로 프로그래밍될 때 까지 선택된 메모리 셀을 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 메모리 디바이스에서, 선택된 메모리 셀에 저장된 데이터의 n비트를, n은 1 보다 크며, 선택적으로 액세싱하기 위한 방법에 있어서, 데이터의 n비트를 메모리 디바이스의 n 데이터 입력에 동시에 연결하는 단계; 열 주소 및 행 주소에 응답하여 n 메모리 셀을 주소지정하는 단계; 멀티-레벨 셀(MLC) 주소에 응답하여 선택된 메모리 셀이 되어야 할 n 메모리 셀중의 하나를 선택하는 단계; 데이터 입력으로부터 수신된 n 비트를 프로그래밍 레벨로 인코딩하는 단계; 및 선택된 메모리 셀이 거의 프로그래밍 레벨로 프로그래밍될 때 까지 선택된 메모리 셀을 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 출력을 갖는 메모리 디바이스에서, 선택된 메모리 셀에 저장된 데이터의 n비트를, n은 1 보다 크며, 판독하기 위한 방법에 있어서, 열 주소 및 행 주소에 응답하여 n 메모리 셀을 주소지정하는 단계; 선택된 메모리 셀에 저장된 n 데이터 비트를 감지하는 단계; 제 1 멀티-레벨 셀(MLC) 주소에 응답하여 감지된 n 데이터 비트중의 제1 비트를 주소지정하는 단계; 메모리 디바이스의 출력에 상기 n 데이터 비트중의 제1 비트를 출력하는 단계; 제 2 멀티-레벨 셀(MLC) 주소에 응답하여 감지된 n 데이터 비트중의 제2 비트를 주소지정하는 단계; 및 메모리 디바이스의 출력에 상기 n 데이터 비트중의 제2 비트를 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 각각이 데이터의 n 비트를, n은 1 보다 크며, 저장하는 복수 개의 메모리 셀을 포함하는 메모리 셀 어레이에 메모리 디바이스에 의해 저장된 데이터를 주소지정하는 방법에 있어서, 특정 메모리 셀에 의해 저장된 각각의 비트가 판독 및 기입 동작을 위해 개별적으로 주소지정될 수 있도록 상기 특정 메모리 셀에 의해 저장된 각각의 비트에 대해 상이한 주소를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
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