KR19980036685A - 다중 비트 셀의 데이타 센싱 장치 및 방법 - Google Patents

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Abstract

본 발명은 반도체 장치에서 저장된 정보를 읽는 장치 및 방법에 관한 것으로 특히 두개 이상의 다중 레벨로 프로그램된 메모리 셀의 저장 데이타를 읽어내는 다중 비트셀의 데이터 센싱 장치 및 방법에 관한 것이다.
이와 같은 본 발명은 m-비트로 프로그램된 다중 비트 메모리 셀의 데이타 센싱 방법에 있어서, 선형적으로 증가하는 전압을 상기 메모리 셀의 콘트롤 게이트에 공급하여 메모리셀의 드레인 전압이 기준전압보다 낮으면 센싱신호를 출력하고, 센싱신호에 동기하여 콘트롤 게이트의 전압을 검출한 후, 상기 검출된 전압을 디지탈 데이타로 출력하므로 데이타를 센싱하는 것이다.

Description

다중 비트 셀의 데이타 센싱 장치 및 방법
본 발명은 반도체 장치에서 저장된 정보를 읽는 장치 및 방법에 관한 것으로, 특히 두개 이상의 다중 레벨로 프로그램된 메모리 셀의 저장 데이타를 읽어내는 다중 비트 셀의 데이타 센싱장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리 소자로는 데이타의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리 소자로는 롬(ROM)과 EPROM(Erasable Prog-rammable ROM) 및 EPROM(Electrically Erasable Programmable ROM)이 있다.
비휘발성 메모리 소자중 롬(ROM)은 일단 정보가 기억되면 다시 프로그램할 수 없는 메모리 소자이며, EEPROM과 EEPROM은 기억된 정보를 소거하고 다시 프로그램하여 기억시킬 수 있는 소자이다.
여기서 EEPROM과 EEPROM은 정보를 프로그램하는 동작은 동일하고 단지 기억된 정보를 소거하는 방법이 다르다. 즉, EEPROM은 자외선을 이용하여 기억된 정보를 소거하고, EEPROM은 전기적으로 기억된 정보를 소거한다.
이와 같은 메모리 소자중에 정보화 산업이 발전함에 따라 대용량의 메모리 소자가 요구되어지고 이에 부응하여 DRAM이 저장 미디어(mass storage media)로 가장 널리 사용되어지고 있다. 그러나 DRAM은 일정 용량 이상의 저장 커패시터가 필요하게 되고 이러한 커패시터를 이용하게 되므로 일정주기로 리프레쉬(reflash) 동작을 수행해야 하는 단점을 갖고 있다. 그래서 DRAM대용으로 리프레쉬 동작이 필요없는 EEPROM 꾸준히 연구되어 왔다.
그러나 EEPROM 메모리 소자도 하나의 메모리 셀에 1 또는 0의 데이타중 하나만을 기록할 수 있으므로 집적도가 메모리 셀의 갯수와 일대일 대응관계에 있다.
따라서 EEPROM를 데이타 저장 미디어로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격이 너무 비싸다는 것이었다.
이러한 문제점을 해결하는 방안으로 최근 다중 비트 셀(multi bit per-cell)에 관한 연구가 활발하게 진행되고 있다.
다중 비트 메모리 셀은 메모리 셀 하나에 2비트 이상의 데이타를 저장함으로써 메모리 셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이타의 저장 집적도를 크게 높 일수 있다.
이와 같은 다중 비트 메모리 셀은 셀당 여러단계의 문턱전압 레벨로 프로그램되어 있다.
즉, 셀당 2비트(2bits)의 데이타를 저장하기 위해서는 22=4,4단계의 문턱전압 레벨로 각 셀이 프로그램되어 있다.
이때, 4단계의 문턱 레벨(thresholds level)은 논리적으로 00, 01, 10, 11의 각로직 상태로 대응시킨다.
이와 같은 다중 비트 메모리 셀에 있어서, 보다 많은 레벨을 프로그램하여 셀당비트수를 증가시키기 위해서는 문턱전압 레벨을 정확하게 조절(adjust)하여 분포를 줄여야 한다. 그리고 이와 같이 다단계로 프로그램된 데이타를 빠른 속도로 정확하게 센싱해야 한다.
이와 같이 다중 비트로 프로그램된 메모리 셀의 센싱장치인 종래의 다중 비트 메모리 셀의 데이타 센싱장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 다중 비트 메모리 셀의 센싱장치 구성도이고, 도 2는 종래의 다중 비트 메모리 셀의 센싱장치의 동작을 설명하기 위한 그래프이다.
종래의 다중 비트 메모리 셀의 데이타 센싱방법은 콘트롤 게이트에 읽기 위한 목적으로 일정한 전압을 인가하고 그때에 출력되는 드레인 전류를 비교 판단하여 다중 레벨의 데이타를 읽어내는 방법을 사용하고 있다.
도 1과 같이 플로오팅 게이트(floating gate, F.G), 콘트롤 게이트(control gte, C.G), 소오스 영역(S) 및 드레인 영역(D)을 구비한 EEPROM의 단위셀에서 드레인 영역(D)에 센싱 앰프(sensing amplifier, S.A)을 연결한다.
이때, 센싱 앰프(S.A)는 센싱 엠프(S.A)내부에 복수개의 기준 전류를 갖고 있다.
이와 같은 구성을 갖는 종래의 다중 비트 메모리 셀의 데이타 센싱방법을 구체적으로 설명하면 다음과 같다.
먼저, 종래의 다중 비트 메모리 셀의 데이타 센싱방법을 설명하기 전에 메모리 셀에는 다단계의 문턱전압으로 프로그램이 되었다고 가정하자. 즉, 도 2에 나타낸 바와 같이 2비트의 데이타를 기록하는 경우 4개의 문턱전압(0V, VT0, VT1, VT2)중 하나로 프로오팅 게이트(F.G)에 프로그램 되었다고 가정한다.
그리고, 소오스 영역(S)에 정전압을 인가한 상태에서 읽고자 하는 메모리 셀의 콘트롤 게이트(C.G)에 선택적으로 일정한 전압(VREAD)을 인가한다. 그러면 플로오팅 게이트(F.G)에 프로그램된 상태에 따라 그에 상응한 드레인 전류(ID)가 센싱엠프(S.A)에 출력된다.
이때 센싱앰프(S,A)는 내부에 갖고 있는 다중 레벨의 기준 전류와 메모리 셀로부터 입력되는 드레인 전류를 다단계로 비교하여 데이타를 읽어낸다.
즉, 도 2와 같이 EEPROM에서 읽고자 하는 메모리 셀의 플로오팅 게이트(F.G)에 문턱전압(VT0)으로 프로그램 되었다면 그에 해당하는 드레인 전류(IR3)가 센싱엠프(S.A)에 출력되어지고, 플로오팅 게이트(F.G)에 문턱전압(VT1)이 프로그램되었다면 그에 해당하는 드레인 전류(IR2)가 출력되고, 플로오팅 게이트(F.G)에 문턱전압(VT2)이 프로그램되었다면 그에 해당하는 드레인 전류(IR1)가 센싱앰프(S.A)에 출력되어질 것이다.
따라서 센싱 엠프(S.A)는 메모리 셀의 드레인에서 출력되는 드레인 전류를 입력하여 입력된 드레인 전류와 내부에 갖고 있는 다단계의 기준 전류를 비교하여 데이타를 센싱한다.
그러나 이와 같은 종래의 다중 비트 메모리 셀의 데이타 센싱 장치 및 방법에 있어서는 읽고자 하는 메모리 셀의 콘트롤 게이트에 리드상태(read condition)의 일정 전압(Vc)를 인가하여 메모리 셀을 선택하고 그 메모리 셀에서 출력되는 드레인 전류를 센싱 엠프가 다단계로 비교하여 데이타를 읽어내므로 다음과 같은 문제점이 있었다.
첫째, 메모리 셀에서 출력되는 전류를 센싱엠프에서 다단계로 비교하여 데이타를 읽어내야 하므로 센싱 엠프가 다단계의 기준전류를 갖고 있어야 한다.
따라서 센싱엠프의 사이즈가 커지게 된다. 특히 페이지 모드 리드(READ)에서는 더더욱 많은 비트(128비트)가 요구되므로 센싱 엠프 사이즈가 커지게 되고 더블어 칩(CHIP)가 사이즈가 커진다.
둘째, 메모리 소자에서는 항상 센싱엠프에 기준전류가 공급되어야 하는데 이들 기준 전류가 복수개 공급되어야 하므로 소비전력이 증가된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 칩 사이즈 및 소비전력을 감소시킬 수 있는 다중 비트 데이타의 센싱장치 및 센싱방법을 제공하는데 그 목적이 있다.
도 1은 종래의 다중 비트 메모리 셀의 센싱장치 구성도.
도 2는 종래의 다중 비트 메모리 셀의 센싱장치의 동작을 설명하기 위한 그래프.
도 3은 본 발명 일실시예의 다중 비트 셀의 데이타 센싱 장치 구성 블럭도.
도 4는 도 3 센스 앰프의 구성도.
도 5는 도 3기준 전압 디텍터부의 상세한 회로 구성도이다.
도 6은 도 3 기준전압 발생부의 상세한 회로 구성도.
도 7은 도 3A/D변환부의 상세한 회로 구성도.
도 8은 본 발명 일실시예의 다중 비트 셀의 데이타 센싱 장치의 동작을 설명하기 위한 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
1:메모리 셀2:전압 발생부
3:센스 엠프4:전압 검출부
5:아날로그/디지탈 변화부11:기준전압 출력부
12:제1스위칭부13:제2스위칭부
14:래치부15:엔코딩부
ICI:지연기IC2:낸드 게이트
이와 같은 목적을 달성하기 위한 본 발명의 다중 비트 메모리 셀의 데이타 센싱 장치는 게이트, 소오스 및 드레인을 구비하여 2개 이상의 다중 레벨로 프로그램되는 메모리 셀과, 상기 메모리 셀의 게이트에 선형적으로 증가하는 전압을 발생하는 전압 발생부와, 상기 메모리 셀의 드레인 전압이 기준전압보다 낮아질 때 센싱신호를 출력하는 센스엠프와, 상기 센스엠프의 센싱신호에 동기되어 상기 메모리 셀의 게이트 전압을 검출하는 전압 검출부와, 상기 전압 검출부에서 검출된 게이트 전압을 그에 상응하는 디지탈 값으로 변환하여 출력하는 아날로그/디지탈 변환부를 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 다중 비트 데이타의 센싱 방법은 m-비트로 프로그램된 다중 비트 메모리 셀의 데이타 센싱방법에 있어서, 선형적으로 증가하는 전압을 상기 메모리 셀의 콘트롤 게이트에 공급하는 단계와, 상기 메모리 셀의 드레인 전압을 기준전압과 비교하여 기준전압보다 낮으면 센싱신호를 출력하는 단계와, 상기 센싱신호에 동기하여 콘트롤 게이트의 전압을 검출하는 단계와, 상기 검출된 전압을 디지탈 데이타로 출력하는 단계를 포함하여 이루어짐에 그 특징이 있다.
이와 같은 본 발명의 다중 비트 데이타의 센싱장치 및 센싱방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명 일실시예의 다중 비트 데이타의 센싱장치의 구성 블록도이고, 도 4는 도 3 센스엠프의 상세한 회로 구성도이며, 도 7은 도 3A/D변환부의 상세한 회로 구성도이다.
본 발명의 다중 비트 메모리 셀의 데이타 센싱장치는 도 3과 같이 콘트롤 게이트플로오팅 게이트 및 소오스, 드레인 영역을 구비하여 2개 이상의 문턱전압을 갖는 다중 레벨로 프로그램하는 플레쉬 메모리 셀(1)과, 상기 메모리 셀(1)의 콘트롤 게이트에 접속되어 선형적으로 증가하는 가변전압을 발생하는 전압 발생부(2)와, 상기 메모리 셀(1)의 드레인에 접속되어 선형적으로 증가하는 전압 발생부(2)의 가변 전압이 메모리 셀(1)의 콘트롤 게이트에 인가될 때 셀의 드레인 전압을 센싱하여 출력하는 센스엠프(3)와, 상기 전압 발생부(2)의 출력단과 센스엠프(3)의 출력단에 접속되어 메모리 셀(1)의 드레인 전압이 기준전압보다 낮아질 때 메모리셀(1)의 콘트롤 게이트에 공급되는 게이트 전압을 검출하는 전압 검출부(4)와, 상기 전압 검출부(4)의 접속되어 검출된 게이트 전압을 그에 상응하는 디지탈 값으로 변환하여 메모리 셀(1)의 데이타 값을 출력하는 아날로그/디지탈 변환부(A/D 변환부)(5)로 구성된다.
이와 같이 구성된 본 발명의 다중 비트 메모리 셀의 데이타 센싱장치에서 각부의 회로적 구성을 좀 더 상세하게 설명하면 다음과 같다.
첫째, 센스엠프부(3)의 구성은 도 4와 같다.
즉, 정전압단(VDD)에 드레인단이 연결되고 소오스와 게이트가 메모리 셀의 드레인에 연결되는 P형 제1트랜지스터(TR1)와, 기준전압(VREF)이 게이트에 연결되고 소오스는 접지단에 연결되는 n형 제2트랜지스터(TR2)와, 정전압단(VDD)에 드레인이 연결되고 게이트 및 소오스는 상기 제2트랜지스터(TR2)의 소오스에 연결되는 p형 제3트랜지스터(TR3)와, 정전압단(VDD)에 드레인이 연결되고 게이트는 상기 제3트랜지스터(TR3)의 게이트에 연결되며 소오스는 출력단에 연결되는 p형 제4트랜지스터(TR4)와, 드레인은 상기 출력단에 연결되고 게이트 메모리 셀의 드레인에 연결되며 소오스는 접지되는 n형 제5트랜지스터(TR5)로 구성된다.
이는 일반적인 센스엠프와 같다.
둘째, 전압 발생부(2)의 구성은 도 6과 같다.
즉, 제1, 제2인버터(IC1,IC2)가 직렬 연결되고 상기 제1,제2인버터(IC1,IC2)사이에 커패시터(C1)가 접지되어 있다.
셋째, 전압 검출부(4)는 도 5와 같다.
즉, 상기 센스엠프(3)의 출력신호를 반전시키는 제3인버터(IC3)와, 상기 센스엠프(3)의 출력신호와 상기 제3인버터(IC3)의 출력신호에 의해 상기 전압 발생부(2)의 출력전압을 스위칭하여 검출신호를 출력하는 스위칭소자(IC4)와 상기 검출신호를 평활시키는 제2커패시터(C2)로 구성된다.
넷째, 아날로그/디지탈 변환부(5)의 구성은 도 7과 같다.
즉, 복수개의 저항(R1∼R7)으로 이루어져 일정한 차로 복수개의 기준전압(2비트 메모리 셀일 경우 4개의 기준전압)을 출력하는 기준전압 출력부(11)와, n형 트랜지스터(TR15)와 복수개의 p형 트랜지스터(TR16∼TR20)로 이루어져 상기 전압 검출부(4)의 출력신호에 의해 정전압(VDD)을 복수개로(2비트 메모리 셀일 경우 4개) 각각 스위칭하는 제1스위칭부(12)와, 복수개의 n형 트랜지스터(TR11∼TR14 )로 이루어져 상기 기준전압 출력부(11)의 출력신호에 의해 상기 제1스위칭부(12)에 출력되는 복수개(4개)의 정전압을 각각 접지단으로 스위칭하는 제2스위칭부(13)와, 인버터(IC5,IC6) 및 커패시터(C3)와 복수개(4개)의 D플립플롭(F/F1∼F/f4)으로 이루어져 사이 센스엠프(3)의 출력신호를 쿨럭신호로 하여 상기 제1스위칭부(12)에서 출력되는 정전압을 각각 래치하여 출력하는 래치부(14)와, 익스크루시브 오아게이트(IC7), 낸드게이트(IC8) ALC 노아게이트(IC9) 등으로 이루어져 상기 래치부(14)에서 출력되는 신로를 코드화하여 엔코딩부(15)로 구성된다.
여기서, 도 7에는 2비트 메모리 셀 즉 문턱전압이 4레벨로 프로그램되었을 경우의 아날로그/디지탈 변환부를 나타낸 것이다.
N비트의 메모리 셀을 센싱하기 위해서는 상기 기준전압 출력부(11)는 2N개의 기준전압을 출력하고 제1,제2스위칭부(12,13)도 N개의 정전압을 스위칭하며, 래치부(14)도 2N개의 D플립플롭으로 이루어지고, 엔코딩부(15)는 N비트 데이타를 엔코딩한다.
이와 같이 구성된 본 발명이 다중 레벨 메모리 셀의 데이타 센싱장치의 센싱방법은 다음과 같다.
도 8은 본 발명의 일실시예의 다중 비트 셀의 데이타 센싱장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 다중 비트 메모리 셀의 데이타 센싱방법은 다중 레벨로 프로그램된 메모리 셀이 선택되던, 전압 발생부(2)에서 선형적으로 증가하는 전압을 발생시켜 메모리 셀(1)의 콘트롤 게이트에 공급한다.
이때 메모리 셀(1)의 드레인에 접속된 센스엠프(3)는 셀의 드레인 전압(VD)을 기준전압(VREF)과 비교한다.
저압 발생부(2)에서 발생된 전압이 메모리 셀에 프로그램된 문턱전압보다 높아지면 메모리 셀(1)은 소오스와 드레인 사이에 채널이 형성되어 메모리 셀(1)이 턴온되고 드레인 전류가 흐르게 된다. 따라서 드레인 전압은 센스엠프(3)의 기준전압보다 낮아지므로 센스엠프(3)는 메모리 셀(1)이 턴온될 때 로우신호를 출력하게 된다.
이와 같이 센스엠프(3)에서 로우신호를 출력하면, 이 신호에 동기하여 전압검출부(4)가 상기 전압 발생부(2)에서 출력되고 있는 전압 값을 검출한다.
즉, 센스엠프(3)에서 로우 신호를 출력하면 전송 게이트(IC)가 턴온되므로 전압 발생부(2)에서 발생된 전압을 검출전압으로 출력한다.
그리고 상기 전압 검출부(4)에서 검출된 전압 값은 아날로그/디지탈 변환부(5)를 거쳐 복수개의 디지탈신호로 변환된다.
이때 센스엠프(3)는 센스엠프(3)의 이득이 유한하기 때문에, 셀의 드레인 전압이 센스엠프(3)의 기준전압과 일치하는 순간 로우신호를 발생시키지 못하고, 어느 전도 지연된 시간(△t)이후에 로우 신호를 발생시킨다.
이러한 시간 지연으로 인해 실제 검출하려는 콘트롤 게이트전압(전압 발생부에서 선형적으로 증가하는 전압의 순간전압)보다 실제 △V만큼의 높은 전압을 전압 검출부(4)에서 검출하게 된다. 그러므로 이 전압 차이(△V)가 문제가 되지 않는 범위내에서 센스엠프(3)의 속도와 전압 발생부(2)의 출력 전압 기울기를 조절해야 한다.
이와 같은 센싱 방법을 좀더 구체적으로 설명하면 다음과 같다.
도 8에서와 같이 메모리 셀이 문턱전압(VTH,2)로 프로그램되어 있다고 가정하면, 전압 발생부 검출부(4)에서 출력된 전압이 선형적으로 증가되어 상기 문턱 전압(VTH,2)이상이 되는 순간 메모리 셀의 드레인 전압은 로우가 된다.
따라서 센스엠프(3)에서는 로우신호를 출력하게 되고 그 순간 전압 검출부(4)도 메모리 셀의 콘트롤 게이트에 인가된 전압을 출력한다.
결국, 상기에서 설명한 지연된 시간(△t)와 그에 따른 전압 차이(△V)를 무시하면 아날로그/디지탈 변환부(5)의 트랜지스터(TR15)의 게이트는 문턱전압(VTH,2)에 해당되는 전압(VC)이 입력된다.
이때, 다른 실시예로 전압 발생부(2)에서 선형적으로 감소하는 전압을 발생하여 메모리 셀의 콘트롤 게이트에 공급하고 메모리 셀의 드레인 전압이 기준전압 보다 높을 때 센스엠프(3)가 센싱신호를 출력하도록 하여도 된다.
이상에서 설명한 바와 같은 본 발명의 다중 비트 메모리 셀의 데이타 센싱 장치 및 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 전압발생부에서 선형적으로 증가하는 전압이 셀의 콘트롤 전압으로 한번 지나가면 실에 저장되 아날로그 정보에 상응하는 디지탈 값을 바로 읽기 때문에 리드(READ) 속도가 매우 빠르다.
둘째, 하나 이상의 문턱 전압을 갖는 다중 레벨로 프로그램된 메모리 셀의 콘트롤 게이트에서 바라본 문턱전압을 바로 읽어내기 때문에 드레인으로 흐르는 전류량을 비교하여 셀의 문턱전압을 읽는 기존의 방법보다 더 정확하게 문턱 레벨로 읽을 수 있다.
셋째, 복수개의 기준전압을 갖는 기존의 다중 레벨 센스엠프와 달리 센스엠프에서 하나의 기준전압을 사용하므로 전력 소비가 감소된다.

Claims (8)

  1. 게이트, 소오스 및 드레인을 구비하여 2개 이상의 다중 레벨로 프로그램되는 메모리 셀과;
    상기 메모리 셀의 게이트에 선형적으로 증가하는 전압을 발생하는 전압 발생부;
    상기 메모리 셀의 드레인 전압이 기준전압보다 낮아질 때 센싱신호를 출력하는 센스엠프;
    상기 센스엠프의 센싱신호에 동기되어 상기 메모리 셀의 게이트 전압을 검출하는 전압 검출부;
    상기 전압 검출부에서 검출된 게이트 전압을 그에 상응하는 디지탈 값으로 변환하여 출력하는 아날로그/디지탈 변환부를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱 장치.
  2. 센스엠프는 정전압단(VDD)에 드레인단이 연결되고 소오스와 게이트가 상기 메모리 셀의 드레인에 연결되는 P형 제1트랜지스터:
    기준전압이 게이트에 연결되고 소오스는 접지단에 연결되는 n형 제2트랜지스터:
    상기 정전압단에 드레인이 연결되고 게이트 및 소오스는 상기 제2트랜지스터의 소오스에 연결되는 p형 제3트랜지스터;
    상기 정전압단에 드레인이 연결되고 게이트는 상기 제3트랜지스터의 게이트에 연결되며 소오스는 출력단에 연결되는 p형 제4트랜지스터;
    드레인은 상기 출력단에 연결되고 게이트는 상기 메모리 셀의 드레인에 연결되며 소오스는 접지되는 n형 제5트랜지스터를 포함하여 구성됨을 특징으로하는 다중 비트 메모리 셀의 데이타 센싱 장치.
  3. 상기 전압 검출부는 상기 센스엠프의 출력신호를 반전시키는 인버터와, 상기 센스엠프의 출력신호와 상기 인버터의 출력신호에 의해 상기 전압 발생부의 출력전압을 스위칭하여 검출신호를 출력하는 스위칭소자와, 상기 검출신호를 평활시켜 출력하는 커패시터를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱 장치.
  4. 상기 아날로그/디지탈 변환부는 일정한 차이로 복수개의 기준 전압을 출력하는 기준전압 출력부;
    상기 전압 검출부의 출력에 의해 정전압을 복수개 스위칭하는 제1스위칭부;
    상기 기준전압 출력부의 출력신호에 의해 상기 제1스위칭부에서 출력되는 복수개의 정전압을 각각 접지단으로 스위칭하는 제2스위칭부;
    상기 센스엠프의 출력신호를 클럭신호로 하여 상기 제1스위칭부에서 출력되는 정전압을 각각 래치하여 출력하는 래치부; 그리고 상기 래치부에서 출력되는 신호를 코드화하여 출력하는 엔코딩부를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리셀의 데이타 센싱 장치.
  5. 기준전압 출력부, 제1,제2스위칭부 및 래치부는 각각 N비트의 데이타를 센싱할 경우 2N개의 신호를 출력하고 래치함을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱 장치.
  6. m-비트로 프로그램된 다중 비트 메모리 셀의 데이타 센싱 방법에 있어서, 선형적으로 증가하는 전압을 상기 메모리 셀의 콘트롤 게이트에 공급하는 단계;
    상기 메모리 셀의 드레인 전압을 기준전압과 비교하여 기준전압보다 낮으면 센싱신호를 출력하는 단계:
    상기 센싱신호에 동기하여 콘트롤 게이트의 전압을 검출하는 단계;
    상기 검출된 전압을 디지탈 데이타로 출력하는 단계를 포함하여 이루어짐을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱 방법.
  7. 제6항에 있어서,
    선형적으로 증가하는 전압의 기울기와 센싱속도를 서로 조절하여 센싱함을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱 방법.
  8. 선형적으로 감소하는 전압을 메모리 셀의 콘트롤 게이트에 공급하고 상기 메모리 셀의 드레인 전압을 기준전압과 비교하여 기준전압보다 높으면 센싱신호를 출력함을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱 방법.
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