JP3718037B2 - 多重ビットセルのデータセンシング装置及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリセルに格納された情報を読み出す装置及び方法に関するもので、特に２個以上の多重レベルにプログラムされたメモリセルの格納データを読み出す、多重ビットセルのセンシング装置及び方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置は、大別して記憶された情報を消去して新しい情報を格納することができる揮発性メモリと、記憶された情報を永久に保存する非揮発性メモリ装置とに分けられる。
揮発性メモリ装置にはデータをランダムに読み書きできるラム（ＲＡＭ）があり、非揮発性メモリ装置にはＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどがある。
非揮発性メモリ装置中のＲＯＭは、一旦情報が記憶されると再び記憶させることができないメモリ装置であり、ＥＰＲＯＭとＥＥＰＲＯＭは、記憶された情報を消去してさらにプログラムして記憶させることができるメモリ装置である。
ＥＰＲＯＭとＥＥＰＲＯＭとは情報をプログラムする動作は同じで、記憶された情報を除去する方法が異なる。すなわち、ＥＰＲＯＭは紫外線を利用して記憶された情報を除去し、ＥＥＰＲＯＭは電気的に記憶された情報を除去する。
【０００３】
情報化産業が発展することによって、大容量のメモリ装置が求められ、これに応じてＤＲＡＭが大容量格納メディアとして広く用いられている。しかし、ＤＲＡＭは、一定容量以上の蓄積キャパシタを用いているので、一定周期でリフレッシュ動作をしなければならないという短所を有している。そのため、ＤＲＡＭの代用物としてリフレッシュ動作が必要でないＥＥＰＲＯＭの研究が継続してなされてきた。
しかし、ＥＥＰＲＯＭをデータ格納メディアとして使用しようとする場合の最も大きい問題点は、ビット当りの価格があまりにも高いということである。
ＥＥＰＲＯＭメモリ装置も、他のメモリ装置と同様に１つのメモリセルに“１”または“０”のデータの１つを記録するものである。最近、１個のメモリセルに２ビット以上のデータを格納することによって、同一チップ面積でのデータの蓄積集積度を大きく高めることができる多重ビットセルに関する研究が活発に進められている。同じチップで集積度を高めることにより、結果としてビット当たりの価格を安くすることができる。
【０００４】
このような多重ビットメモリセルは、１つのセルに複数のレベルのしきい値電圧を設定することができ、それぞれのレベルでプログラムされるようになっている。セル当り２ビットのデータを格納するためには、２² ＝４、すなわち、４段階のしきい値電圧レベルに各セルをプログラムすればよい。
この時、４段階のしきい値レベルはそれぞれ、論理的に００、０１、１０、１１の各ロジック状態に対応させる。
このような多重ビットメモリセルで、より多いレベルにプログラムしてセル当りのビット数を増加させるためには、しきい値電圧レベルを正確に調節して、レベルのばらつきを減らさなければならない。そして、このように多段階にプログラムされたデータを早い速度で正確にセンシングしなければならない。
【０００５】
このように、多重のレベルでプログラムされたメモリセルをセンシングする従来のデータセンシング装置を添付図面を参照して説明する。
図１は、従来の多重ビットメモリセルのセンシング装置の回路図で、図２は、従来の多重ビットメモリセルのセンシング装置の動作を説明するためのグラフである。
従来の多重ビットメモリセルのデータセンシング方法は、コントロールゲートに、読むための一定の電圧を印加し、その時に出力されるドレイン電流を比較判断して、多重レベルのデータを読み出す方法を使用している。
図１のように、フローティングゲートＦ．Ｇ、コントロールゲートＣ．Ｇ、ソース領域Ｓ及びドレイン領域Ｄとを備えたＥＥＰＲＯＭのセルごとにドレイン領域ＤにセンシングアンプＳ．Ａを連結する。このセンシングアンプＳ．Ａは、内部に複数の基準電流を有している。
【０００６】
このような構成の従来の多重ビットメモリセルのデータセンシング方法を具体的に説明する。
まず、従来の多重ビットメモリセルのデータセンシング方法を説明するにあたって、メモリセルは多段階のしきい値電圧でプログラムされると仮定する。図２のように、２ビットのデータを記録できると仮定し、４個のしきい値電圧（０Ｖ、Ｖ_T0、Ｖ_T1、Ｖ_T2）の中のいずれかがフローティングゲートＦ．Ｇにプログラムされたと仮定する。
ソース領域Ｓに正電圧を印加した状態で、読もうとするメモリセルのコントロールゲートＣ．Ｇに、選択的に電圧Ｖ_READを印加する。すると、フローティングゲートＦ．Ｇにプログラムされた状態によって、それに相応するドレイン電流Ｉ_D がセンシングアンプＳ．Ａに出力される。
【０００７】
センシングアンプＳ．Ａは、内部に有している多重レベルの基準電流と、メモリセルから入力されたドレイン電流とを比較してデータを読み出す。
すなわち、図２のように、メモリセルのフローティングゲートＦ．Ｇにしきい値電圧Ｖ_T0でプログラムされたとすると、コントロールゲートＣ．Ｇへの電圧でプログラムされたしきい値に該当するドレイン電流Ｉ_R1がセンシングアンプＳ．Ａに出力される。フローティングゲートＦ．Ｇにしきい値電圧Ｖ_T1がプログラムされたとすると、それに該当するドレイン電流Ｉ_R2が出力され、フローティングゲートＦ．Ｇにしきい値電圧Ｖ_T2がプログラムされたとすると、それに該当するドレイン電流Ｉ_R3がセンシングアンプＳ．Ａに出力される。
従って、センシングアンプＳ．Ａは、メモリセルのドレインから出力されるドレイン電流を入力して、入力されたドレイン電流と内部の基準電流とを比較することによってデータをセンシングする。
【０００８】
【発明が解決しようとする課題】
しかし、このような従来の多重ビットメモリセルのデータセンシング装置及び方法においては、読もうとするメモリセルのコントロールゲートに、読み出し用の一定電圧Ｖc を印加してメモリセルを選択するとともに、そのメモリセルから出力されるドレイン電流を、センシングアンプが比較してデータを読み出すので、以下のような問題があった。
第１に、メモリセルから出力される電流をセンシングアンプで比較してデータを読み出さなければならないので、センシングアンプが比較するのに必要な多数の基準電流を持っていなければならない。
従って、センシングアンプのサイズが大きくなる。特に頁モード読み出しにおいては、多数のビット（１２８ビット）が要求されるので、センシングアンプサイズが大きくなり、それと共に装置サイズも大きくなる。
第２に、メモリ装置においては、常にセンシングアンプに基準電流が供給されなければならないが、この基準電流が複数供給されなければならないので、消費電力が増加する。
本発明は、このような問題点を解決するために案出したもので、装置サイズ及び消費電力を減少させることができる多重ビットデータのセンシング装置及びセンシング方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するための本発明の多重ビットメモリセルのデータセンシング装置は、線形的に増加する電圧を読みだそうとするメモリセルのコントロールゲートに供給して、メモリセルのドレイン電圧が基準電圧より低く又は高くなったときにセンシング信号を出力し、同時に、センシング信号が出力され時のコントロールゲートへ加えられた電圧を検出し、その電圧をデジタル値に変換して出力するようにしたことを特徴とするものである。
【００１０】
【発明の実施の形態】
このような本発明実施形態の多重ビットデータのセンシング装置及びセンシング方法を、添付図面を参照してより詳細に説明する。
図３は、本発明の一実施形態の多重ビットデータのセンシング装置の構成ブロック図で、図４は、図３のセンスアンプの詳細な回路構成図で、図７は図３のＡ／Ｄ変換部の詳細な回路構成図である。
【００１１】
本実施形態の多重ビットメモリセルのデータセンシング装置は、コントロールゲート、フローティングゲート及び、ソース、ドレイン領域とを備えて、２個以上のしきい値電圧に多重レベルにプログラムされるフラッシュメモリセル１へ格納されたデータを読み出すためのものである。電圧発生部２がメモリセル１のコントロールゲートに接続されている。この電圧発生部２は、線形的に増加する可変電圧を発生する。メモリセル１のドレインにはセンスアンプ３が接続されている。このセンスアンプ３は、電圧発生部２の可変電圧がメモリセル１のコントロールゲートに印加されたとき、セルのドレイン電圧をセンシングして出力する。電圧検出部４が電圧発生部２の出力端に接続されるとともに、センスアンプ３の出力端に接続され、メモリセル１のドレイン電圧が基準電圧より低くなった時、メモリセル１のコントロールゲートに供給されるゲート電圧を検出する。この電圧検出部４には検出されたゲート電圧をそれに相応するデジタル値に変換して、メモリセル１のデータ値を出力するアナログ／デジタル変換部（Ａ／Ｄ変換部）５が接続されている。
【００１２】
上記した本実施形態のデータセンシング装置の各部の構成を更に詳細に説明する。まずセンスアンプ部３の構成を図４に示す。
Ｐ型の第１トランジスタＴＲ１のソースが正電圧端Ｖ_DDに接続され、そのドレインとゲートとがメモりセルのドレインに接続されている。同じＰ型の第３トランジスタＴＲ３、第４トランジスタＴＲ４のソースも正電圧端Ｖ_DDに接続されている。第３、４トランジスタのゲートは互いに接続され、かつ第３トランジスタのドレインに接続されている。この第３トランジスタのドレインには基準電圧Ｖ_REF がゲートに連結され、ソースが接地端に連結されるｎ型の第２トランジスタＴＲ２のドレインが接続されている。また、第４トランジスタＴＲ４のドレインは出力端子Ｖ_STOPに接続されている。さらに、この出力端子にはｎ型の第５トランジスタＴＲ５のドレインが接続されている。その第５トランジスタのゲートが、メモリセルのドレインに、ソースが接地に接続されている。第２トランジスタＴＲ２と第５トランジスタＴＲ５のソースは共に定電流源に接続されている。
したがって、メモリセルのコントロールゲートへ加えられる電圧によってセルのドレイン電圧が基準電圧より低くなると、第５トランジスタがオフとなって出力端子Ｖ_STOPへ“ハイ”を出力する。
【００１３】
次に電圧発生部２を図６に示す。図示のように、第１、第２インバーターＩＣ１、ＩＣ２が直列に連結され、それらの間と接地との間にキャパシタＣ１が接続されている。
電圧検出部４を図５に示す。センスアンプ３の出力端子に接続され、その出力信号Ｖ_STOPを反転させる第３インバーターＩＣ３と、第３インバーターＩＣ３の出力信号によって、電圧発生部２の出力電圧Ｖ_C をスイッチングして出力するスイッチング素子ＩＣ４と、その出力された出力電圧を平滑させる第２キャパシタＣ２とで構成されている。
【００１４】
アナログ／デジタル変換部５の構成を図７に示す。
電源Ｖ_DDとアースとの間に直列に接続された複数の抵抗Ｒ１−Ｒ７からなる差電圧出力部１１が備えられている。これらの抵抗は、Ｒ１、Ｒ２が並列に接続され、かつＲ６、Ｒ７が並列に接続され、これらの並列接続抵抗の間に３つの抵抗Ｒ３、Ｒ４、Ｒ５を直列に接続している。この差電圧出力部１１は、それらの直列に接続された抵抗の間に一定の電圧差を持った複数の電圧を出力する。本実施形態においては２ビットメモリセルであるので４個の差電圧を出力する。３ビット、４ビットの場合はそれに応じた抵抗の数を直列に接続するのはいうまでもない。それぞれの抵抗の接続点にｎ型トランジスタＴＲ１１−ＴＲ１４のベースがそれぞれに接続されている。
【００１５】
電圧検出部４にベースを接続したｎ型トランジスタＴＲ１５と、複数のＰ型トランジスタＴＲ１６−ＴＲ２０からなる第１スイッチング部１２が電源Ｖ_DDに接続されている。Ｐ型トランジスタＴＲ１６−ＴＲ２０はそれぞれベースが共通に接続されてトランジスタＴＲ１５のソースに接続されている。さらに、トランジスタＴＲ１６のソースがトランジスタＴＲ１５に接続され、トランジスタＴＲ１７がトランジスタＴＲ１１に、トランジスタＴＲ１８がトランジスタＴＲ１２に、トランジスタＴＲ１９がトランジスタＴＲ１３に、トランジスタＴＲ２０がトランジスタＴＲ１４に、それぞれ接続されている。トランジスタＴＲ１１−ＴＲ１４は第２スイッチング部１３を構成している。これらのソースは共通に定電流源に接続されている。二つのトランジスタＴＲ１１、ＴＲ１５と負荷抵抗として働くＴＲ１６、ＴＲ１７とで前記したセンスアンプと同様の動作を行い、トランジスタＴＲ１５のベース電圧がトランジスタＴＲ１１のベース電圧より高くなるとトランジスタＴＲ１１のドレインからハイの信号Ｖ１を取り出すように構成されている。他のトランジスタＴＲ１２−ＴＲ１４も同様である。トランジスタＴＲ１４のベースの電圧が最も低く、トランジスタＴＲ１１のベース電圧が最も高くなるように設定されている。従って、検出された電圧Ｖ_C に応じてＶ１−Ｖ４の状態が変化する。
すなわち、それぞれのトランジスタＴＲ１４−ＴＲ１１のベースに加えられている電圧より、検出電圧Ｖ_C,DETECTが高い場合、それぞれＶ４−Ｖ１が“ハイ”となるように構成されている。
【００１６】
この第２スイッチング部１３にラッチ部１４が接続されている。このラッチ部１４は、インバーターＩＣ５、ＩＣ６及びキャパシタＣ３と、複数個（４個）のＤフリップフロップＦ／Ｆ１−Ｆ／Ｆ４からなり、センスアンプ３の出力信号をクロック信号にして、第２スイッチング部１２から出力される正電圧をそれぞれラッチして出力する。このラッチ回路１４に、排他的ＯＲゲートＩＣ７、ナンドゲートＩＣ８、ＡＬＣノアゲートＩＣ９等からなって、前記ラッチ部１４から出力される信号をコード化して出力するエンコーディング部１５が接続されている。
【００１７】
図７は２ビットメモリセル、すなわちしきい値電圧が４レベルにプログラムされた場合のアナログ／デジタル変換部を示したものである。Ｎビットのメモリセルをセンシングするためには、差電圧出力部１１は、２Ｎ個の異なる電圧を出力し、第１、第２スイッチング部１２、１３も２Ｎ個の正電圧をスイッチングし、ラッチ部１４も２Ｎ個のＤフリップフロップからなり、エンコーディング部１５はＮビットデータをエンコーディングする。
【００１８】
上記した本実施形態の多重レベルメモリセルのデータセンシング装置のセンシング方法を説明する。
図８は、本実施形態の一実施形態の多重ビットセルのデータセンシング装置の動作を説明するためのタイミング図である。
本多重ビットメモリセルのデータセンシング方法は、多重レベルにプログラムされたメモリセルが選択されると、電圧発生部２から直線的に増加する電圧を発生させて、メモリセル１のコントロールゲートに供給する。この時、メモリセル１のドレインに接続されたセンスアンプ３は、セルのドレイン電圧Ｖ_D を基準電圧Ｖ_REF と比較する。
【００１９】
電圧発生部２で発生した電圧が、メモリセルにプログラムされたしきい値電圧より高くなると、メモリセル１はソースとドレイン間にチャンネルが形成され、ターンオンする。したがって、ドレインに電流が流れる。ドレイン電圧はセンスアンプ３の基準電圧より低くなるので、センスアンプ３はメモリセル１がターンオンした時、“ハイ”信号を出力する。このようにセンスアンプ３から“ハイ”信号が出力されると、この信号に同期して、電圧検出部４が電圧発生部２から出力されている電圧値を検出する。
すなわち、センスアンプ３から“ハイ”信号が出力されると、転送ゲートがターンオンし、電圧発生部２で発生した電圧を検出電圧として出力する。この電圧検出部４から検出された電圧値は、アナログ／デジタル変換部５を経て、複数のデジタル信号に変換される。
【００２０】
このとき、センスアンプ３は、センスアンプ３の利得が有限であるので、セルのドレイン電圧がセンスアンプ３の基準電圧と一致した瞬間に“ハイ”信号を発生することができず、ある程度遅延された時間（Δｔ）以降に“ハイ”信号を発生させる。
この遅延によって、実際に検出しようとするコントロールゲート電圧（電圧発生部から線形的に増加する電圧の瞬間電圧）よりΔＶ程度の高い電圧を電圧検出部４から検出するようになる。従って、この電圧差（ΔＶ）が問題とならない範囲内に収まるように、センスアンプ３の速度と電圧発生部２との出力電圧の傾きを調節しなければならない。
【００２１】
以下さらに具体的に具体的に説明する。
図８のように、メモリセルがしきい値電圧Ｖ_TH.2にプログラムされたと仮定する。電圧発生部２から出力された電圧が線形的に増加して、しきい値電圧Ｖ_TH.2に達すると、メモリセルのドレイン電圧は“ロー”となる。
従って、センスアンプ３は、“ハイ”信号を出力するようになり、同時に電圧検出部４も、メモリセルのコントロールゲートに印加された電圧を出力する。
結局、前記において説明した遅延された時間（Δｔ）と、それによる電圧差（ΔＶ）を無視すると、アナログ／デジタル変換部５のトランジスタＴＲ１５のゲートは、しきい値電圧Ｖ_TH.2に対応する電圧Ｖ_c が入力される。
この時、他の実施形態によって電圧発生部２で線形的に減少する電圧を発生させて、メモリセルのコントロールゲートに供給し、メモリセルのドレイン電圧が基準電圧より高い時、センスアンプ３がセンシング信号を出力するようにしてもかまわない。
【００２２】
【発明の効果】
以上において説明したような、本発明の多重ビットメモリセルのデータセンシング装置及び方法においては、下記のような効果がある。
第１は、電圧発生部で線形的に増加する電圧が、セルのコントロール電圧を一回通ると、セルに格納されたアナログ情報に相当するデジタル値をすぐ出力するので、リード速度が非常に早い。
第２は、１つ以上のしきい値電圧を有する多重レベルにプログラムされたメモリセルのしきい値電圧をすぐ読み出すので、ドレインに流れる電流量を比較して、セルのしきい値電圧を読む既存の方法より正確にしきい値レベルを読むことができる。
第３は、複数の基準電流を有する既存の多重レベルのセンスアンプとは異なって、センスアンプで１つの基準電圧を使用するので、電力消費が減少される。
【図面の簡単な説明】
【図１】 従来の多重ビットメモリセルのセンシング装置の構成図。
【図２】 従来の多重ビットメモリセルのセンシング装置の動作を説明するためのグラフ。
【図３】 本発明の一実施形態の、多重ビットセルのデータセンシング装置の構成ブロック図。
【図４】 図３のセンスアンプの詳細な回路構成図。
【図５】 図３の基準電圧ディテックター部の詳細な回路構成図。
【図６】 図３の基準電圧発生部の詳細な回路構成図。
【図７】 図３のＡ／Ｄ変換部の詳細な回路構成図。
【図８】 本発明の一実施形態の多重ビットセルのデータセンシング装置の動作を説明するためのタイミング図。
【符号の説明】
１： メモリセル
２： 電圧発生部
３： センスアンプ
４： 電圧検出部
５： アナログ／デジタル変換部
１１： 差電圧出力部
１２： 第１スイッチング部
１３： 第２スイッチング部
１４： ラッチ部
１５： エンコーディング部
ＩＣ１： 遅延機
ＩＣ２： ナンドゲート

Claims (3)

1. ゲート、ソース及びドレインを備えて、２個以上の多重レベルにプログラムされるメモリセルと、
   前記メモリセルのゲートに線形的に増加する電圧を与える電圧発生部と、
   前記電圧発生部からの電圧を前記ゲートに受けてメモリセルのドレイン電圧が基準電圧より低くなった時、センシング信号を出力するセンスアンプと、
   前記センスアンプのセンシング信号に応答する信号によって前記電圧発生部の出力電圧をスイッチングして維持し、前記メモリセルのゲート電圧の検出信号として出力する電圧検出部と、
   前記電圧検出部から検出されたゲート電圧を、それに対応するデジタル値に変換して出力する、アナログ／デジタル変換部とを有し、
   前記センスアンプは、
   正電圧端（Ｖ_DD）にソースが連結され、ドレインとゲートとが前記メモリセルのドレインに連結されるｐ型第１トランジスタと、
   基準電圧がゲートに連結され、ソースは接地端に連結されるｎ型第２トランジスタと、
   前記正電圧端にソースに連結され、ゲート及びドレインは、前記第２トランジスタのドレインに連結されるｐ型第３トランジスタと、
   前記正電圧端にソースに連結され、ゲートは前記第３トランジスタのゲートに連結され、ドレインは前記出力端に連結され、ゲートは前記メモリセルのドレインに連結され、ドレインは出力端に連結されるｐ型第４トランジスタと、
   ドレインは前記出力端に連結され、ゲートは前記メモリセルのドレインに連結され、ソースは接地されるｎ型第５トランジスタを有することを特徴とする多重ビットメモリセルのデータセンシング装置。
2. 前記電圧検出部は、
   前記センスアンプの前記センシング信号を反転させるインバータと、
   前記インバータの出力信号及び前記センシング信号によって前記電圧発生部の出力電圧をスイッチングして出力するためのスイッチング素子と、
   前記スイッチング素子の遮断の際に前記出力電圧を維持し、前記メモリセルのゲート電圧の検出信号として出力するためのキャパシタとを有する
   ことを特徴とする請求項１に記載の多重ビットメモリセルのデータセンシング装置。
3. 前記アナログ／デジタル変換部は、
   一定した差異で複数の差電圧を出力する差電圧出力部と、
   前記電圧検出部の出力によって正電圧をスイッチングする第１スイッチング部と、
   前記正電圧出力部の出力信号によって、前記第１スイッチング部から出力される複数の正電圧をそれぞれ接地端にスイッチングする第２スイッチング部と、
   前記センスアンプの出力信号をクロック信号として、前記第１スイッチング部から出力される正電圧をそれぞれラッチして出力するラッチ部と、
   前記ラッチ部から出力される信号をコード化して出力するエンコーディング部とを有することを特徴とする請求項１記載の多重ビットメモリセルのデータセンシング装置。

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