KR100239407B1 - 다중 비트 셀의 데이타 센싱장치 - Google Patents

다중 비트 셀의 데이타 센싱장치 Download PDF

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Abstract

본 발명 반도체 장치에서 저장된 정보를 읽는 장치에 관한 것으로, 특히 두 개 이상의 다중 레벨로 프로그램된 메모리 셀의 저장 데이타를 읽어내는 다중 비트셀의 데이타 센싱장치에 관한 것이다.
이를 위한 본 발명의 다중 비트 셀의 데이타 센싱장치는 M-비트의 데이타가 기록된 메모리 셀의 데이타를 센싱하는 장치에 있어서, 기준전압이 인가되는 메모리 셀의 출력을 센싱하는 센싱수단; 초기에는 가장 중간의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 하고 상기 센싱수단의 출력에 따라 현재 인가된 기준전압을 중심으로 더 낮거나 더 높은 기준전압 중 중간값의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 제어하는 제어수단; 상기 센싱수단의 출력을 쉬프트시켜 M-비트의 데이타를 출력하는 쉬프팅 수단을 구비하여 구성됨을 특징으로 한다.

Description

다중 비트 셀의 데이타 센싱장치
본 발명은 반도체 장치에서 저장된 정보를 읽는 장치에 관한 것으로, 특히 두 개이상의 다중 레벨로 프로그램된 메모리 셀의 저장 데이타를 읽어내는 다중 비트셀의 데이타 센싱장치에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리 소자로는 데이타의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리 소자로는 롬(ROM)과 EPROM(Erasable Prog-rammable ROM) 및 EEPROM(Elemtricallu Erasable Programmable ROM)이 있다.
비휘발성 메모리 소자중 롬(ROM)은 일단 정보가 기억되면 다시 프로그램할 수 없는 메모리 소자이며, EPROM과 EEPROM은 기억된 정보를 소거하고 다시 프로그램하여 기억시킬 수 있는 소자이다.
여기서 EPROM과 EEPROM은 정보를 프로그램하는 동작은 동일하고 단지 기억된 정보를 소거하는 방법이 다르다. 즉, EPROM은 자외선을 이용하여 기억된 정보를 소거하고, EEPROM은 전기적으로 기억된 정보를 소거한다.
이와같은 메모리 소자중에 정보화 산업이 발전함에 따라 대용량의 메모리 소자가 요구되어지고 이에 부응하여 DRAM이 저장 미디어(mass storage media)로 가장 널리 사용되어지고 있다. 그러나 DRAM은 일정 용량이상의 저장 커패시터가 필요하게 되고 이러한 커패시터를 이용하게 되므로 일정주기로 리프레쉬(reflash) 동작을 수행해야하는 단점을 갖고 있다. 그래서 DRAM 대용으로 리프레쉬 동작이 필요없는 EEPROM이 꾸준히 연구되어 있다.
그러나 EEPROM 메모리 소자도 하나의 메모리 셀에 "1" 또는 "0"의 데이타중 하나만을 기록할 수 있으므로 집적도가 메모리 셀의 개수와 일대일 대응관계에 있다.
따라서 EEPROM를 데이타 저장 미디어로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격이 너무 비싸다는 것이었다.
이러한 문제점을 해결하는 방안으로 최근 다중 비트 셀(multi bit- per-cell)에 관한 연구가 활발하게 진행되고 있다.
다중 비트 메모리 셀은 메모리 셀 하나에 2비트 이상의 데이타를 저장함으로써 메모리 셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이타의 저장 집적도를 크게 높일 수 있다.
이와 같은 다중 비트 메모리 셀은 셀당 여러단계의 문턱전압 레벨로 프로그램되어 있다.
즉, 셀당 2비트(2bits)의 데이타를 저장하기 위해서는 22=4, 4 단계의 문턱전압 레벨로 각 셀이 프로그램되어 있다.
이때, 4단계의 문턱 레벨(thresholds level)은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와같은 다중 비트 메모리 셀에 있어서, 보다 많은 레벨을 프로그램하여 셀당 비트 수를 증가시키기 위해서는 문턱전압 레벨을 정확하게 조절(adjust)하여 분포를 줄여야 한다. 그리고 이와같이 다단계로 프로그램된 데이타를 빠른 속도로 정확하게 센싱해야 한다.
이와같이 다중 비트로 프로그램된 메모리 셀의 센싱장치인 종래의 다중 비트 메모리 셀의 데이타 센싱장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 다중 비트 메모리 셀의 센싱장치 구성도이고, 도 2는 종래의 다중 비트 메모리 셀의 센싱장치의 동작을 설명하기 위한 그래프이다.
종래의 다중 비트 메모리 셀의 데이타 센싱방법은 콘트롤 게이트에 읽기위한 목적으로 일정한 전압을 인가하고 그때에 출력되는 드레인 전류를 비교 판단하여 다중레벨의 데이타를 읽어내는 방법을 사용하고 있다.
도 1와 같이 플로오팅 게이트(floating gate, F.G), 콘트롤 게이트(control gate, C.G), 소오스 영역(S) 및 드레인 영역(D)을 구비한 EEPROM의 단위셀에서 드레인 영역(D)에 센싱앰프(sensing amplifier, S.A)을 연결한다.
이때, 센싱앰프(S.A)는 센싱앰프(S.A) 내부에 복수개의 기준 전류를 갖고 있다.
이와같은 구성을 갖는 종래의 다중 비트 메모리 셀의 데이타 센싱방법을 구체적으로 설명하면 다음과 같다.
먼저, 종래의 다중 비트 메모리 셀의 데이타 센싱방법을 설명하기 전에 메모리 셀에는 다단계의 문턱전압으로 프로그램이 되었다고 가정하자. 즉, 도 2에 나타낸 바와 같이 2비트의 데이타를 기록하는 경우 4개의 문턱전압(OV, VTO, VT1, VT2)중 하나로 플로오팅 게이트(F.G)에 프로그램 되었다고 가정한다.
그리고, 소오스 영역(S)에 정전압을 인가한 상태에서 읽고자하는 메모리 셀의 콘트롤 게이트(C.G)에 선택적으로 일정한 전압(VREAD)을 인가한다. 그러면 플로오팅 게이트(F.G)에 프로그램된 상태에 따라 그에 상응한 드레인 전류(ID)가 센싱앰프(S.A)에 출력된다.
이때 센싱앰프(S.A)는 내부에 갖고 있는 다중 레벨의 기준 전류와 메모리 셀로 부터 입력되는 드레인 전류를 다단계로 비교하여 데이타를 읽어낸다.
즉, 도 2와 같이 EEPROM에 읽고자 하는 메모리 셀의 플로오팅 게이트(F.G)에 문턱전압(VTO)으로 프로그램 되었다면 그에 해당하는 드레인 전류(IR3)가 센싱앰프(S.A)에 출력되어지고, 플로오팅 게이트(F.G)에 문턱전압(VT1)이 프로그램 되었다면 그에 해당하는 드레인 전류(IR2)가 출력되고, 플로오팅 게이트(F.G)에 문턱전압(VT2)이 프로그램 되었다면 그에 해당하는 드레인 전류(IR1)가 센싱앰프(S.A)에 출력되어질 것이다.
따라서 센싱앰프(S.A)는 메모리 셀의 드레인에서 출력되는 드레인 전류를 입력하여 입력된 드레인 전류와 내부에 갖고 있는 다단계의 기준 전류를 비교하여 데이타를 센싱한다.
종래의 다중 비트 메모리 셀의 데이타 센싱 장치 및 방법에 있어서는 읽고자 하는 메모리 셀의 콘트롤 게이트에 리드상태(read condition)의 일정 전압(Vc)를 인가하여 메모리 셀을 선택하고 그 메모리 셀에서 출력되는 드레인 전류를 센싱앰프가 다단계로 비교하여 데이타를 읽어내므로 다음과 같은 문제점이 있었다.
첫째, 메모리 셀에서 출력되는 전류를 센싱앰프에서 다단계로 비교하여 데이타를 읽어내야하므로 센싱앰프가 다단계의 기준전류를 갖고 있어야 한다.
따라서 센싱앰프의 사이즈가 커지게 된다. 특히 페이지 모드 리드(READ)에서는 더더욱 많은 비트(128비트)가 요구되므로 센싱앰프 사이즈가 커지게 되고 더불어 칩(CHIP)사이즈가 커진다.
둘째, 메모리 소자에서는 항상 센싱앰프에 기준전류가 공급되어야 하는데 이들 기준전류가 복수개 공급되어야 하므로 소비전력이 증가된다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 칩사이즈 및 소비전력을 감소시킬 수 있는 다중 비트 데이타의 센싱장치를 제공하는데 그 목적이 있다.
제1도는 종래의 다중 비트 메모리 셀의 센싱장치의 구성도.
제2도는 종래의 다중 비트 메모리 셀의 센싱장치의 동작을 설명하기 위한 그래프.
제3도는 본 발명의 일 실시예의 다중 비트 셀의 데이타 센싱장치의 구성 블럭도.
제4도는 제3도 제어수단의 상세한 회로 구성도.
제5도는 본 발명의 다중 비트 메모리 셀의 센싱방법에 따른 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 메모리 셀 2 : 센싱수단
3 : 제어수단 4 : 쉬프팅 수단
40 : 분압부 41 : 증폭부
42 : 가·감산부 43 : 반전부
44 : 출력부 45 : 가·감산결정부
46 : 스위칭부
본 발명의 다중 비트 데이타의 센싱장치는 M-비트의 데이타가 기록된 메모리 셀의 데이타를 센싱하는 장치에 있어서, 기준전압이 인가되는 메모리 셀의 출력을 센싱하는 센싱수단과; 초기에는 가장 중간의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 하고 상기 센싱수단의 출력에 따라 현재 인가된 기준전압을 중심으로 더 낮거나 더 높은 기준전압 중 중간값의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 제어하는 제어수단과; 상기 센싱수단의 출력을 쉬프트시켜 M-비트의 데이타를 출력하는 쉬프팅 수단을 구비하여 구성됨에 그 특징이 있다.
이와같은 본 발명의 다중 비트 데이타의 센싱장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예의 다중 비트 데이타의 센싱장치의 구성 블럭도이다.
본 발명의 다중 비트 메모리 셀의 데이타 센싱장치는 다중의 문턱전압 레벨을 갖고, 2비트 이상의 데이타를 저장할 수 있는 메모리 셀(1)과, 임의의 기준전압이 제어 게이트에 인가된 상태에서 상기 메모리 셀(1)에서 출력되는 드레인 전류값을 기준값과 비교하여 출력하는 센싱수단(2)과, 초기에는 가장 중간의 기준전압이 상기 메모리 셀(2)의 제어 게이트(Vc)에 인가되도록 하고 외부의 클럭신호에 동기되어 센싱수단(2)의 출력신호에 따라 현재 메모리 셀의 제어 게이트에 인가된 기준전압을 중심으로 상기 기준전압의 ½에 해당하는 전압을 가산하거나 감산하여 다음 클럭신호 입력시 감산 또는 가산된 전압이 메모리 셀의 제어 게이트에 인가되도록 제어하는 제어수단(3)과, 상기 센싱수단(2)에서 출력되는 신호를 일시 저장하여 메모리 셀(1)로부터 읽어진 M비트 데이타를 출력하는 쉬프팅 수단(4)으로 구성된다.
도 4는 도 3 제어수단의 상세한 회로 구성도이다.
제어수단(3)은 저항(R1, R2)으로 이루어져 이들의 분압에 의해 초기에 기준전압을 중간값(½)으로 출력하는 분압부(40)와, 저항(R3∼R6)와, 커패시터(CR,CF), 제1OP앰프(Al) 및 클럭신호의 제1전송게이트(CK1)등으로 이루어져 리셋(RESET) 신호가 들어오면, 초기에 상기 분압부(40)의 중간값을 입력신호로 받아 ½로 증폭하고, 다시 출력된 신호를 제1전송게이트(CK1)을 통해 피드백하여 그 신호를 ½로 증폭함을 반복하는 증폭부(41)와, 저항(R7∼R10), 제2OP앰프(A2), NMOS트랜지스터(N1,N2), PMOS트랜지스터(P1,P2) 및 센싱수단에서 출력되는 출력신호의 제2전송게이트(Sout+1)등으로 이루어져 외부의 클럭신호에 동기되어 상기 센싱수단의 출력(Sout)에 따라 현재 메모리 셀의 제어 게이트에 인가된 전압(Vc)에 상기 증폭부(41)에서 출력된 전압을 가산(ADDER) 또는 감산(SUBTRACTER)하여 출력하는 가·감산부(42)와, 저항(R11,R22), 제3OP앰프(A3), 센싱수단 출력되는 출력신호에 의해 동작되는 제3전송게이트(Sout2) 및 외부의 클럭신호에 의해 동작되는 제4전송게이트(CK2) 등으로 이루어져 상기 가·감산부(42)가 가산 동작시 그때 출력되는 출력신호를 반전하는 반전부(43)와, 외부의 클럭신호에 의해 동작되는 제5전송게이트(CK3)와 커패시터(Co, CL)로 이루어져 리셋신호가 들어오면 초기에 상기 분압부(40)의 전압을 메모리 셀의 제어 게이트에 공급하고 다음에는 반전부(43)의 출력을 클럭신호에 동기되어 상기 반전부(42)의 출력값을 출력하는 출력부(44)로 구성된다.
여기서, 각부를 좀더 상세하게 설명하면 다음과 같다.
증폭부(41)는 분압부(40)의 출력을 리셋신호에 동기되어 비반전 단자로 입력하고, 반전단자를 접지시켜 분압부(40)의 출력을 ½로 증폭하는 제1OP앰프(Al)와, 상기 제1OP앰프(Al)의 출력을 외부의 클럭에 따라 상기 제1OP앰프(Al)의 비반전 단자로 피드백시키는 제1전송게이트(CK1)로 구성된다.
그리고 가·감산부(42)는 상기 센싱수단의 출력값에 따라 가산 또는 감산을 결정하는 가·감산 결정부(45)와, 상기 가·감산 결정부(45)의 출력에 따라 현재 메모리 셀의 제어 게이트에 인가된 전압에 상기 증폭부(41)의 출력을 가산하거나 감산하는 제2OP앰프(A2)로 구성된다. 여기서, 가·감산 결정부(45)는 센싱수단의 출력값(Sout)에 따라 제2OP앰프(A2)의 비반전 단자를 접지하거나, 현재 메모리 셀에 인가된 전압을 상기 제2OP앰프(A2)의 비반전 단자에 인가하는 스위칭부(46)와, 센싱수단의 출력에 따라 현재 메모리 셀의 제어게이트에 인가되는 전압을 상기 제2OP앰프(A2)에 인가하거나 차단하는 제2전송게이트(Sout1)로 이루어진다. 즉 스위칭부(46)는 현재 메모리 셀의 제어게이트에 인가되는 전압을 각각 소오스단으로 입력하고 게이트는 상대편의 드레인에 연결되는 제1, 제2PMOS 트랜지스터(P1,P2)와, 상기 제1PMOS 트랜지스터(P1)의 드레인에 접속되어 센싱수단의 반전 출력값(Sout)에 따라 상기 제1PMOS 트랜지스터(P1)의 드레인을 접지시키는 제1NMOS 트랜지스터(N1)와 상기 제2PMOS 트랜지스터(P2)의 드레인이 접속되어 센싱수단의 출력값(Sout)에 따라 상기 제2PMOS 트랜지스터(P2)의 드레인을 접지시키는 제2NMOS 트랜지스터(N2)로 구성된다.
이때 제2PMOS(P2)의 드레인이 상기 제2앰프(A2)의 비반전 단자에 접속되어 있으므로 제2NMOS 트랜지스터(N2)가 온되면 제2앰프(A2)의 비반전 단자는 접지되고, 제2NMOS 트랜지스터(N2)가 오프되면 현재 메모리셀의 제어게이트에 인가된 전압이 상기 제2OP앰프(A2)의 비반전 단자에 인가된다.
또한 반전부(43)는 가·감산부(42)의 출력을 반전단자로 입력하고 비반전 단자를 접지시켜 상기 가·감산부(42)의 가산기 출력을 반전시키는 제3OP앰프(A3)와, 상기 제3OP앰프(A3)의 출력을 센싱수단의 출력에 따라 상기 제3OP앰프(A3)의 반전단자로 피드백시키는 제3전송게이트(Sout2)와 외부의 클럭신호에 의해 동작하는 제4전송게이트(CK2)로 구성된다.
그리고 출력부(44)는 리셋신호가 들어오면 초기에 상기 분압부(40)의 전압을 메모리 셀의 제어 게이트에 공급하고 다음에는 상기 반전부(43)의 출력을 클럭신호에 의해 동작하는 제5전송게이트(CK3)로 구성된다.
이와같이 구성된 본 발명의 다중 비트 데이타의 센싱장치의 센싱방법을 설명하면 다음과 같다.
도 5는 본 발명의 다중 비트 메모리 셀의 센싱방법에 따른 타이밍도 이다.
먼저, 첫번째 클럭(clock)이 발생하기 전에 리셋신호가 먼저 들어와, 제어수단(3)의 내부출력과 내부 기준전압을 중간값으로 만든다. 즉,이다.
이어서 첫번째 클럭이 발생하면, 상기 제어수단(3)의 출력신호가 메모리 셀(1)의 제어 게이트(Vc)에 인가되고, 클럭이 '하이'인 동안 센싱수단(2)에서는 메모리 셀(1)에서 드레인 전류가 흐르는지 여부를 검출한다.
여기서, 센싱수단(2)의 출력값(Sout)이 '로우'이면 메모리 셀(1)은 턴-온 되었음을 의미하며, 인가된 기준전압보다 프로그램된 문턱전압이 낮다는 것을 의미하고, 상기 센싱수단(2)의 출력값(Sout)이 '하이'이면 메모리 셀(1)은 턴-오프 되었음을 의미하며 인가된 기준전압보다 프로그램된 문턱전압이 높다는 것을 의미한다. 이때, 상기와 같은 센싱수단(2)의 출력은 클럭이 하이에서 로우로 바뀌어도 그대로 유지한다.
이어, 클럭이 하이에서 로우로 바뀌면 센싱수단(2)의 출력값(Sout)이 '하이'인 경우, 제어수단(3)의 가산기(ADDER)를 동작시켜, 상기 제어수단(3)의 내부 기준전압의 ½에 해당하는 전압을 현재의 제어 게이트 전압에 더하고, 센싱수단의 출력값(Sout)이 '로우'인 경우 제어수단(3)의 감산기(SUBYRACTER)를 동작시켜, 상기 제어수단(3)의 내부 기준전압의 ½에 해당하는 전압을 현재의 제어 게이트 전압에서 뺀다.
또한, 센싱수단의 출력값(Sout)을 쉬프팅 수단(4)의 첫번째 플립플롭(LSB)에 저장한다. 즉, 기준전압이 메모리 셀(1)에 인가된 상태에서 센싱수단의 출력값(Sout)이 '로우'이면 쉬프팅 수단(4)에는 센싱할 데이타중 최상위 비트로 '1'이 쉬프팅된다.
이때, 쉬프팅 수단(4)은 첫번째 클럭이 발생하기 전, 리셋신호가 발생될 때 모두 '0'으로 클리어(clear)된다. 그러나 제어수단(3)에서는 센싱수단의 출력값(Sout)을 입력으로 받아 새로운 제어 게이트 전압(Vc)을 만들지만 클럭이 '하이'가 되기 전까지는 제어수단(3)의 내부에 있으며, 메모리 셀의 게이트 전압을 클럭이 '하이' 일때의 전압을 그대로 유지한다.
이어서 두번째 클럭이 발생하면(로우에서 하이로 바뀌면) 제어수단(3)에서의 새로운 기준전압이 메모리 셀(1)의 제어 게이트에 공급하고, 상기 메모리 셀(1)에 저장된 정보에 따라 클럭이 하이인 동안 센싱수단의 출력값(Sout)은 하이 또는 로우가 된다.
이어, 두번째 클럭이 로우인 동안 처음과 마찬가지로 센싱수단의 출력값(Sout)에 따라 제어수단(3)의 가산 또는 감산기를 동작시켜 새로운 제어 게이트 전압을 만들고, 쉬프팅 수단(4)에는 처음 정보를 MSB 쪽으로 하나 이동 시킨 다음 LSB 플립플롭에 센싱수단의 출력값(Sout)을 저장한다.
이와같이 2n개의 레벨이 있는 경우, n개의 클럭동안 상기와 같은 과정을 반복하여 쉬프팅 수단(4)에 메모리 셀(1)에 저장된 정보에 해당하는 디지탈 값이 저장된다.
본 발명의 다중레벨 메모리 셀의 데이타 센싱장치에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명은 메모리 셀에서 출력되는 전류를 센싱수단에서 다단계로 비교하여 데이타를 읽어내는 것이 아니고 메모리 셀의 제어 게이트에 다단계의 기준전압을 인가하여 데이타를 센싱하므로 센싱수단의 사이즈가 커지게되는 문제점이 없으며, 더불어 소비전력도 감소된다.
둘째, M-비트 셀에는 2m개의 문턱 레벨로 프로그램되어 있으나 기준전압을 m번만 인가하여 데이타를 센싱할 수 있으므로 센싱속도를 향상시킬 수 있다.

Claims (8)

  1. M-비트의 데이타가 기록된 메모리 셀의 데이타를 센싱하는 장치에 있어서, 기준전압이 인가되는 메모리 셀의 출력을 센싱하는 센싱수단; 초기에는 가장 중간의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 하고 상기 센싱수단의 출력에 따라 현재 인가된 기준전압을 중심으로 더 낮거나 더 높은 기준전압 중 중간값의 기준전압이 메모리 셀의 제어 게이트에 인가되도록 제어하는 제어수단; 상기 센싱수단의 출력을 쉬프트시켜 M-비트의 데이타를 출력하는 쉬프팅 수단을 구비하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  2. 제1항에 있어서, 제어수단은 초기에 기준전압을 중간값으로 출력하는 분압부; 클럭신호에 따라 입력전압을 ½ 이득으로 증폭하는 증폭부; 센싱수단의 출력신호에 따라 상기 증폭부에 출력신호를 현재 메모리 셀에 인가된 전압에 감산 또는 가산하는 가·감산부; 상기 가·감산부의 가산 동작시 가·감산부의 출력을 반전시키는 반전부; 초기에는 중간값을 메모리 셀에 공급하고 다음에는 반전부의 출력을 메모리 셀에 공급하는 출력부를 포함하여 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  3. 제2항에 있어서, 증폭부는 분압부의 출력을 ½로 증폭하는 제1OP앰프와, 외부의 클럭신호에 동기되어 상기 제1OP앰프의 출력을 상기 제1OP앰프의 입력단으로 피드 백시키는 제1전송게이트로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  4. 제2항에 있어서, 가·감산부는 상기 센싱수단의 출력값에 따라 가산 또는 감산을 결정하는 가·감산 결정부와, 상기 가·감산 결정부의 출력에 따라 현재 메모리 셀의 제어 게이트에 인가된 전압에 상기 증폭부의 출력을 가산하거나 감산하는 제2OP앰프로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  5. 제4항에 있어서, 가·감산결정부는 센싱수단의 출력값에 따라 현재 메모리 셀의 제어 게이트에 인가된 전압을 상기 제2OP앰프의 비반전단자에 인가하거나 상기 제2OP앰프의 비반전단자를 접지시키는 스위칭부와, 센싱수단의 출력신호에 따라 현재 메모리 셀의 제어 게이트에 인가된 전압을 상기 제2OP앰프의 반전단자에 인가하거나 차단하는 제2전송게이트로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이터 센싱장치.
  6. 제5항에 있어서, 스위칭부는 현재 메모리 셀의 제어 게이트에 인가되는 전압을 소오스단으로 입력하고, 게이트는 상대편의 드레인에 연결되는 제1,제2PMOS 트랜지스터와, 상기 제1, 제2PMOS 트랜지스터의 드레인이 접속되어 센싱수단의 반전 출력값에 따라 제1PMOS 트랜지스터를 접지시키는 제1NMOS 트랜지스터와, 센싱수단의 출력값에 따라 제2PMOS 트랜지스터를 접지시키는 제2NMOS 트랜지스터로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  7. 제2항에 있어서, 반전부는 상기 가·감산부의 가산 동작시 상기 가·감산부의 출력을 반전시키는 제3OP앰프와, 상기 가·감산부의 감산 동작시 상기 센싱수단의 출력신호에 의해 상기 가·감산부의 출력을 바이패스시키는 제3전송게이트와, 상기 제3OP앰프 및 제2전송게이트의 출력을 외부의 클럭신호에 의해 출력부로 스위칭하는 제4전송게이트로 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
  8. 제2항에 있어서, 출력부는 상기 분압부 또는 반전부의 출력값을 차지시키는 제1커패시터와 외부 클럭신호에 동기되어 동작하는 제5전송게이트 및 제2커패시터를 구성됨을 특징으로 하는 다중 비트 메모리 셀의 데이타 센싱장치.
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JPS63113896A (ja) * 1986-10-30 1988-05-18 Mitsubishi Electric Corp 不揮発性半導体装置
JPH04271091A (ja) * 1991-02-26 1992-09-28 Nec Corp 半導体メモリ装置

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