JPH0457294A - プログラム可能な不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭ　（電気的消去書込
み可能ＲＯＭ）などの電気的にプログラム可能なＲＯＭ
　（リードオンリーメモリ）素子を備えた半導体メモリ
装置に関するものである。

（従来の技術） 半導体メモリ装置では、ＥＰＲＯＭなどのメモリ素子の
集積度を向上させるためにメモリ素子の微細化が進めら
れている。しかし、素子を微細化するにも製造上の問題
などがあり、微細化には限界がある。

マスクＲＯＭにおいては、集積度を向上させる手段とし
て、１個のメモリ素子に３値以上のデータを記憶させる
多値メモリ方式がある。

（発明が解決しようとする課題） 電気的にプログラム可能なＲＯＭでは、メモリセルに３
値以上を書き込む有効な制御手段がなく、今まで実現さ
れていない。

本発明はプログラム可能なＲＯＭにおいて、多値プログ
ラム方式を実現し、プログラム可能な高集積度メモリ装
置を提供することを目的とするものである。

（課題を解決するための手段） 第１図に本発明を示す。

２はＥＰＲＯＭやＥ　Ｅ　Ｐ　ＲＯＭなどの電気的にプ
ログラム可能な不揮発性半導体メモリ素子を備えたセル
アレイ、４は外部から入力された３値以上のデータを一
時保持するデータラッチ回路、６はセルアレイ２の選択
されたメモリセルの３値以上の記憶状態を読み出すセン
スアンプ、８はセルアレイ２の選択されたメモリセルヘ
プログラムを行なうプログラム回路、１０はデータラッ
チ回路４の保持データとセンスアンプ６の出力を比較す
る比較回路、１２は比較回路１０の出力を入力しセンス
アンプ６の出力がデータラッチ回路４の保持データに一
致するまでプログラム回路８によるプログラム動作を続
行させるプログラム制御回路である。

本発明の好ましい態様においては、特定のデータ入力値
のときにはプログラム回路８によるプログラム動作を禁
止させる回路がさらに備えられる。

（作用） セルアレイ２のメモリセルにデータをプログラムする場
合、アドレスが入力されてセルアレイ２のプログラムし
ようとするメモリセルが選択され、データラッチ回路４
にはそのメモリセルにプログラムしようとするデータが
一時保持される。データラッチ回路４に保持された入力
データがプログラム制御回路１２によりプログラム回路
８を通じてセルアレイ２の選択されたメモリセルに書き
込まれる。続いてそのメモリセルの書込みデータがセン
スアンプ６により読み出され、読み出されたデータとデ
ータラッチ回路４に保持されている入力データとが比較
回路１０で比較され、その比較の結果、書き込まれたデ
ータが入力データに一致していなければプログラム制御
回路１２によりプログラム回路８を通じてさらにそのメ
モリセルへの書き込みが続けられ、その後再び書き込ま
れたデータと入力データとの比較が行なわれる。このよ
うに、選択されたメモリセルへの書込みデータが入力デ
ータに一致するまで書込みが続行される。

入力データは３値以上の多値状態をとり、どの状態のデ
ータであってもセルアレイ２のメモリセルにはその入力
データの書き込みがなされる。

入力データが全て“１″のような特定のデータでは、プ
ログラムを行なう必要がないので、プログラム禁止回答
があればプログラム時間が短縮される。

（実施例） 第２図は本発明をＥＰＲＯＭメモリ装置に適用した実施
例を表わしている。

ここで、Ｎ値メモリを考え、データビット幅をｍとし、
ｎ＝Ｑｏｇ２Ｎとすると、セルアレイはｍ／ｎ個のブロ
ックに分割され、これらのブロックを同時に動作させる
ことができる。破線で囲まれた各ブロックは同じ構成を
しているので１個のブロックについて詳細に説明する。

各ブロックには多数のメモリセル１４が配列されており
、書込み（プログラム）と読出しを行なうだめに各ブロ
ックで１個のメモリセル１４が列選択アドレス信号と行
選択アドレス信号により選択される。メモリセル１４を
選択するために、そのワードライン（コントロールゲー
ト）１６にはインバータ１８を経てＶｃｃ／Ｖｐｐ切替
え回路２０からの電圧ＡＶが印加される。インバータ１
８は行選択アドレス信号によりオン・オフ動作を行なう
。メモリセル１４のビットライン２２にはＹゲート２４
が接続され、Ｙゲート２４のゲート電極には列選択アド
レス信号によりオン・オフ動作するインバータ２６を経
てＶｃｃ／Ｖｐｐ切替え回路２０からの電圧ＡＶが印加
される。

ビットライン２２にはさらにＭＯＳトランジスタ２８及
びインバータ３０を経てＶ　ｃｃ　／　Ｖ　ｐｐ切替え
回路２０から電圧ＡＶが印加される。ＭＯＳトランジス
タ２８はメモリセル１４への書込みの際にはオンとなり
、読出しの際にはオフとなるように、ＮＡＮＤ回路３４
の出力によりオン・オフ動作を行なうインバータ３２を
経てＭＯＳトランジスタ２８のゲート電極にはＶｃｃ／
Ｖｐｐ切替え回路２０からの電圧ＡＶが印加される。

インバータ３０はメモリセル１４への書込みデータがあ
る間はオンとなるように、ＮＡＮＤ回路３６の出力が入
力され、ＮＡＮＤ回路３６にはＡＮＤ回路４０からのプ
ログラムパルスΦＰとＮ。

Ｒ回路３７の出力が入力される。ＮＯ’Ｒ回路３７には
ｎビットのデータが入力され、そのｎビットがすべて１
１１　Ｉ＋であってプログラムを行なう必要のない場合
にはこのＮＯＲ回路３７の出力がローレベルとなってイ
ンバータ３ｏをオフとし、プログラム動作を禁止する。

データラッチ回路４には入力データＤが保持され、各ブ
ロックにｎビットずつのデータを供給する。

３８はプログラムパルス発生回路であり、プログラム制
御信号が入力されるとプログラムパルスΦｐｇｍが発生
し、プログラムパルスΦｐｇｍは各ブロックのＡＮＤ回
路４０とＮＡＮＤ回路３４に入力される。ＡＮＤ回路４
０の他方の入力に比較回路１０の出力信号ＭＡＴＣＨ（
書込みが終了するまでハイレベル）が入力される。ＡＮ
Ｄ回路４０の出力であるプログラムパルスΦＰは書込み
を続行する聞出力されるものであり、Ｖｃｃ／Ｖｐｐ切
替え回路２０、ＮＡＮＤ回路３６，３４、　センスアン
プ６及び比較回路１０にそれぞれ供給される。

センスアンプ６は後述の第７図で一例が示されるような
構成をとるものであり、３値以上の記憶レベルを検出す
ることができる。センスアンプ６はエンコーダを含んで
おり、検出レベルをｎビットデータとして出力する。

比較回路１０はセンスアンプ６の出力とデータラッチ回
路４からのデータとを比較する回路であり、両方のデー
タが一致するまではその呂カレベルがハイレベルであり
、一致すればローレベルに変わる信号を出力する。

各ブロックの比較回路１０の出力はＮＡＮＤ回路４２に
入力され、全てのブロックでの書込みが終了して各比較
回路１０の出力が全てローレベルになると、ＮＡＮＤ回
路４２の出力であるＥＮＤ信号がハイレベルとなって書
込みが終了する。

第２図中のインバータ１８，２６，３２．３０の一例を
第３図に示す。このインバータはＣＭＯ８構成をとって
おり、電源電圧としてＶ　ｃｃ　／　Ｖ　ｐｐ切替え回
路２０の出力ＡＶが与えられる。

第２図中の比較回路１０の一例を第４図に示す。

入力信号であるセンスアンプ６の出力と入力データのビ
ット数に該当する数のエクスクル−シブＮＯＲ（Ｅｘ、
Ｎ０Ｒ）回路を備えている。この場合は、−例として４
値メモリを考えるとすれば、２個のＥｘ、ＮＯＲ回路４
４−０と４４−１が設けられ、それぞれには対応するビ
ットのセンスアンプ出力と入力データＤｏ、Ｄｉが入力
される。

各Ｅｘ、ＮＯＲ回路４４−０．４４−１の出力はプログ
ラムパルスΦｐとともにＯＲ回路４６に入力され２両Ｅ
ｘ、ＮＯＲ回路４４−Ｏと４４−１がともにその出力が
ローレベルになり、すなわち各ビットのデータが一致し
たときにＯＲ回路４６の出力がローレベルとなる。

次に、本実施例の動作を第２図と第５図を参照して説明
する。

プログラム制御信号がローレベルとなることにより、プ
ログラムパルス発生回路３８からプログラムパルスΦｐ
ｇｍが出力される。ＡＮＤ回路４０からはプログラムパ
ルスΦｐｇｍにともなってプログラムパルスΦＰが出力
され、Ｖｃｃ／Ｖｐｐ切替え回路２０からはプログラム
パルスΦｐのレベルに従ってプログラム電源電圧ＶＰＰ
と読出し電源電圧ＶＣＣとが交互に出力される。

プログラムパルスΦＰのハイレベル期間がプログラム状
態であり、ローレベル期間が読出し→比較の状態となる
。プログラムパルスΦＰがハイレベルにある期間では外
部から印加されるプログラム電源電圧ＶＰＰがＶｃｃ／
Ｖｐｐ切替え回路２０の働きによりＡＶ信号として与え
られ、外部から印加されるアドレスで指定されたワード
ライン１６及びＹゲート２４に電圧ＶＰＰが印加される
ことになる。また、外部から印加される入力データに従
い、ＮＯＲ回路３７及びＮＡＮＤ回路３６を経てインバ
ータ３ｏによりＶＰＰに近い高電圧又はＧＮＤ電位がビ
ットライン２２に供給され、入力データが書き込まれる
。

プログラムパルスΦＰがローレベルの期間はセンスアン
プ６が活性化し、またＮＡＮＤ回路３４゜インバータ３
２を経てＭＯＳ）−ランジスタ２８がオフとなってメモ
リセル１４の情報が読み出される。この読出し結果と入
力データとが一致すれば比較回路１０の出力信号がロー
レベルとなり、このブロックのプログラムは終了する。

不一致であれば次のプログラムパルスΦｐによりプログ
ラム→読出し→比較がもう１サイクル行なわれる。この
サイクルは比較回路１０の出力がローレベルとなるまで
繰り返される。

全ブロックの比較回路１０の出力がローレベルになると
、ＮＡＮＤ回路４２からのＥＮＤ呂力がハイレベルとな
る。このＥＮＤ信号は外部に出力され、プログラム完了
信号として用いられる。

上記の例では比較回路１０の出力信号がローレベルとな
るまで書込み→読出し→比較のサイクルを繰り返すよう
にしているが、サイクル数に制限を設け、無駄なプログ
ラム期間を費やさないようにすることもできる。

次に、センスアンプ６の例を第６図から第１２図により
説明する。

第６図は多値メモリのセンスアンプの説明に先立って２
値メモリのセンスアンプを表わしたものである。鎖線で
囲まれた回路はそれぞれビットライン２２又はダミーラ
イン５０を一定電圧に維持する回路である。　Ｉｃｅｌ
ｌはメモリセルに流れるオン電流、Ｉ　ｒｅｆはダミー
のセルに流れるオン電流であるとする。ＭＯＳトランジ
スタＴｒｌのドレイン電圧ＶｒｅｆはＴｒｌがＩ　ｃｅ
ｌｌを供給できるような電圧になっている。ＭＯＳトラ
ンジスタＴｒ２とＴ　ｒ　３が同じ特性をもつように設
定しておけば、それぞれが電流Ｉｒｅｆ／２を供給する
ことになる。したがって、このセンスアンプではＩ　ｃ
ｅｌｌとＩｒｅｆ／２とを比較し、Ｉｒｅｆ／２の方が
大きければ出力ＳＡが低電位になり、Ｉｒｅｆ／２の方
が小さければ出力ＳＡが高電位になる。つまり、第６図
のセンスアンプはＩｃｅｌｌとＩｒｅｆ／２とを比較し
、電圧として出力する２値読出しのセンスアンプという
ことができる。

第６図のセンスアンプを４値読出しのセンスアンプに拡
張した例を第７図に示す。

記憶する４値を０．１，２．３とし、各々の状態でのメ
モリセル電流を０，１／３．２／３．１（相対値）とす
る。この４値を検出するためには、第８図に示されるよ
うに、１　／　６　（＝　Ｉｒｅｆｌ　）、１／２　（
＝Ｉｒｅｆ２）、５／６　（＝Ｉｒｅｆ３）（相対値）
の３つの基準電流があればよいことになる。

ここで、 １／６＝　　（１／２）Ｘ　　（１／３）１／２＝　　
（１／２）Ｘｉ ５／６＝　　（１／２）Ｘ　　（２／３＋１）であるの
で、第６図のセンスアンプでＩ　ｒｅｆをＩｃｅｌｌ／
３とすればＩ　ｒｅｆ　１との比較が行なわれ、Ｉ　ｒ
ｅｆをＩ　ｃｅｌｌとすればＩ　ｒｅｆ　２との比較が
行なわれ、Ｉｒｅｆを（２Ｉ　ｃｅｌｌ／　３　＋　Ｉ
　ｃｅｌｌ）とすればＩ　ｒｅｆ　３との比較が行なわ
れる。これらのＩ　ｒｅｆを実現するために、第７図に
はそれぞれのダミーライン５０−１〜５０−３にＥＰＲ
ＯＭにてなるダミーメモリセル回路ＲＥＦＩ−ＲＥＦ３
が接続されている。

第７図でＲＥＦＩ〜ＲＥＦ３を実現するために、ＥＦＲ
ＯＭを配列する代わりに、例えばＭＯｓトランジスタの
ゲート幅もしくはゲート長、又はゲート幅とゲート長の
両方を適当に設定することにより基準電流Ｉ　ｒｅｆ　
１〜Ｉ　ｒｅｆ　３を設定することもできる。

第７図では各基準電流Ｉ　ｒｅｆ　１〜Ｉ　ｒｅｆ　３
との比較により得られる３個の出力信号ＳＡＩ、ＳＡ２
゜ＳＡ３を２ビツトのデジタル信号ＤＢＯ，ＤＢＩとす
るためにエンコーダ５２が設けられている。

エンコーダ５２の一例を第９図に示す。３個の出力ＳＡ
Ｉ〜ＳＡ３から２ビツトのデータＤＢＩ。

ＤＢＯが次の表のように得られる。

第７図においてＲＥＦＩ〜ＲＥＦ３をＥＥＰＲＯＭに適
用した例を第１０図に示す。（Ａ）はメモリセル、（Ｂ
）〜（Ｄ）はそれぞれＲＥＦＩ〜ＲＥＦ３に対応してい
る。第１０図は１メモリセルが選択トランジスタＴ　ｒ
　１１を有する２トランジスタ型の例を示したものであ
り、（Ａ）のメモリセルを直列に配置して構成されてい
る。

第１０図（Ａ）のメモリセルのセル電流Ｉ　ｃｅｌｌは
主にメモリトランジスタＴＲ１２で律されるので、例え
ば第１０図（Ｂ）を第１１図のように変形することもで
きる。これは、メモリトランジスタを３個直列配置した
ものである。

第７図は４値ＲＯＭの例を示しているが、この考え方は
容易に拡張することができるものであり、−射的にＮ値
と表現すると、そのセンスアンプは第１２図に示される
ようになる。各基準電流はＩｒｅｆｉ’＝（（ｉ−１）
／（Ｎ−１）＋ｉ／（Ｎ−１））ＸＩｃｅｌｌとなる。

Ｎ値のセンスアンプは（Ｎ−１）本のセンス出力を有す
るので、これを（ｌ　ｏｇ２Ｎビットのデータに変換す
るエンコーダ６ｃが必要になる。

第１３図は第２図の実施例に、入力データが全て１”の
場合（プログラムする必要がない）にプログラムパルス
Φｐｇｍの発生を止めてプログラム時間を短縮する機能
を付加した実施例を表わしている。

第１３図では、第２図の実施例に、さらに入力データを
全て入力とするＡＮＤ回路６０を設け、そのＡＮＤ回路
６０の出力をプログラム制御信号とともにＯＲ回路６２
に入力し、ＯＲ回路６２の出力でプログラムパルス発生
回路３８を動作させるようにしている。ＡＮＤ回路６０
を設けたことにともない、ＯＲ回路６４を設け、ＯＲ回
路６４の入力にＡＮＤ回路６０の出力とＮＡＮＤ回路４
２の出力を入力し、ＯＲ回路６４の出力をＥＮＤ信号と
している。

（発明の効果） 本発明ではメモリセルの３値以上の記憶状態を読み出す
センスアンプを設け、メモリセルヘプログラムを行なっ
た後にそのメモリセルを読み出して入力データと比較し
、そのメモリセルの書込み状態が入力データに一致する
までプログラム動作を続行させるようにしたので、電気
的にプログラム可能なＲＯＭで多値のプログラム制御を
正確に行なうことができるようになり、多値メモリを実
現することができる。

また、特定のデータ入力値のとき、つまりプログラムを
行なう必要のないデータのときにはプログラム動作を禁
止する機能を付加すれば、無駄なプログラム時間を省く
ことができる。

【図面の簡単な説明】

第１図は本発明を示すブロック図、第２図は一実施例を
示す回路図、第３図は同実施例におけるインバータ回路
の一例を示す回路図、第４図は同実施例における比較回
路の一例を示す回路図、第５図は同実施例の動作を示す
タイミング図、第６図はセンスアンプの説明のための２
値センスアンプを示す回路図、第７図は一実施例におけ
る４値センスアンプを示す回路図、第８図は４値センス
アンプの比較レベルを示す図、第９図はセンスアンプに
おけるエンコーダの一例を示す回路図、第１０図はセン
スアンプにおけるメモリセルと比較用ダミーセル部分を
示す回路図、第１１図はダミーセル部分の他の例を示す
回路図、第１２図は一般化した多値センスアンプを示す
ブロック図、第１３図は他の実施例を示す回路図である
。 ２・・・・・・セルアレイ、４・・・・・・データラッ
チ回路、６・・・・・・センスアンプ、８・・・・・・
プログラム回路、１０・・・・・比較回路、１２・・・
・・プログラム制御回路、１４・・・・・・メモリセル
。

Claims (2)

【特許請求の範囲】
1. （１）プログラム可能な不揮発性半導体メモリ素子を備
   えたセルアレイと、外部から入力された３値以上のデー
   タを一時保持するデータラッチ回路と、前記セルアレイ
   の選択されたメモリセルの３値以上の記憶状態を読み出
   すセンスアンプと、前記セルアレイの選択されたメモリ
   セルへプログラムを行なうプログラム回路と、前記デー
   タラッチ回路の保持データと前記センスアンプ出力を比
   較する比較回路と、この比較回路の出力を入力し前記セ
   ンスアンプ出力が前記データラッチ回路の保持データに
   一致するまで前記プログラム回路によるプログラム動作
   を続行させるプログラム制御回路とを備えた半導体メモ
   リ装置。
2. （２）特定のデータ入力値のときにはプログラム回路に
   よるプログラム動作を禁止させる回路をさらに備えた請
   求項１に記載の半導体メモリ装置。