KR100589928B1 - 다중 레벨 데이터를 저장하는 비휘발성 메모리 - Google Patents
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Abstract
Description
Claims (8)
- 비휘발성 메모리에 있어서,2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터;상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선; 및상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 포함하고,상기 판독 버퍼 회로는 상기 검출된 임계치 전압 상태에 따라서 판독 데이터를 래치하는 래치 회로와, 상기 래치 회로의 래치 상태를 제1 및 제2 상태로 반전하는 제1 및 제2 래치 반전 회로를 포함하며,상기 셀 트랜지스터가 유지하는 제1 비트의 데이터를 판독할 때, 상기 판독 버퍼 회로는 초기 상태의 래치 회로를 검출된 제1, 2 또는 제3, 4의 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반전시켜 그 래치 상태를 제1 데이터로 하여 출력하고,상기 셀 트랜지스터가 유지하는 하위의 제2 비트의 데이터를 판독할 때, 상기 판독 버퍼 회로는 상기 제1 데이터에 대응하는 래치 상태로부터 검출된 제1 또는 제2 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반시키고, 계속해서 검출된 제3 또는 제4 임계치 전압 상태에 따라서 상기 제2 래치 반전 회로에서 반전 또는 비반전시켜 그 래치 상태를 제2 데이터로 하여 출력하는 것을 특징으로 하는 비휘발성 메모리.
- 제1항에 있어서,상기 셀 트랜지스터는 전하를 축적하는 플로팅 게이트와, 상기 워드선에 접속되는 제어 게이트를 포함하고,상기 제1 비트를 판독할 때, 상기 제1 및 제2 임계치 전압과 상기 제3 및 제4 임계치 전압과의 사이의 제2 기준 전압이 상기 워드선에 인가되며,상기 제2 비트를 판독할 때, 상기 제1과 제2 임계치 전압의 사이의 제1 기준 전압이 상기 워드선에 인가되고 계속해서 상기 제3과 제4 임계치 전압의 사이의 제3 기준 전압이 상기 워드선에 인가되는 것을 특징으로 하는 비휘발성 메모리.
- 제1항에 있어서,상기 복수의 비트선은 제1 비트선군과 제2 비트선군을 포함하고,또한, 상기 판독 버퍼 회로는 상기 제1 비트선군에 각각 접속되는 제1 판독버퍼 회로군과, 상기 제2 비트선군에 각각 접속되는 제2 판독 버퍼 회로군을 포함하며,상기 제2 판독 버퍼 회로군으로부터 제1 데이터를 출력할 때에 병행하여 상기 제1 판독 버퍼 회로군이 상기 셀 트랜지스터로부터 제2 비트를 판독하여 래치하고,상기 제1 판독 버퍼 회로군으로부터 제2 데이터를 출력할 때에 병행하여 상기 제2 판독 버퍼 회로군이 상기 셀 트랜지스터로부터 제2 비트를 판독하여 래치하는 것을 특징으로 하는 비휘발성 메모리.
- 비휘발성 메모리에 있어서,2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터;상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선;상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로;제1 비트 및 그것보다 하위의 제2 비트의 데이터 입력에 응답하여 프로그램의 유무를 나타내는 프로그램 데이터를 출력하는 프로그램 입력 회로를 포함하고,프로그램시에, 상기 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여 비트선을 그 프로그램 데이터에 따른 상태로 하며,상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2의 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태로부터 제4 상태로 프로그램하는 제3 주기에 있어서, 상기 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리.
- 제4항에 있어서,상기 셀 트랜지스터는 전하를 축적하는 플로팅 게이트와, 상기 워드선에 접속되는 제어 게이트를 포함하고,상기 프로그램시에, 상기 제1 주기에 있어서, 상기 제2 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되고, 상기 제2 주기에 있어서, 상기 제3 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되며, 상기 제3 주기에 있어서, 상기 제4 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리.
- 제4항에 있어서,상기 프로그램 입력 회로는, 상기 제1 및 제2 비트의 데이터와, 상기 제1 내지 제3 주기에서 생성되는 프로그램 데이터 제어 신호와의 논리 합성에 의해 상기 프로그램 데이터를 생성하는 것을 특징으로 하는 비휘발성 메모리.
- 제4항에 있어서,상기 프로그램 입력 회로는 상기 제1 및 제2 비트의 데이터를 래치하는 데이터 래치 회로를 포함하고, 그 래치된 제1 및 제2 데이터와, 상기 제1 내지 제3 주기에서 생성되는 제1 내지 제3 프로그램 데이터 제어 신호와의 논리 합성에 의해 상기 프로그램 데이터를 생성하는 것을 특징으로 하는 비휘발성 메모리.
- 비휘발성 메모리 장치에 있어서,2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터;상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선;상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 구비하는 복수의 비휘발성 메모리; 및상기 복수의 비휘발성 메모리에 공통으로 설치되고, 제1 비트 및 그것보다 하위의 제2 비트의 데이터 입력에 응답하여 프로그램의 유무를 나타내는 프로그램 데이터를 출력하는 프로그램 입력 회로를 포함하고,프로그램시에 상기 비휘발성 메모리내의 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여 비트선을 그 프로그램 데이터에 따른 상태로 하고,상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태부터 제4 상태로 프로그램하는 제3 주기에 있어서, 상기 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
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