TW487913B - Nonvolatile memory for storing multivalue data - Google Patents
Nonvolatile memory for storing multivalue data Download PDFInfo
- Publication number
- TW487913B TW487913B TW089126763A TW89126763A TW487913B TW 487913 B TW487913 B TW 487913B TW 089126763 A TW089126763 A TW 089126763A TW 89126763 A TW89126763 A TW 89126763A TW 487913 B TW487913 B TW 487913B
- Authority
- TW
- Taiwan
- Prior art keywords
- state
- circuit
- data
- read
- bit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5647—Multilevel memory with bit inversion arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
487913
經濟部智慧財產局員工消費合作社印製 1·發明之技術範圍 本發明有關於一非依電性記憶體用以儲存多值資料者 以及更特別地有關於一種半導體非依電性記憔體具有一 讀取緩衝器電路者,它可利用一簡單之構形來讀取記憶體 單元内所儲存之多值資料。 2.相關技藝之說明 半導體非依電性記憶體,諸如快閃記憶體者,包含單 元電晶體之有浮閘在頻導區域内,它係置於源和汲極區之 間者。電荷之注射入這些浮閘内促使單元電晶體之臨限電 c上之改*交並因此而記錄資料。此記錄之資料係利用單元 電晶體之臨限值之間之差異而讀取。 在一傳統式非依電性記憶體中,一元資料係利用此狀 態所記錄,其中電荷係未累積於浮閘内(在此狀態中當電 荷係一電子時此臨限電壓係低),以及此狀態所記錄,其 中電荷係己累積(在此狀態中當此電荷係一電子時此臨限 私壓係面)。其中電子係未被累積在浮閘内之狀態係所記 錄之資料1之狀態或一刪除之狀態。浮閘内電子之累積指 示一狀態,其中資料〇業已被記錄或者一規劃狀態。 因為半導體非依電性記憶體,諸如快閃記憶體者,係 小且即令當電力係關斷時亦儲存資料,它係在諸如數位相 機之裝備中廣泛地被使用作為影像及聲音記憶媒體。更大 之儲存容量係正需要,但如上文所述,在用於正常用途之 傳統式非依電性記憶體中一單元電晶體僅可儲存一位元( 單位)資料。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) i τ —ΐ-------裝 ------tr---------線—Aw ^ C請先fis讀背面之江意事頊*瓖寫本貢〕 487913 A:
經濟部智慧財產局員工消費合作社印製
為此一原因,多值資料之記錄之諸如二位元資料者, 在單元電晶體中係被要求。藉控制電荷被注射入浮閘内, 數個臨限電壓狀態係被達成,以及多值資料可以被記錄。 例如,當4值資料(2位元)係經健存時,四個臨限電壓狀熊 係被健存。 不過,要自一單元電晶體來讀取2位元資料時,吾人 必需來讀取第一位元之資料並隨後讀取第二位元之資料。 依此,一自鎖電路它暫時性地持有此兩位元之資料者係須 要在此讀取緩衝器電路中用以讀取在單元電晶體内所記錄 之資料。 一般而言,一讀取緩衝器電路係為每一位元線而裝置 ,以及因此吾人需要儘可能地來簡化此讀取緩衝電路之構 形。不過,一如上文所述,以單元電晶體内所貯存之數個 資料值,當數個自鎖電路係貯存於一讀取緩衝電路中時, 讀取緩衝電路之尺度增加,並自整合之觀點言,與對更大 容量之需求相抗拒。 此外,當規劃(寫出)多值單元電晶體時,數個位元必 須輸入,以及一電荷之相當於這些位元者必須注入浮閘内 。在此,較為適當地該相當於數個位元和多值之間之關係 之規劃操作係使用一簡單程式電路實現。 發明之概述 因此,本發明之目的係在提供一讀取緩衝電路之有較 簡單之構形在非依電性記憶體内用以記錄多值資料。 本發明之另一目的係在提供一電路具有一簡單構形者 本紙冢^適用中國國家標準(CNS)A4規格(210 297公釐) ^--------^---------線 f請先閱讀背面之注意事項再填寫本頁) 6 487913 五、發明說明( 經 濟 部 智 .慧 財 產 局 員 工 消 費 合 社 印 製 匕月匕使非依電性記憶體中之多值資料之規劃用以記錄多 值資料。 要達到上述目的,依照本發明之第一觀點,一非依電 性記憶體有多個浮閘型單^之電晶體包含_讀取緩衝電路 、、’一連妾位元線,匕在單元電晶體内探測臨限電,壓狀熊 。每一單元電晶體可持有臨限電壓狀態,以及依此了 此讀取緩衝電路讀位元之資料。為此_目#,此讀取 缓衝電路有-自鎖電路,它依照所探測之臨限電壓狀態而 鎖存此讀取資料。此一自鎖電路有一第一和第二自鎖^向 電路用以倒逆此鎖定狀態至第一或第二狀態。 當此讀取緩衝器電路讀取係被保持在單元電晶體内之 第一位元時,此自鎖電路在其起始狀態中者係依照所探測 之第和第一臨限電壓狀態,抑或第三和第四臨限電壓狀 態而由此第一自鎖反向電路所倒逆或不倒逆,以及該鎖定 狀態係作為第一資料而輸出。此外,當功率指令單元電晶 體内所持有之第二位元係下一個被讀取〖寺,此讀取緩衝 電路係相當於由第一自鎖反向電路依照所探測之第一或 二臨限電壓狀態之上述第一資料而自此鎖定狀態倒逆或 倒逆。隨後,它係由第二自鎖反向電路依照第三或第四 限電壓狀態來倒逆或不倒逆,以及此鎖存狀態係作為第 資料而輸出。 上述操作能使此讀取緩衝器電路在兩者之間辨識差 ,並在一個自鎖電路中鎖存至少兩個資料之位元。換言 於此自鎖電路係再設定至其初始狀態之後,此第一資料係 請 先 閱 讀 背 之 意 事 項 再 填 ·I裝 頁 訂 線 器第 不 臨 異 之 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 487913 A7 B7 五、發明說明(4 依序地被保持而隨後輸出,以及此第二資料係經保持而隨 後輸出。 在本發明之第二觀點中,非依電性記憶體有數個浮閘 型單元電晶體之包含一程式輸入電路者,它為回應第一位 兀之輸入以及隨後此功率指令第二位元,輸出顯示一程式 是否存在之程式資料,以及一讀取緩衝器電路已連接至此 位7L線,用以探測單元電晶體之臨限電壓狀態。於偏程中 ,此項取緩衝器電路鎖定上述程式資料並發送此程式資料 至位兀線。此外,上述程式輸入電路依照程式自第一狀態 (探測之狀態)至第二狀態之第一循環中第一和第二位元之 組合而輸出上述程式資料。在第二循環中該程式自苐一狀 悲至第二狀態’以及在第三循環中該程式自第一狀態至第 四狀態。 ^--- (請先閱讀背面之注意事項再填寫本頁) 訂· ·
經濟部智慧財產局員工消費合作社印製 上述程式輸入電路之提供能使程式資料依照兩個位元 之組合予以保持在讀取緩衝器電路以内之自鎖電路中。依 此’此單元電晶體可以依照自鎖電路中所持有之程式資料 而作規劃。 圖式之簡單說明 第1圖係此一具體例之觀點中一單元電晶體之示意圖 第2圖係一略圖,顯示兩個位元資料Qi和之間之關 係以及單元電晶體臨限電壓vt之分布; 第3圖係一略圖,顯示在此一具體例之觀點中反及快 閃記憶體和頁緩衝器之構形; 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱^ 8 -·線· A7
五、發明說明(5 第4圖係此一具體例之觀點中整個快閃記憶體之一示 意圖; 第5圖係此一具體例之觀點中讀取緩衝器電路之略圖 , 第6圖係一表,顯示一讀取操作中信號和節點狀態: 第7圖係用於讀取操作之一定時圖表; 第8圖係此快閃記憶體之另一示意性概略圖; 第9圖係用於此程式操作之定時圖表; 第1〇圖係用以解釋程式操作之快閃記憶體之一示意性 概略圖; 第11A-D圖係略圖,它解釋此程式輸入電路; 第12圖係供用以規劃至狀態L3之操作用之定時圖表 第13圖係供用以規劃至狀態L1之操作用之定時圖表 y 弟14圖係供用以規劃至狀態l 2之操作用之定時圖表 第1 5 A-C圖係用以解釋另一程式輸入電路之略圖; 第16圖係當第1 5圖之程式輸入電路係被使用時用於一 寫出操作之詳細定時圖表; 弟1 7圖係當弟1 5圖之程式輸入電路係被使用時用於— 寫出操作之詳細定時圖表;以及 第1 8圖係一記憶體裝置之有數個快閃記憶體者 — 意圖。 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) τ ^ ------^---------^ —Aw J (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制农 9 經濟部智慧財產局員工消費合作社印製
發明說明(6) 較佳具體例之說明 本發明之具體例之觀點係以附圖為基準解釋如下。不 過,呈現於本文之具體例並不限制本發明之技術範圍。 第1圖係本具體例之觀點中單元電晶體之一示意圖。 在右和左橫截面圖兩者中,N型源和汲極區S*D係經形成 於P型半導體基體Sub之表面處。一浮閘1:(3係經由在源和 汲極區S和D之間之一頻道區上之一透納氧化薄膜丁N所形 成,以及一控制閘CG係另經提供以絕緣薄膜放入其間。 電子尚未注射入左方上之單元電晶體之浮閘内。此係該處 資料1係被貯存之狀態,在傳統式記憶體内用以記錄一位 元者。包子業己注射入右方上之單元電晶體之浮閘内。此 係該處資料0係被貯存於傳統式記憶體内之狀態。 在本發明之具體例之觀點中。此單元電晶體可儲存兩 個位兀之資料。因此,此單元電晶體可持有狀態L〇以及 狀態LI,L2和L3,在L0中電子係未累積於浮閘内,在u ,L2和3串電子係經累積而以電子之數目逐漸地增加。 第2圖顯示資料Q1和Q2之兩個位元之間之關係以及單 元電晶體臨限電壓Vt之分布。在此圖中,此垂直軸線顯示 臨限電壓Vt而以臨限電壓隨軸線昇高而增大。此水平向軸 線顯不單7L電晶體之數目。在此圖中,四種分布係經顯示 ’它與臨限電壓位準之L0,LI,L2和L3四種狀態一致。 換έ之,狀怨L0係此狀態,在其中臨限電壓係較臨限電 壓VI為低,狀態L1係此狀態,在其中此臨限電壓係在臨 限電壓VI和V2之間,狀態L2係此狀態,在其中此臨限電 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公爱) 10 487913 A7 B7 五、發明說明(7 ) 壓係在臨限電壓V2和V3之間,以及狀態L3係此狀態,在 其中此臨限電壓係較臨限電壓V3為高。 一如上文所述,有三個位準(LI,L2,L3)在此狀態中 ’其中電子係經注射入此記憶體單元之浮閘内,以及這些 位準耽視浮閘内之電子量而改變,在此一時刻記憶體單元 内之臨限電壓Vt係正以及其功能作為一加強電晶體。與此 有別者為另一種狀態(L0),在其中電子係自記憶體單元之 浮閘撤回。在此一時刻此Vt係負以及記憶體單元功能如空 乏電晶體。在此具體例之此一觀點中,例如,v 1 =〇V, V2=0.8V,以及 V3 = 1.0V。 兩個位元之資料,Q1*q2,係各分配至狀態“至。 。在第2圖内所示之範例中,用於狀態L〇之資料係·、丨丨··, 用於狀態L1者係·· 1 〇,·,用於狀態L2者係”〇〇·,(或··〇 ,以 及用於狀態L3者係·、〇 1 ·,(或·,〇〇”)。在此,高排序位元係經 界定為Q2以及低排序位元為q 1。 經濟部智慧財產局g工消費合作社印制农 •丨 Γ丨丨JJr— I丨丨丨— (請先閱讀背面之注t事項再填寫本頁) •線· 當一記憶體單元持有上述四種狀態時,高順序位元q2 可以藉對控制閘CG應用電壓V2而讀取,並探測此記憶體 單兀是否變為導電性。亦即謂,在狀態⑺和L丨内此記憶 組單元係可導電以及高排序位元係經讀取為Q= 1。在狀態 L2和L3中此記憶體單元係非導電性以及此高排序位元係 經讀取為Q2=0。此外,當高排序位元q2 = 1時,此低排序 位元Q1不以藉應用電壓v丨至此控制閘CG而讀取,並探測 此圮憶體單元是否變為導電性。同時地,當此高排序位元 Q2=0時’此低排序位元Q1要藉應用電壓…至控制閘cg來 本紙張尺度_巾® S家標準(CNS)A4規格(210 X 297公爱) 11 487913 ♦ 經濟部智毯財產局員工消費合作社印製 A7 B: 五、發明說明(8 ) 讀取,並探測此記憶體單元是否變為導電性。 一如上文所述,要探測此四種狀態,電壓V2,V1和 V3必須是依序地應用於記憶體單元之控制閘,以及兩個 資料之位元Q1和Q2必須自導電性和非導電性單元電晶體 之組合來楝測。換έ之,最少三個讀取操作週期係須要。 第3圖顯示此具體例之此一觀點中之頁緩衝器和反及 型快閃記憶體陣列之構形。此圖顯示四個位元線Bl〇直至 BL3以及頁緩衝器ΡΒ經連接至母一這些位元線。此外,每 一片串垂直向地連接數個記憶體單元MC,以及選擇問電 晶體SG係連接至此位元線。在第3圖内所示之範例中,此 四個記憶體單元MCOO直至MC30係經由此選擇閘電晶體 SG而連接至此位元線BLO和地線ARVSS。當此記憶體單 元MCOO係被選擇時,選擇器閘信號δ(3ΐ(^σδ<32〇進至高位 準’此選擇β閘電晶體SG變為可導電,以及此單元串係 連接至位元線BLO和地線ARVSS。字線WL〇〇係由第2圖内 所示標準電壓V:1,V2和V3之一所驅動,以及此位元線BL〇 移動至L或Η位準則耽視記憶體單元之導電性而定。此一 位元線位準係由此頁緩衝器ρΒ來探測。此頁緩衝器ρΒ係 一碩取緩衝電路,以及,一如下文中將予以解釋者,包含 一電路用以探測位元線位準和一自鎖電路用握持有讀取資 料。 第4圖係本具體例之此一觀點中快閃記憶體之示意性 概略圖。要簡化此事物,以四行一列之陣列係為此記憶體 單元陣列MCA而使用。每一記憶體單元^^⑶直至"。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -------------裝--------訂---------線 (請先闓tt背面之注意事項再填寫本頁) 12 487913 經濟部智慧財產局員工消費合作社印制π A7 B7 五、發明說明(9 ) 經由此選擇裔電晶體而連接至地線Vss和位元線BLO直至 BL3。位元線BLO直至BL3係經提供以頁緩衝器PBO直至 PB3 ° —外部輸入一輸出接頭1/〇係經由一輸入/輸出緩衝 器IOB而連接至所有四個頁緩衝器PB〇直至pB3。通過頁 緩衝器選擇信號YD1(0)直至(3)之使用,一頁緩衝器係連 接至輸入一輸出缓衝器IOB。 主控制電路10控制此頁緩衝器控制電路12,以及此頁 緩衝器控制電路12控制閘緩衝器PB。第4圖係一示意圖, 它解釋此讀取操作,並顯示用以讀取資料所需要之控制信 號。 一如第4圖之右方上之表内所示,記憶體單元mc〇係 在狀態L3内(Q2,Q1=0,1)。記憶體單元Mci係在狀態L2 内(Q2 ’ Ql=〇,〇),記憶體單元之MC2係在狀態L1内(Q2 ,Q1=0,1),以及記憶體單元MC3係在狀態L0内(Q2,Ql = l ’ 1)。因為母5己憶體早元握持兩個位元,此記憶體單元陣 列MCA實質地包含一列及四行,但邏輯上為兩列及四行 。在此’此咼排序位元Q2可以視為〇負資料,以及低排序 位元Q1可以視為1負資料。 第5圖係此具體例之此一觀點中之讀取緩衝器電路之 略圖。此一讀取緩衝器電路係第4圖内之頁緩衝器pb。此 一頁緩衝器PB有一自鎖電路LATCH包含反相器14和16。 此外,此頁緩衝器包含一 P型電晶體p 12,它係由一偏壓 控制彳§號PBIAS所控制’以及一 N型電晶體n 1 〇,它係由 一位元線選擇信號BLCNTRL所控制,它與未在此略圖中 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) .*1— ^1 丨 11111 ί請先閱讀背面之注意事項再填寫本頁) ij. --線· 13 487913 ii;f^r^#‘)財產局員工消費合作社印製 A7 B7 五、發明說明(10) 顯不之記憶體單元一起構成感測放大器,它們係連接至位 元線BL°亦即謂,藉使電晶體P12和N10可導電,並驅動 選擇之記憶體單元之字線,自此負載電晶體pi2之負、載電 流將要就是自位元線流入此記憶體單元内抑或不流動,耽 視記憶體單元是否係導電或不導電而定。其結果,此探測 節點SNS將移動至l或Η位準。 電晶體Ν7和Ν20構成第一自鎖反向電路,以及電晶體 Ν16和Ν1 8構成第二自鎖反向電路。當第一自鎖反向電路 之抵/則節點SNS係在高位準上時,此第一自鎖反向電路, 為回應於第一設定信號SET 1之此高位準,推動自鎖電路 之節點B至造成一反向之低位準。另一方面,當此探測節 點SNS係在Η位準上時,此第二自鎖反向電路,為回應於 第二設定信號SET2之高位準,推動此自鎖電路之節點八至 成一反向之低位準。依此,吾人可能使用此第一或第二設 定信號來倒逆或不倒逆(保持鎖定狀態)一自鎖電路,耽視 此初始自鎖電路狀態和探測節點SNS位準而定。 頁緩衝器ΡΒ有一電晶體Ν13,它係藉信號pgm〇N上 之程式而被控制,以及一電晶體Nil,它係以放電信號DIS 而被控制。藉使兩者電晶體可導電,自鎖電路之節點A可 以被迫地移動至低位準,以及此自鎖電路可以預設定至其 初始狀態。此外,此頁緩衝器PB有一頁緩衝器選擇電晶 體N25,它控制對輸入/輸出緩衝電路ιοΒ之連接,同時它 係由頁緩衝器選擇信號YDI之高位準而使其成為可導電。 此頁緩衝器PB係經提供以電晶體P2i,P22,P23,P24以 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) ^--------^-----I---^ (請先閱讀背面之注意事項再填寫本頁) 14 487913 經濟部智慧財產局員工消費合作社印製
A7 B7 五、發明說明(11) 及P26。當負載信號LD係移動至高位準時,程式資料係自 一外部源供應至此自鎖電路。業已自一記憶體單元讀取之 讀取貧料並鎖定於一自鎖電路者係由移動此讀取信號RD 至此南位準而輸出。 第6圖係一表,顯示於一讀取操作中每一信號及節點 之狀態。第7圖係一定時圖用於一讀取操作者。在第6圖中 ,此健存之資料,字線WL,設定信號SEt^SET2,鎖定 狀態,以及讀取資料係為此已被記錄於記憶體單元内之四 種狀悲(兩個位元之資料之組合)。第7圖顯示用於此頁緩 衝器控制電路12之控制信號,以及用於探測節點之信 號,以及當此快閃記憶體係被讀取時用於每一頁緩衝器内 之自鎖電路節點A和B之信號。 依此,記憶體單元MCO和頁緩衝器pB〇之操作係經顯 示於第6圖内為資料Q2=0以及Q1==1之線内以及第7圖之 PBO内。同樣地,記憶體單元MC1和頁緩衝器pb 1之操作 係經顯不於弟6圖内為為料Q 2=〇和Q1 == 〇之線内以及第7圖 之PB1内。記憶體單元MC2和頁緩衝器PB2之操作以& MC3 及頁緩衝器PB3之操作係同樣地顯示。 言買取操作之一般解釋將於提供一細節解釋之前提供。 在其中兩位元記憶體單元資料係被讀取之操作包合預設定 自鎖電路至其初始狀態,一第一循環在其中第一位元Q2 係經讀取,以及一第二循環在其中第二位元…係經讀取 。其中第一位元Q2係經讀取之第一循環中,此字線〜1係 經驅動至第二標準電壓V2。其中第二位元Qi資料係經笋 本紙張尺度適用中國國家標準(CNS)A4規格(2J〇x297公爱
487913 五、發明說明(12) 取之苐二循環包含一週期,在其中字線WL係被驅動至第 一標準電壓VI ’以及一週期,在該處它係被驅動至第三 標準電壓V3。 在初始狀態中,自鎖電路LATCH之在頁緩衝器内者 係再設定’俾使節點A移動至低位準以及節點b至高位準 。在此第一循環中,字線WL·係被驅動至第二標準電壓V2 。此第一自鎖反向電路N17係經啟動於第一設定信號SET! 係已移動至高位準時。其結果,自鎖電路之鎖定狀態係經 反向抑或保持依照此記憶體單元之狀態而定。特別地,在 狀態L2和L3内,探測節點SNS係在高位準上以及自鎖電路 係經倒逆。 在第二循環中,當字線WL係被驅動至第一標準電壓 V1時,此第一設定信號SET丨係再次地移動至高位準以及 第一自鎖反向電路N1 7係被啟動。在狀態l 1中,探測節點 SNS移動至高位準以及此自鎖電路係被倒逆。此外,當字 線WL係隨後被驅動至第三標準電壓V3時,此第二設定信 说SET2移動至高位準,以及在狀態L3内此探測節點SNS 移動至高位準以及自鎖電路係倒逆。其結果,在第二循環 内’資料係依照此第二位元Q1而經鎖定至此自鎖電路。 在第一和第二兩者循環内,自鎖電路LATCH内之f 料係自頁緩衝器PB發送至輸入/輸出緩衝器ιοΒ。 此讀取操作現在將以第6和7圖為基準而詳細地解釋。 為回應於一讀取指令,此主控制電路丨〇輸出一預設定信號 PRESET。為回應於此,頁緩衝器控制電路12促使信號 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -------------裝--------訂-------!線 (請先閱tt背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 16 經濟部智^財產局員工消費合作社印剔我 487913 B7____ 五、發明說明(13) PGMON和放電信號DIS上之程式移動至高位準,以及自 鎖電路LATCH之節點A經由電晶體N13和Nil而予以再設 定至低位準。依此,在自鎖電路之初始狀態中,節點A係 在低位準上以及節點B係在高位準上。 在第一循環中,此字驅動器,它在此略圖中未經顯示 者,促使字線WL被驅動至第二標準電壓V2,以及分段信 號SG1和SG2係亦被驅動至高位準。字線WL係被驅動之時 間係由自主控制電路1 〇之控制信號EVAL所控制。在同一 時間’此位元線控制信號BLCNTRL移動至高位準,電晶 體N10變為可導電,以及位元線BL係連接至頁緩衝器pB 。同時,當此偏壓控制信號PBIAS移動至L位準時,電晶 體變為可導電並供應電流至位元線BL。 當字線WL係V2時,記憶體單元MC3和MC2之在狀態 L0和L1(Q2=1)中者變為可導電。此位元線電流係被吸收 入記憶體單元内,以及探測節點SNS3和SNS3移動至低位 準。在顯明之對比下,當字線WL係V2時,狀態口和L3(Q2=〇) 内之έ己憶體單元MCI和MCO係未導電,以及探測節 和SNSO移動至高位準。隨後,回應於自主控制電路1〇之 設定信號,此頁緩衝器控制電路12移動此第一設定信號 SET1至高位準。電晶體N17,它係第一自鎖反向電路之一 部分者,係由是而被啟動。電晶體Νπ僅係在L2*L3狀態 (Q2=〇)中用於記憶體單元MCI和MC0可導電。它倒逆自鎖 電路LATCH之狀態並移動節點八至高位準和節點B至低位 準。亦即谓’ 一如第7圖内所示,此頁緩衝器?別和pB丨之 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ,—--------^ ------^---------^ {請先閱ti背面之注意事項再填寫本頁) 17 487913 經濟部智莛財產局員工消費合作社印製 A: B7 五、發明說明(I4) 自鎖電路係經倒逆,以及頁緩衝器pB2和pB3之自鎖電路 係保持於其原存狀態。 内部地址與··使能讀取,、時鐘呈同步地繼續改變,再度 月b使用於每一頁緩衝器之選擇信號γΕ)Ι(〇)直至γΐ)Ι(3)中來 移動至南位準於一時序中。在每一頁緩衝器内之自鎖電路 之狀態係經由輸入/輸出緩衝電路I〇B發送至輸入/輸出端 子I/O。一如第7圖内所示,·‘〇〇11,,係輸出至此輸入/輸出 端子作為第一資料Q2。 其次,每一頁緩衝器電路内之自鎖電路之狀態係如其 原狀地保持以及此第二循環開始。首先,當此字線WL係 被驅動至第一標準電壓…時,一如第7圖内所示,頁緩衝 器PBO,PB1和PB2内之探測節點SNS,它們係在狀態u, L2和L3中者,移動至高位準。當此第一設定信號係 移動至鬲位準時,電晶體N2〇以及Nn變為可導電。頁緩 衝器PB2之自鎖電路,其狀態在第一循環中曾經是在其初 始狀態(節點A=L,B=H)者,現在之狀態係經倒逆。 此外’當字線WL係被驅動至第三標準電壓V3而同時 保持此自鎖電路時,一如第7圖内所示,僅頁緩衝器pB〇 之抓測即點SNSO移動至高位準。當此第二設定信號SET2 係下一步移動至高位準時,電晶體N丨8變為可導電,以及 此第一自鎖反向電路N16係被啟動。在此頁緩衝器pB〇内 之自鎖電路中之節點A係移動至低位準並經倒逆。 在此一狀態中,節點A和B係分別地在狀態L3之頁緩 衝态刪以内之-自鎖電路中之低和高位準上,狀態L2之 本紙張尺度顧巾關家料(CNS)A4規格(210 X 297公爱) ----I--I — I — I— ·1111111 ^ ·11111111 (請先閱tt背面之注意事項再填寫本頁) 18 487913 A7 五、發明說明(15) 濟 部 智 .¾ 工 消 費 社 印 Μ 頁緩衝器ΡΒ1以内之高和低位準上,在狀態幻之頁緩衝哭 ΡΒ2以内之高和低位準上,以及在狀態L〇之頁緩衝哭 以内之尚和低位準上。這些狀態係繼續地發送至輪入/輸 出緩衝器電路ΙΟΒ。換言之,一如第7圖内所示,資料“1〇〇厂 係自輸入/輸出端子I/O發送。 一如上文所述,本具體例之此一觀點中之頁緩衝器電 路有一個自鎖電路,以及在此自鎖電路業已預設定至其原 始狀態之後,此第一資料Q2係讀取並經鎖定於第一循琿 内,隨後係輸出。此外,此第二資料QHf'藉應用此第一 循環鎖定狀態而讀取並鎖定於第二循環内,隨後係輸出。 依此,此頁緩衝器電路之構形係簡單,並沒有為完全控制 程序,諸如為每一循環預設定此内裝單一自鎖電路之需要 。因此,在本具體例之此一觀點中之頁緩衝器電路係有效 地作為用於一記憶體單元之讀取電路之具有一浮閘它記錄 多值資料者。 第8圖係快閃記憶體之另一示意性概略圖。此一構形 進一步地改良上述讀取操作之性能。一如第7圖内所示/ 此第一兩個位元之資料係自此記憶體單元讀取,藉讀取自 頁緩衝器PB之第-資料Q2,健存它於自鎖電路内,並串 列地發送它至輸入/輸出緩衝器I〇B。此第二資料〇 1隨後 係自έ己憶體單元讀取’儲存於頁緩衝器内,並串列地發送 至輸入/輸出緩衝器Ι〇Β。亦即謂,雖然在所有行内之戶^有 資料可以立刻自έ己憶體單元讀取至頁緩衝器,但資料僅可 自各頁緩衝器呈-時序地發送至輸入/輸出緩衝器Ι〇β。依 頁 訂 線 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公爱丁 19 - 五、發明說明(16) 此,頁緩衝器PB之數量愈大,為讀取操作所需要之時間 則愈長。 $日 在第8圖之快閃記憶體中,多個頁緩衝器係劃分成為 頁緩衝β群GPBO連接至偶數位元線,以及頁緩衝哭GpM 連接至奇數位元線。控制係經安排俾使當資料由一個頁緩 衝器群讀取者係被發送至輸入/輸出緩衝器電路ι〇β時,另 一頁緩衝器群係自記憶體單元讀取資料。藉以此一方式來 讀取,即令是當-長時間係需要為串列資料自數個頁緩衝 器轉移至輸人/輸出緩衝器電路咖,但需要用以讀取所有 資料之時間則可以縮短。 疋%圖供上述讀取操作用 於時間丁0時, 此第-資料Q2由此記憶體單元所持有者係由頁緩衝器, GPBO和頁緩衝器群GpB1兩者所讀取,並健存於自鎖電銘 内。此-操作呈如上文所述之同—方式發生。字線机传 驅動至第二標準電壓V2,以及第一設定信號si係移動至 南位準並讀取。此外,於時間TO時,此第-資料Q2,它 係健存於第—頁緩衝㈣附者,料列地發送至輸入 輸出緩衝器電路IOB。 厂 ^ T,此弟一資料Q2,它係儲存於第 頁緩衝器群GPB1中去,柃虫u 串列地發送至輸入/輸出緩衝 電路ΙΟβ,以及在同一時間 1』凡弟一 Ρ、枓Q1,它係被握持 記憶體單元内者,传名坌 β #在弟—Μ衝器群G P B G中讀取並 存於自鎖電路内。這此並 k 一 之标作減少了總讀取時間。 二資料Q1之讀取,如上述者,5人 上玫者,包含此字線WL係被驅 487913 A: 五、發明說明(17) 第一標準電壓VI,並隨後此自鎖電路係由第一設定信號 SET1倒逆或不倒逆。隨後,於字線wl係被驅動至第三標 準電壓V3之後’此自鎖電路係由第二設定信號SET2倒逆 或倒逆。 在時間T2中,與時間丁丨成對比者,當第二資料qi, 它係儲存於第一頁緩衝器群GPBO中者,係呈串列地發送 至輸入/輸出緩衝器電路][〇B,此第二資料G!,它係被握 持於記憶體單元内者,係在同一時間於第二頁緩衝器群 GPB1中讀取並儲存於自鎖電路内。在此亦是,此並聯操 作減>、了 X»賣取8^間。在最後時間丁 3内,此第二資料Q 1, 它係儲存於第二頁緩衝器群Ο?"内者,係串列地發送至 輸入/輸出緩衝器電路沁^。 一如上文所述,當多位元之資料係被握持於記憶體單 元内日^ ’要自記憶體單元讀取這些位元至一頁緩衝器之一 操作之並^地H化,以及以串列地自多個頁緩衝器發送這 些位元至輸入/輸出緩衝器電路之操作,能使此總讀取操 作被縮短。 經濟部智慧財產局員工消費合作社印製 ----7---:-------裝& (請先閱讀背面之注意事項再填寫本頁) .線. 在可數和偶數位元線之基礎上劃分成為子緩衝器群並 不須要。同時劃分成為兩個以上之群係可能。劃分之數目 亦可以依照由記憶體單元所握持之位元數而增加。 程式操作 快閃記憶體之程式操作含有此記憶體單元之持有兩個 位元之資料者將在下文中予以解釋。第1〇圖係用以解釋此 程式操作之快閃記憶體之一示意性概略圖。第丨丨圖係一略 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 21 487913 A7 B7 ♦ 經濟部智慧財產局員工消費合作社印製 五、發明說明(18) 圖,它解釋此程式輸入電路。第12圖,第13圖以及第14圖 係用於程式操作之定時圖。在本具體例之此一觀點中,顯 示於第10圖内所有記憶體單元内之資料將被規劃作為一範 例。此一貧料係一如第4圖所持有之資料完全相同。 一如第2圖内所示,此記憶體單元持有兩個位元之資 料’並因此係經規劃於四個臨限電壓狀態L〇直至内。 一如以一個位元貢料一樣,此規劃操作牽涉所有記憶體單 元之消除及臨限電壓之設定至!^〇。一電子隨後係依照要 予以規劃之兩個位元資料Q2,Q1而注射入此浮閘内,以 及此記憶體單元係位移至另一臨限電壓狀態,那就是至L ι ,L2或L3。依此,此規劃操作包含一循環,它移動此狀 悲至臨限位準L1,一循環移動它至L2,以及一循環移動 它至L3。在所有循環中,資料Q2,Q1之輸入以及相當記 1思體單疋之規劃係經實施。檢驗之重覆實施以及在規劃操 作之電子之注射内係一如記憶體單元之握持一個位元資料 者之規劃一樣。 在第10圖内所示快閃記憶體中,要予以規劃之此兩個 位疋之資料,Q2和Q1,係串列地自輸入/輸出端子1/〇輸 入,以及此程式輸入電路2〇依照兩個位元資料之組合而發 送此程式資料Pout,它顯示一程式是否存在者,至此頁緩 衝态PB。依此,在第ι 〇圖内所示之範例中,四組資料Q2 和Q1係串列地自輸入/輸出端子1/〇輸入,以及相當之程式 貧料Pout係串列地發送至四個頁緩衝器pB。當此程式資 料Pout係已貯存於所有頁緩衝器pB之自鎖電路内,電子 本紙張尺度過用中國國家標準(CNS)A4規格(210 X 297公复) --------^---------^ (請先閱讀背面之;i意事項再填寫本頁) 22 487913 A7 B7 五、發明說明(19) 丨裝一 (請先閱讀背面之注意事項再填寫本頁) 之注射入浮閘内以及檢驗操作係重覆。在此一時刻,電子 係/主射入έ己憶體單元内,它相當於此頁緩衝器,其中此程 式資料Pout顯示該一現存之程式係已儲存。 在第10圖中,此主控制電路1〇發送此預負載信號 PRELOAD至頁緩衝||控制電路12,它再設定此頁緩衝器 ,程式時間控制信號PH,它控制電子係經注射之間之長 度’此PH裝置信號PHSETUp,它控制在其中此位元線依 照程式資料到達理想之位準之裝置時間,以及此放電控制 信號PHDIS,它控制當電子係己注射之後之字線放電。此 主控制電路10亦發送程式資料控制信號PGM〇,PGM!, 和PGM2至程式輸入電路2〇,這些信號均係在高位準上於 已規劃入狀悲L1,L2和L3内時。此三種程式循環係由這 些控制信號所控制。 ;線· 經濟部智^〗財產局8工消費合作社印製 此程式輸入電路20在第11A圖中者包含一輸入閘電晶 體N30,它係由第一寫入賦能信號WEi所控制,一自鎖電 路22,反相器23和24,閘電晶體N31直至N34,它們係由 時鐘CK1直至CK4之依照程式資料控制信號PGM(^pGM2 所產生者所控制,一反或閘26,一輸出閘電晶體N3 5,它 係由第二寫入賦能信號WE2所控制,以及一自鎖電路27, 它握持此程式資料Pout。 上述時間CK1直至CK4係依照程式資料控制信號 PGM0-2而由時鐘產生電路所產生,它包含反或閘28及31 以及反相器29 ’ 30,32和33。第11C圖係一表,它顯示程 式資料控制信號PGM0直至PGM2和由它們所產生之時鐘 CK1直至CK4之間之關係。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 23 # 經濟部智慧財產局員工消費合作社印製 487913 A7 五、發明說明(20) 一如第丨^圖内所示,資料Q2和Q1係輪流交替地並串 列地自輸入信號DIN輸入至程式輸入電路2〇,與外部寫出 賦旎仏號\\^/之尾沿同步,以及此第一和第二寫入賦能信 5虎WE1和WE2係交替地輸出。依此,在對狀態L3之程式 循%中一如第12圖内所示者,資料(^和卩丨用於行〇,資料 Q2和Q1用於行1,資料用於行2,以及資料卩二和⑴ 用於行3者係與寫出軾能信號WE/同步地串列地輸入。此 要予輸入之第一資料Q2係鎖定入程式輸入電路中之自鎖 電路22上,並係與要予以下一個被鎖定之資料卩丨一起進 入反或閘2 6内。 在此L3位準程式循環中,程式資料控制信號pGM2係 經控制於咼位置處,以及因此時鐘CK1直至CK4,一如第 11C圖内所示者,係經控制於..hlhl”中,以及電晶體N31 和N33變為可導電。依此,為資料Q2之此非反向資料以及 為資料Q1之反向資料係輸入至反或閘26内。此即謂,當 Q2=0以及Ql = l之組合,它相當於狀態。者,係進入時, 此程式資料Pout移動至低位準。在顯示於第12圖内之匕3程 式循環中,此程式資料變成“LHHH,,。第11D圖顯示此程 式資料Pout之為各行所產生者要對程式資料信號pgm〇直 至PGM2—致。在此-、圖表内,“丨,,和*·〇··分別地相當於位 準Η和位準L。 一如上文所述,此程式輸入電路20,利用程式資料控 制信號PGM0直至PGM2,以用於輸入資料Q2*Q1之特殊 組合之程式,產生此程式資料pout=L,它們係經產生以 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---------------------·1111111· (請先閱讀背面之注意事項再填寫本頁) 24 487913
五、發明說明(21) 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 、要予以規劃之狀態一致。當此資料並不相當於特殊輪入 貧料組合時,程式資料P〇m==H以非程式係經產生。此一 程式資料Pont係供應至所有頁緩衝器pb ,並係儲存於自 鎖電路LATCH内。隨後,電子係依照儲存之程式資料而 注射入相當之記憶體單元内。 現在’特殊程式操作將利用第12,第13和第14圖作為 基準而解釋。在本具體例之此一觀點中,一 L3位準程式 操作係經實施,緊接以一L1位準程式操作,以及最後一 狀態L2程式操作。不過應予說明者,即任何排序可以為 這些操作而設定。下列解釋言及程式及寫出操作兩者,以 及在兩者狀況中此操作包含電子之注射入記憶體單元之浮 閘内。 此L3程式操作將利用第丨2圖作解釋。首先,要予 寫出之資料係輸入入反及型快閃記憶體内。此寫出資料 載指令之相當於狀態L3者係首先輸入,程式資料控制 號PGM2係轉換至高位準以能使資料之負載相當於L3狀態 。其次,用於寫入資料將裝入其内之行地址之開始點係被 規定。當此地址係經規定之同時,此偏壓控制信號pBIAs 係設定至低位準,第一設定信號SET]係設定為高位準, 以及自鎖電路LATCH之用於頁緩衝器pB0直至pB3者有 點A設定至高位準以及節點b設定至低位準。其次,寫 資料係依照外部控制裝置而輸入。此資料Q2*Q1要予 記錄入同一記憶體單元内者係呈q2,〇1排序繼續地輸 。此資料Q2和Q1自輸入/輸出端子1/〇輸入者係在第η 以 信 即 入 以 入 圖 ----:---^-------裝 j f請先閱讀背面之注意事項再填寫本頁) --線. 25 A: 經濟部智慧財產局—工消費合作社印製 五、發明說明(22 中所不之程式輸入電路2〇中邏輯地同步化。此同步化之資 料,此程式資料Pout,隨後係輸入入相當之頁緩衝器内, 以及隨後儲存入自鎖電路中。一如第12圖内所示,為 位準程式’一自鎖電路係設定於每一頁緩衝器内如下。 頁緩衝器PBO : P〇ut=低;A一0=低;B—0=高 頁緩衝器PB1 : P〇ut=高;A一 1 =高;B一 1 =低 頁緩衝器PB2 : P〇ut=高;A一2=高;B一2 =低 頁緩衝器PB3 : P〇ut=高;A一3 =高;B_3 =低 在此,如果節點A係低時,此位元線Bl移動至低位準 ,以及資料係寫出至相當之記憶單元(電子係被注入)。如 果節點A係高時,資料之寫入係被禁止。在上述狀況中, 貝料係寫入至記憶體單元^1(:〇,它相當於頁緩衝器pB〇。 當寫入資料係輸入之後,相當於狀態L3之一寫入開 始才曰令之輸入,依照儲存於頁緩衝器之自鎖電路中之寫入 貧料而開始此寫入操作。在此一範例中,資料係呈一寫入 驗也寫入,寫入驗證......(程式檢驗,程式,程式檢驗) 順序而寫出。在第12圖中,為簡化起見,吾人假定充分之 資料業已藉一寫入操作而寫入至記憶體單元。 首先’寫入驗證在此時發生。寫入驗證係僅當頁緩衝器鎖 定之節點A係低位準時完成。驗證程序係大體上一如讀取 操作者相同,但在對此上,此頁緩衝器係不首先設定。一 電壓V3, ’它係較標準電壓v3些許地為高者,係應用於字 線WL0電壓V3’可以一如電壓V3相同,它係經應用供讀取 才木作用者’但它亦可以是不同。正常地,V3,係經設定較 本紙狀度翻—家鮮(CNSMi祕⑵〇 x 297公爱) --------------^--------^---------線 (碕先閱讀背面之注意事項再填寫本頁> 經濟部智慧时產局員工消費合作社印製 487913 A7 __ _ _B; - ' -------—-- 五、發明說明(23 ) V3為南以放置它某些邊限达離讀取狀態。寫入驗註發生 於一寫入操作之前,以及因此沒有資料係尚未在記憶體單 元内寫出。依此’此§己彳思體單元均係可導電,以及探測節 點SNS係在低位準處。即令是如果一高脈衝係應用於第一 設定信號SET1時,因此,在所有頁緩衝器内鎖定之狀態 將是被固定。 其次’此寫入操作係經實施。在一寫入操作中,此程 式控制#號PGM ON係设定於南位準上。因此,自鎖電路 LATCH之節點A在每一頁緩衝器内者係電連接至位元線, 並依照貯存於每一自鎖電路中之寫入資料發生寫入。因 此,此電壓,或一寫入禁止電壓係應用於此位元線BL。pH 裝置控制信號PHSETUP係在其中設定於高位準上之時間 係經設定,俾使此一位元線BL可以是適當地被充電或放 電。其次,藉設定此程式時間控制信號PH於高位準上, 南電壓VPP係應用於字線WL。此一上昇之電壓vpp應用 於寫出應力至έ己憶體單元,並係大約地為2〇v。不過應予 說明者,此一電壓软視記憶體單元處理參數而定,以及因 此不需要永遠是20V。當電壓Vpp係已應用於字線至一定 時間長度之後,隨後,此放電控制信號pHDIS將設定至高 位準,以及電壓vPP之原係已應用於字線WL者將被放電。 其次,此寫入驗証週期開始。此程序係一如上文所解 釋者。此一時刻,吾人假定適當資料業已在記憶體單元内 寫出,並因此當一高脈衝係應用於第一設定信號SET丨時, 此捸測節點SNS—0在頁緩衝器pBU内者到達一高位準。依 ------^---------^ —Awi J, (請先閱讀背面之注意事項再填寫本頁)
487913 A7
裝 487913 A7 五、發明說明(25 上字線WL。此一寫驗證在寫操作之前發生,並因此資料 尚未寫入記憶體單元内,即令是當一高脈衝係應用於第一 設定信號SET1時亦然。由於此選擇之位準SNS係抵位準 ’故所有頁緩衝器之鎖定將保持其狀態。 其次,此寫操作係實施。電壓Vpp已應用於字線WL 者應用一寫應力至記憶體單元並係大約17V。在u位準之 臨限電壓係低位準以及極少電子係被注射。因此,此電壓 係較用於L3位準者為低。不過應予說明者,在u和幻位 準處使用以寫入之相同電壓Vpp亦可以使用。 頁 2 下 γ 寫驗e係經輸入。此程序係一如先前所觸釋 者。此一時刻吾人假設適當資料業已寫入記憶體單元内, 並因此當一高脈衝係應用於第一設定信號SET1時,在 緩衝器PB2内之探節點SNSJ^f移動至高位準。依此,a _ 將疋尚位準而B一2將是低位準,以及寫驗證將通過。此將 終結此寫操作。 於 敢後位準L 2之寫入將利用第14圖來作解釋。用 寫貢料之輸入程序係一如用於口和匕丨位準寫入者相同 及 裝 行 置 盲先,一寫資料裝入指令之相當於L2者係經輸入,以 寿王式 料控制^號pGM丨係移動至高位準以軾能要予以 入之L2資料。下一步,在指定寫資料將被裝入其内之 地址之開始點之後,寫資料的和…係依照外部控制裝一 而輸入。此頁緩衝儲存器係利用程式輸入電路2〇之邏輯合 成而設定如下: 頁緩衝器PBO ·· pout=高;八一〇=高;3一〇=低 本纸張尺度適用中國國豕“準(CNS)A4規格(2】〇 X 297公爱 A7 五 B7 頁緩衝器PB1 : pout=低 頁緩衝器PB2 : P〇ut=高 頁緩衝器PB3 : P〇ut=高 八一1=低;3一卜高 A—2 =高;B—2 =低 A 3 =高;3 =低 經濟部智莛財產局員工消費合作社印製 依此,資料係經寫入記憶趙單元内,它相當 器PB1。 ^ 當寫資料係輸入之後,寫開始點之相當於L2之輸入 依儲存在頁緩衝鎖存器中之寫資料而開始寫出。首先, 寫驗㈣實施。寫驗證僅當頁緩衝器自鎖電路之節點八係 低準時發生。在此,標準電壓V2,,它係較標準電壓^些 許地為高者,係應用於字線WL。電壓V2,可以一如電壓V2 相同匕係在一讀取操作所使用者,或者它可以是不同。 正常地,V2,係經設定,俾使V3>V2,>V2。此將消除該邊 限係自此讀取狀態保持。在此寫驗證中,由於記憶體單元 係尚未規劃,故頁緩衝鎖存器電路保持其狀態。 下步,此寫操作係經實施。藉改變此程式時間控制 位號PH至高位準,此上昇之電壓Vpp已應用於字線者係大 約為1 8 V。至為恰當者即此_電壓係較用於L3者為低但較 用於L1者為高。不過應予說明者,即此一電壓可以是一 如在其他Vt位準處理之寫入中所使用之上昇電壓v卯相同 〇 下步,寫驗證係經實施。此程序係一如先前所解釋 者。在此,吾人假設足夠資料業已寫入記憶體單元内,並 因此當一高脈衝係應用於第一設定信號SET1時,頁緩衝 器PB1内之探測節點SNS—1移至高位準。依此,自鎖電路 請 先 閱 η 背 面 之 注 意 事 I 項 I 再 I 填 · 寫裝 本衣 頁 訂 ▲ 本紙張瓦度適用中國國豕標準(CNS)A4規格(210 X 297公爱) 30 487913
五、發明說明(27) 中之即點A-1係高位準而Bj係低位準,以及寫驗證係通 過。此將終結此寫操作。 (請先閱讀背面之;i意事項再填寫本頁) 一如上文所述,此程式輸入電路依照寫資料之組合產 生顯示一程式是否存在之程式資料。依此,此程式資料係 儲存於一讀取緩衝器電路以内之自鎖電路中,以及程式操 作係經依照所有狀態L1,L2和L3内之程式資料而實施。 在上述範例中,當資料係自外邊輸入者,資Q2#qi ,它基本上係不連續者,必須輸入一如連續地用以寫出。 除了用於此一點外,此頁緩衝器基本上係一如在單值反及 快閃記憶體中者一樣,能使多值資料之寫出。同時,經說 明於下之方法可以用來消除係被連續地輸入之非連續資 Q2和Q1之缺點。 經濟部智慧財產局員工消費合作社印制於 第15圖解釋另一程式輸入電路。一如第15八圖内所示 ,有數個程式輸入電路2〇以相當於若干頁緩衝器。要予輸 入之對照之資料Q1*Q2係儲存入每一程式輸入電路2〇内 之兩個自鎖電路中。換言之,一如第15B圖内所示,每一 程式輸入電路係經裝備以兩個自鎖電路22和40。此Q1裝 入信號Q1 LOAD促使電晶體N41變為可導電,以及資料Q1 係裝入自鎖電路40内。此Q2裝入信號Q2 LOAD促使電晶 體N30變為可導電,以及資料Q2係經裝入自鎖電路22内。 隨後’時鐘信號CK1直至CK4係經產生如第15C圖内之表 中所示’以相當於程式資料控制信號PGM0直至pgm2, 它們係依照要予以產生之位準L〇、l 1和L2而產生者。此 程式資料信號pout隨後係依照資料q〗和q2組合而輸出。 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) 31 487913 A7 五、發明說明(28) 由於自鎖電路40業已添加入 八罘DC圖之表内,故時鐘cK3 和CK4位準係第lie圖内所+矣由十前l 口門所不表内之那些時鐘之反向。除 了此點之外,私式輸入電路择令 包格您棕作如一如上文所述之電路 一樣。 -如上文所解釋者,程式輸人電路2()之數目係一如記 憶體單元之數目一樣,它可以有資料在同一時間寫入其内 。此即意指當寫資料係自_外部源輸人時,為要予以在外 部再配置資料之需求即消失。如果寫資料係自外部源進人 呈-如讀取資料之相同順序時,它可以暫時性地被健存於 ^輯合成電路内。稍後’相當於寫位準之寫資料係自動地 邏輯地合成化於此裝置内,並自動地轉移至相當於程式資 料Pout之頁緩衝器内,以及資料將在每一寫位準處寫出。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 第16和17圖係詳細之寫出㈣圖於程式輸入電路係被 使用時。它們不同於上述第12、13和14圖如下。一如第“ 圖内所示,四行之資料q2係首先輸入並儲存於相當之程 式輸入電路20之自鎖電路22内,隨後四行之資料φ係輸 入並儲存入相當之程式輸入電路2〇中之自鎖電路4〇内。此 後,資料係在該排序中寫入至L3、U*L2位準。亦即, 資料Q2和Q1並不必須要分開地為每一寫操作而輸入至每 一位準。 一如第14圖所示,當資料係寫入至位準L3時,此程 式資料控制信號PGM2係設定為高位準,以及低位準係鎖 存至頁緩衝器PBO以内之自鎖電路中之節點a—〇。此高位 準係鎖存至頁緩衝器内之其他節點A一丨、A一 2和A一3。依 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐 487913 A7 &濟部智髮^產局員工消費合作社印製 五、發明說明(29) 此,在後者之程式操作中,電子係僅注射入相當於頁緩衝 器PBO之I己憶體單元内。當在位準L3内用以寫出資料之寫 驗證,寫操作,和寫驗證,一如第16圖内所示者發生時, 操作移動至第17圖内所示之那些。此程式資料控制信號 PGMO係设定至為向位準,以及位準L1之寫入開始。隨後 ,程式貧料控制信號pGMHs設定為高位準,以及位準u 寫出開始。此寫驗證和寫操作係一如上文所述。 第18圖係记憶體裝置之示意圖,它有多個快閃記憶體 。在第18®所示之範例中,_程式輸人電路珊經提供作 為一外部電路供四個快閃記憶體裝置用,PMO直至PM3。 當多個記憶體裝置,例如記憶體卡片,係裝置在一起時, 共用程式輸入電路2 〇之裝設能減小那些快閃記憶體裝置内 之B曰片之大小。吾人寧願該共用程式輸入電路⑼可储存用 於此行之資料Q2和Q1之係在同一間時地被規劃者,一如 苐15圖内所示。 一如上文所示,本發明能使一讀取緩衝電路之安排在 非依電性記憶體中具有一簡單之電路構形,它有記憶體單 元用以記錄多值資料。此外,本發明能使程式輸入電路之 設置’它,根據多位之資料之組合,產生顯示一程式是否 存在之程式資料。 本發明之範圍係不受限於上述具體例之觀點,但延伸 至包括本發明如在申請專利範圍和任何等意中所說明者。 本紙張中關家標準(CNS)A4規格(2〗G X 297公爱)_ (請先閱讀背面之注意事項再填寫本頁) 裝··
Ί I I I n I 訂---------線--- 33 487913 A7 B7 五、發明說明(30 元件標號對照 經 濟‘ 部 智 慧 財 產 局 工 消 費 合 社 印 製 10…主控制電路 P12…電晶體 12…頁緩衝器控制電路 N10…電晶體 14,16···反相器 N17,N20…電晶體 20…程式輸入電路 N16.N18…電晶體 22.27···自鎖電路 N13.N1L···電晶體 23.24···反相器 N25…電晶體 26…反或閘 I/O B…輸入/出緩衝電路 28.3卜··反或閘 P21,22,23···電晶體 29,30,32,33···反相器 P24.26···電晶體 40…自鎖電路 SNS1.2…節點 Q1.Q2…資料 GPB0小··頁緩衝器群 L 1.2.3…狀態 N30…輸入閘電晶體 BL0-3···位元線 N31.34···閘電晶體 PB···頁緩衝器 CK1-4…時鐘 WL···字線 PGM0-2 · · ·程式資料控制信號 SG…選擇閘 N35…輸出閘電晶體 CG…控制閘 N41…電晶體 MC…記憶體單元 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------------I I 訂·------I I (請先閱讀背面之注意事項再填寫本頁) 34
Claims (1)
- AS i -—~ -^一 _ 、申請專利範圍 L 一種非依電性記憶體,包含: 數個單元電晶體,它持有一 2N個臨限電壓狀態(n ^2); 數個位元線和字線,該單元電晶體係對其連接者 ;以及 一讀取緩衝器電路,經連接至該位元線,用以探 測該單元電晶體之臨限電壓狀態;以及 其中該磧取緩衝電路另包含一自鎖電路,它依照 該探測之臨限電壓狀態來鎖存讀取資料,以及一第一 和第二鎖存反向電路,它倒逆該自鎖電路之鎖定狀態 成為第一和第二狀態; 其中當被握持在該單元電晶體内之第一位元之資 料係要予讀取時,該讀取緩衝器電路,依然此探測之 第一和第二,或第三及第四臨電壓狀態而使用該第一 鎖存反向電路來倒逆或不倒逆有一初始狀態之自鎖電 路’隨後輸出此鎖存狀態作為第一位元之資料;以及 其中當由單元電晶體所握持之第二位元之資料係 要予以讀取時,該讀取緩衝器依照此探測之第一或第 二臨限電壓狀態而使用該第一鎖存反向電路來倒逆或 不倒逆此相當於該第一資料之鎖存狀態,隨後依照後 續地探測之第三或第四臨限電壓狀態而使用該第一鎖 存反向電路來倒逆或不倒逆此鎖存狀態,以及隨後輸 出此鎖存狀態作為第二位元之資料。 2.如申請專利範圍第1項之非依電性記憶體,其中該單元 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -------:-------裝 s J (請先閱讀背面之注意事項再填寫本頁) 訂. 線- 經濟部智慧財產局員工消費合作社印製 35 AS BS C8 D8 圍 六、申請專利範 I晶體有浮閘之累積電荷者,以及控制閘之係連接至 該字線者; 其當第一位元之資料係讀取時,該第一和第二臨 限電壓以及第三和第四臨限電壓之間之第二標準電壓 係應用於該字線;以及 其中當第二位元之資料係讀取時,第一和第二臨 限電壓之間之第一標準電壓係應用於該字線,並隨後 此第三和第四臨限電壓之間之第三標準電壓係應用於 該字線。 3·如申料利範圍第1項之非依電性記憶體,纟巾該讀取 緩衝裔電路之自鎖電路係於該讀取操作之前再設定至 初始狀態。 4.如申請專利範圍第!項之非依電性記憶體,#中該第一 鎖存反向電路係回應於一第一設定信號而致動,俾使 該自鎖電路係該自鎖電路之第-節點移動至任-此高 或低位準而反向;以及 其中,1¾第二鎖存反向電路係回應於_第二設定 信號而致動,俾使該自鎖電路係以該自鎖電路之第二 節點移動至任一此高或低位準而反向。 5·如申請專利範圍第!項之非依電性記憶體,彡中該數個 位元線包含-第-位元線群和一第二位元線群; 其中該讀取緩衝器電路另包含一第一讀取緩衝器 電路群,其每-讀取緩衝器電路係連接至第一位元線 群,以及-第二讀取緩衝器電路群,其每一讀取緩衝 ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經4部智慧財產局員工消費合作社印製36 i i 經濟部智慧財產局員工消費合作社印製 ____ cs --—- 六、申請專利範圍 ^-- 器電路係連接至第二位元線群; ::中同一時間地作為此第-資料係自該第二讀取 、’衝卯I路群輸出,該第_讀取緩衝 鎖存自該單元電晶體之第二位元;以及 …:中同-時間地作為此第二資料係自該第一讀取 緩衝裔電路群輸出,該第二讀取緩衝器電路群讀取並 鎖存自該單元電晶體之第二位元。 •如申叫專利範圍第5項之非依電性記憶體,其中該第一 及第二讀取緩衝器電路群串列地輸出此讀取之第一和 第二資料。 7· 一種非依電性記憶體,包含·· 夕個單70電晶體之握持2N個臨限電壓狀態者(N - 2) 夕個位元線和字線,該單元電晶體係對其相連接 者; 印取緩衝電路,經連接至位元線,用以探測該 單元電晶體之臨限電壓狀態;以及 一式輸入電路,為回應於第一位元之資料輸入 ,以及較第一位元為低之排序之第二位元,它輸出顯 不一程式是否存在之程式資料;石及 其中:於偏程時’該讀取緩衝電路鎖存該程式資 料’並改變位元線至相當於程式資料之狀態,以及該 程輸入電路依照該第一和第二位元之組合輸出該程式 資料於一第一循環中,用以自一第一狀態,它係一消 本紙張尺度適用中國國家標準(CNS)A4規格咖x 297公爱) f ^ -----I ^---------^ I I I I ^ (請先閱讀背面之注意事項再填寫本頁) 37 六 Φ 經濟部智慧財產局員工消費合作社印制衣 申凊專利範圍 除狀態,偏程^ 二堝柱至弟一狀怨,在一第二循環中,用以 自弟一狀態偏程至一第二狀能 , 禾一狀怨,以及在一第三循環中 ,用以第一狀態偏程至一第四狀態。 8.如申請專利範圍第7項之非依電性記憶體,其中該嚴元 電晶體包含一浮閘,它累積電荷,以及-控制閘,它 係連接至該字線;以及 於偏程中,在第-循環中一電荷係應用於該浮問 ,俾使單元電晶體經規劃成為第二狀態,在第二循環 中,一電荷係應用於浮閘,俾使單元電晶體經規劃成 為第三狀態,以及在第三循環中,一電荷係應用於浮 閘,俾使單元電晶體經規劃成為第四狀態。 .如申叫專利範圍第7項之非依電性記憶體,其中該程式 輸入電路,以在第一直至第三循環中所產生之一程式 資料控制信號,藉邏輯地合成該第一和第二位元之資 料而產生該程式資料。 10.如申請專利範圍第7項之非依電性記憶體,其中該程式 輸入電路包含一資料鎖存電路,它鎖存該第一和第二 位元之資料’俾使該程式資料係以第一直至第三循環 中所產生之第一直至第三程式資料控制信號,藉邏輯 地合成此鎖存之第一和第二位元之資料所產生。 11 · 一種非依電性記憶體裝置,包含: 多個非依電性記憶體,每一該記憶體包含握持2N 個臨限電壓狀態(N g 2)之單元電晶體,多個位元線和 字線經連接至該單元電晶體,以及讀取緩衝器電路連 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 38 487913接至該位元線,用以探測在該單 +疋I晶體内之臨限雷 壓狀態;以及 一程式輸入電路,它係為該多 q Λ夕個非依電性記憶體 呈共有地提供,以及該輸出程式資料,為回庫於一第 元之資料以及較第一位元為低之排序之第二位元 之資料之輸入而顯示程式之是否存在;以及 其中於-偏程中,在該非依電性記憶體内之讀取 緩衝電路鎖存該程式資料並依照程式資料改變位元線 之狀態;以及 其中該程式輸入電路,在一第一循環中依照該第 一和第二位元資料之組合而輸出該程式資料,用以自 一第一狀態,它係一消除狀態者,規劃至第二狀態, 在第一循環中,用以自此第一狀態規劃至一第三狀態 :以及在第三循環中,用以自此第一狀態規劃至一第 四狀態。 0 ^ 裝------訂---------線 {請先閱讀背面之注意事項再填寫本頁)經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) 39
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000199601A JP3942342B2 (ja) | 2000-06-30 | 2000-06-30 | 多値データを記録する不揮発性メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
TW487913B true TW487913B (en) | 2002-05-21 |
Family
ID=18697588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089126763A TW487913B (en) | 2000-06-30 | 2000-12-14 | Nonvolatile memory for storing multivalue data |
Country Status (6)
Country | Link |
---|---|
US (1) | US6288936B1 (zh) |
EP (1) | EP1168361B1 (zh) |
JP (1) | JP3942342B2 (zh) |
KR (1) | KR100589928B1 (zh) |
DE (1) | DE60029206T2 (zh) |
TW (1) | TW487913B (zh) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE40110E1 (en) * | 1999-09-20 | 2008-02-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device for storing multivalued data |
IL148834A (en) | 2000-09-10 | 2007-03-08 | Sandisk Il Ltd | Removable, active, personal storage device, system and method |
EP1195416A3 (de) * | 2000-10-05 | 2005-12-28 | Degussa AG | Polymerisierbare siliciumorganische Nanokapseln |
JP4044755B2 (ja) * | 2000-12-12 | 2008-02-06 | 三星電子株式会社 | 不揮発性半導体メモリ装置及びそれのプログラム方法 |
JP3631463B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6480419B2 (en) * | 2001-02-22 | 2002-11-12 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
EP1331238A3 (de) * | 2002-01-23 | 2004-01-14 | Degussa AG | Gemisch kettenförmiger und cyclischer Siloxanoligomerer, dessen Herstellung und dessen Verwendung |
US6836432B1 (en) * | 2002-02-11 | 2004-12-28 | Advanced Micro Devices, Inc. | Partial page programming of multi level flash |
US6847550B2 (en) * | 2002-10-25 | 2005-01-25 | Nexflash Technologies, Inc. | Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor |
DE10336544A1 (de) * | 2003-08-05 | 2005-02-24 | Degussa Ag | Zweikomponentenbeschichtungssystem für die Ausstattung glatter Oberflächen mit "Easy-to-clean" - Eigenschaften |
WO2006011222A1 (ja) * | 2004-07-30 | 2006-02-02 | Spansion Llc | 半導体装置および書き込み方法 |
US7466588B2 (en) * | 2004-10-07 | 2008-12-16 | Nokia Corporation | Method for improving programming speed in memory devices |
US7769963B1 (en) * | 2005-02-09 | 2010-08-03 | Tc License Ltd. | RF tag system with single step read and write commands |
KR100680478B1 (ko) * | 2005-03-22 | 2007-02-08 | 주식회사 하이닉스반도체 | 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법 |
KR100600301B1 (ko) * | 2005-05-25 | 2006-07-13 | 주식회사 하이닉스반도체 | 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법 |
KR100648286B1 (ko) | 2005-07-04 | 2006-11-23 | 삼성전자주식회사 | 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치 |
KR100642892B1 (ko) * | 2005-07-19 | 2006-11-03 | 주식회사 하이닉스반도체 | 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법 |
KR100648290B1 (ko) * | 2005-07-26 | 2006-11-23 | 삼성전자주식회사 | 프로그램 속도를 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법 |
KR100742278B1 (ko) | 2005-11-23 | 2007-07-24 | 삼성전자주식회사 | 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치 |
WO2007095217A1 (en) * | 2006-02-15 | 2007-08-23 | Micron Technology, Inc. | Single latch data circuit in a multiple level cell non-volatile memory device |
ITRM20060074A1 (it) * | 2006-02-15 | 2007-08-16 | Micron Technology Inc | Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli |
KR100854903B1 (ko) | 2006-05-10 | 2008-08-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 프로그램 방법 |
EP2052390B1 (en) * | 2006-07-31 | 2015-06-03 | SanDisk 3D LLC | Method and apparatus for reading a multi-level passive element memory cell array |
KR100866954B1 (ko) | 2006-09-29 | 2008-11-05 | 삼성전자주식회사 | 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법 |
JP5016888B2 (ja) * | 2006-10-04 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100816162B1 (ko) * | 2007-01-23 | 2008-03-21 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 장치 및 셀 특성 개선 방법 |
JP5111882B2 (ja) * | 2007-02-09 | 2013-01-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100826654B1 (ko) * | 2007-04-24 | 2008-05-06 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 동작방법 및 이를 위한 제어회로 |
JP5150245B2 (ja) | 2007-12-27 | 2013-02-20 | 株式会社東芝 | 半導体記憶装置 |
KR101513714B1 (ko) * | 2008-07-09 | 2015-04-21 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
KR101618311B1 (ko) | 2010-02-08 | 2016-05-04 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 읽기 방법 |
KR20120045202A (ko) | 2010-10-29 | 2012-05-09 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 프로그램 방법 |
KR101278103B1 (ko) * | 2011-09-26 | 2013-06-24 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
KR20140148132A (ko) * | 2013-06-21 | 2014-12-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
US9812223B2 (en) * | 2013-06-21 | 2017-11-07 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
JP5901712B2 (ja) * | 2014-08-29 | 2016-04-13 | 株式会社日立製作所 | 半導体装置および情報処理装置 |
KR102406664B1 (ko) * | 2016-02-24 | 2022-06-08 | 삼성전자주식회사 | Otp 메모리 및 그것의 데이터 기입 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3153730B2 (ja) * | 1995-05-16 | 2001-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100332950B1 (ko) * | 1998-04-10 | 2002-08-21 | 삼성전자 주식회사 | 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법 |
-
2000
- 2000-06-30 JP JP2000199601A patent/JP3942342B2/ja not_active Expired - Fee Related
- 2000-12-06 DE DE60029206T patent/DE60029206T2/de not_active Expired - Lifetime
- 2000-12-06 EP EP00310853A patent/EP1168361B1/en not_active Expired - Lifetime
- 2000-12-12 US US09/734,233 patent/US6288936B1/en not_active Expired - Lifetime
- 2000-12-14 TW TW089126763A patent/TW487913B/zh not_active IP Right Cessation
-
2001
- 2001-02-06 KR KR1020010005561A patent/KR100589928B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20020003074A (ko) | 2002-01-10 |
EP1168361B1 (en) | 2006-07-05 |
EP1168361A2 (en) | 2002-01-02 |
JP2002025277A (ja) | 2002-01-25 |
KR100589928B1 (ko) | 2006-06-15 |
JP3942342B2 (ja) | 2007-07-11 |
DE60029206D1 (de) | 2006-08-17 |
US6288936B1 (en) | 2001-09-11 |
EP1168361A3 (en) | 2004-09-01 |
DE60029206T2 (de) | 2006-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW487913B (en) | Nonvolatile memory for storing multivalue data | |
TWI643195B (zh) | 半導體儲存裝置及其讀出方法 | |
TW451481B (en) | Nonvolatile semiconductor memory device | |
US9437302B2 (en) | State-dependent lockout in non-volatile memory | |
US7529130B2 (en) | Semiconductor memory device | |
KR102069864B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
TW389909B (en) | Nonvolatile semiconductor memory device and its usage | |
JP3153730B2 (ja) | 不揮発性半導体記憶装置 | |
CN101180682B (zh) | 一种在非易失存储器中节省功率的读取和编程检验的方法 | |
TW550573B (en) | Gapless programming for a NAND type flash memory | |
US7511997B2 (en) | Semiconductor memory device | |
JP4977843B2 (ja) | 面積が減少したページバッファ回路とその読み出し及びプログラム動作方法 | |
CN109102829B (zh) | 用于储存装置的状态相关的感测电路和感测操作 | |
US20110188317A1 (en) | Non-volatile memory with fast binary programming and reduced power consumption | |
CN101512662A (zh) | 基于使用耦合感测邻近者来对非易失性存储器中的相邻存储元件之间的耦合进行补偿 | |
TW201044392A (en) | Non-volatile memory and method for ramp-down programming | |
CN101512667A (zh) | 具有在编程期间的耦合补偿的浮动栅极存储器 | |
JPH0793979A (ja) | 不揮発性半導体記憶装置 | |
CN101802925A (zh) | 控制门线架构 | |
KR102194907B1 (ko) | 반도체 기억장치 및 독출 방법 | |
TWI771262B (zh) | 半導體裝置及連續讀出方法 | |
JP7025472B2 (ja) | 半導体装置 | |
JPH09198882A (ja) | 不揮発性半導体記憶装置 | |
CN105845175B (zh) | 存储器装置及应用其上的方法 | |
TWI334142B (en) | Method for using non-volatile storage and non-volatile storage system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |