JP2002025277A - 多値データを記録する不揮発性メモリ - Google Patents

多値データを記録する不揮発性メモリ

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Abstract

(57)【要約】 （修正有） 【課題】多値記録不揮発性メモリにおける簡単な構成の
読出しバッファ回路で、且つ、多値をプログラムするに
好適なプログラム回路。 【解決手段】ビット線に接続され、２2の閾値電圧状態
を保持可能なセルトランジスタＭＣの閾値電圧状態を検
出する読出しバッファ回路PBを有する。該回路は、２ビ
ットのデータを読出す。その為に、該回路は、検出され
た閾値電圧状態に従って、読出しデータのラッチ回路お
よび、ラッチ状態を第１、第２の状態に反転する第１、
第２のラッチ反転回路を有する。読み出しバッファ回路
は、第１のビットを読出す時、ラッチ回路を、検出され
た閾値電圧状態に応じ、第１のラッチ反転回路で反転／
非反転し、そのラッチ状態を第１のデータQ2として出力
する。更に、該回路は、第１のデータ対応のラッチ状態
および閾値電圧状態に応じて、第１、第２のラッチ反転
回路で反転／非反転し、ラッチ状態を第２のデータQ1と
して出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多値データを記録
する不揮発性メモリに関し、特に、メモリセルに記録さ
れた多値データを簡単な構成で読み出すことができる読
み出しバッファ回路を有する半導体不揮発性メモリに関
する。
【０００２】
【従来の技術】フラッシュメモリなどの半導体不揮発性
メモリは、ソース、ドレイン領域に挟まれたチャネル領
域上にフローティングゲートを有するセルトランジスタ
で構成され、そのフローティングゲートに電荷を注入す
ることにより、セルトランジスタの閾値電圧を変化させ
て、データを記録する。記録されたデータは、セルトラ
ンジスタの閾値電圧の違いを利用して読み出される。
【０００３】従来の不揮発性メモリは、フローティング
ゲートに電荷を蓄積しない状態（電荷が電子の場合は閾
値電圧が低い状態）と、電荷を蓄積する状態（電荷が電
子の場合は閾値電圧が高い状態）とで１ビットのデータ
を記録する。フローティングゲートに電子が蓄積されな
い状態は、データ１が記録された状態または消去状態で
あり、フローティングゲートに電子が蓄積される状態
は、データ０が記録された状態またはプログラム状態で
ある。
【０００４】フラッシュメモリなどの半導体不揮発性メ
モリは、小型であり、電源をオフにしても記録が保持さ
れるので、デジタルカメラなどの画像や音声の記録媒体
として広く利用されている。そして、より多くの記憶容
量が求められているが、上記の通り、従来の普及型の不
揮発性メモリは、セルトランジスタが１ビット（単値）
のデータしか記録できない。
【０００５】
【発明が解決しようとする課題】そこで、セルトランジ
スタに２値データなど、多値データを記録することが提
案されている。フローティングゲートに注入する電荷量
をコントロールすることにより、複数の閾値電圧状態を
実現し、多値データの記録を可能にする。例えば、２値
データが蓄積される場合は、４つの閾値電圧状態が保持
されることを意味する。
【０００６】しかしながら、セルトランジスタから２ビ
ットのデータを読み出すためには、第１のビットのデー
タを読み出してから、更に、第２のビットのデータを読
み出すことが必要になる。従って、セルトランジスタの
記録データを読み出すための読み出しバッファ回路に
は、それらの２ビットのデータを一時的に保持するラッ
チ回路が必要になる。
【０００７】一般に、読み出しバッファ回路は、ビット
線毎に設けられるので、読み出しバッファ回路の回路構
成をできるだけ簡素化することが必要である。しかしな
がら、上記の通り、セルトランジスタの記録データの多
値化に伴い、読み出しバッファ回路に複数のラッチ回路
を設けると、読み出しバッファ回路の規模が大きくな
り、集積度の観点から大容量化の要請に反する結果とな
る。
【０００８】更に、多値のセルトランジスタをプログラ
ム（書き込み）する場合、複数ビットを入力して、それ
に対応する電荷をフローティングゲートに注入する必要
がある。その場合も、複数ビットと多値との関係に応じ
たプログラム動作を、簡単なプログラム用回路で実現で
きることが望まれる。
【０００９】そこで、本発明の目的は、多値データを記
録する不揮発性メモリにおいて、比較的簡単な構成の読
み出しバッファ回路を提供することにある。
【００１０】更に、本発明の目的は、多値データを記録
する不揮発性メモリにおいて、簡単な構成で多値データ
をプログラムすることができる回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面では、フローティングゲート
型のセルトランジスタを複数有する不揮発性メモリにお
いて、ビット線に接続され、セルトランジスタの閾値電
圧状態を検出する読み出しバッファ回路を有する。そし
て、セルトランジスタは、２Nの閾値電圧状態を保持す
ることができ、従って、読み出しバッファ回路は、Ｎビ
ットのデータを読み出す。その為に、読み出しバッファ
回路は、検出された閾値電圧状態に従って、読み出しデ
ータをラッチするラッチ回路を有し、このラッチ回路
は、ラッチ状態を第１及び第２の状態に反転する第１及
び第２のラッチ反転回路を有する。
【００１２】そして、読み出しバッファ回路は、セルト
ランジスタが保持する第１のビットを読み出す時、初期
状態のラッチ回路を、検出された第１、２又は第３、４
の閾値電圧状態に応じて、第１のラッチ反転回路で反転
または非反転し、そのラッチ状態を第１のデータとして
出力する。更に、読み出しバッファ回路は、続いてセル
トランジスタが保持する下位の第２のビットを読み出す
時、前記第１のデータに対応するラッチ状態から、検出
された第１又は第２の閾値電圧状態に応じて、前記第１
のラッチ反転回路で反転または非反転し、続けて検出さ
れた第３又は第４の閾値電圧状態に応じて、前記第２の
ラッチ反転回路で反転または非反転し、当該ラッチ状態
を第２のデータとして出力する。
【００１３】以上の動作をすることにより、読み出しバ
ッファ回路は、一つのラッチ回路で、少なくとも２ビッ
トのデータを区別してラッチすることができる。即ち、
ラッチ回路は、初期状態にリセットされた後、時系列的
に、第１のデータを保持、出力、第２のデータを保持、
出力する。
【００１４】本発明の第２の側面では、フローティング
ゲート型のセルトランジスタを複数有する不揮発性メモ
リが、第１のビット及びそれより下位の第２のビットの
入力に応答して、プログラムの有無を示すプログラムデ
ータを出力するプログラム入力回路と、ビット線に接続
され、セルトランジスタの閾値電圧状態を検出する読み
出しバッファ回路とを有する。そして、プログラム時
に、読み出しバッファ回路は、前記プログラムデータを
ラッチして、ビット線にプログラムデータを出力する。
更に、前記プログラム入力回路は、消去状態である第１
の状態から第２の状態にプログラムする第１のサイクル
と、第１の状態から第３の状態にプログラムする第２の
サイクルと、第１の状態から第４の状態にプログラムす
る第３のサイクルにおいて、第１及び第２のビットの組
合せに応じて、前記プログラムデータを出力する。
【００１５】上記のプログラム入力回路を設けることに
より、２ビットの組合せに応じたプログラムデータを、
読み出しバッファ回路内のラッチ回路に保持することが
できる。従って、ラッチ回路が保持するプログラムデー
タに従って、セルトランジスタにプログラムすることが
できる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１７】図１は、本実施の形態例におけるセルトラ
ンジスタの構成図である。左右いずれの断面図において
も、Ｐ型の半導体基板Subの表面にＮ型のソース、ドレ
イン領域Ｓ、Ｄが形成され、それらの間のチャネル領域
上に、トンネル酸化膜TNを介してフローティングゲート
ＦＧが形成され、更に、絶縁膜を隔ててコントロールゲ
ートＣＧが設けられる。左側のセルトランジスタのフロ
ーティングゲートには、電子が注入されていない状態で
ある。従来の１ビットを記録するメモリの場合では、デ
ータ１が格納されている状態である。右側のセルトラン
ジスタのフローティングゲートには、電子が注入されて
いる状態である。１ビットを記録するメモリの場合で
は、データ０が格納されている状態である。
【００１８】本実施の形態例では、セルトランジスタは
２ビットのデータを記録することができる。その為に、
セルトランジスタは、フローティングゲートに電子が蓄
積されていない状態Ｌ０と、電子が蓄積されているが、
その電子の量が順次増加する状態Ｌ１，Ｌ２，Ｌ３とを
保持することができる。
【００１９】図２は、２ビットデータＱ１，Ｑ２と、セ
ルトランジスタの閾値電圧Ｖｔの分布との関係を示す図
である。図中、縦軸は閾値電圧Ｖｔを示し、上に行くほ
ど閾値電圧が高くなる。横軸はセルトランジスタ数を示
す。図中、閾値電圧レベルの４つの状態Ｌ０，Ｌ１，Ｌ
２，Ｌ３に対応する４つの分布が示されている。即ち、
状態Ｌ０は閾値電圧Ｖ１より低い閾値電圧状態であり、
状態Ｌ１は閾値電圧Ｖ１とＶ２との間の閾値電圧状態で
あり、状態Ｌ２は閾値電圧Ｖ２とＶ３との間の閾値電圧
状態であり、状態Ｌ３は閾値電圧Ｖ３より高い閾値電圧
状態である。
【００２０】上記の通り、メモリセルのフローティング
ゲートに電子が注入されている状態は３レベル（Ｌ１，
Ｌ２，Ｌ３）存在し、これはフローティングゲート内の
電子の量によって変化する。このときのメモリセルの閾
値電圧Ｖｔは正であり、メモリセルはエンハンスメント
・トランジスタとして機能する。それに対して、メモリ
セルのフローティングゲートから電子が引き抜かれた状
態（Ｌ０）も存在し、このときのメモリセルのＶｔは負
であり、メモリセルはディプリション・トランジスタと
して機能する。本実施の形態例では、例えば、Ｖ１＝０
Ｖ、Ｖ２＝０．８Ｖ、Ｖ３＝１．６Ｖである。
【００２１】状態L0からL3には、それぞれ２ビットのデ
ータＱ１，Ｑ２が割り当てられる。図２の例では、状態
L0は「11」、状態L1は「10」、状態L2は「00」（または
「01」）、状態L3は「01」（または「00」）である。こ
こで、上位のビットをQ2、下位のビットをQ1と定義す
る。
【００２２】メモリセルが上記４つの状態を保持する場
合、コントロールゲートＣＧに電圧Ｖ２を印加して、メ
モリセルが導通するか否かにより、上位ビットＱ２を読
み出すことができる。即ち、状態Ｌ０，Ｌ１の時は、メ
モリセルが導通し、上位ビットＱ２＝１が読み出され
る。また、状態Ｌ２，Ｌ３の時は、メモリセルが非導通
となり、上位ビットＱ２＝０が読み出される。更に、上
位ビットＱ２＝１の場合に、コントロールゲートＣＧに
電圧Ｖ１を印加して、メモリセルが導通するか否かによ
り、下位ビットＱ１を読み出すことができる。同様に、
上位ビットＱ２＝０の場合に、コントロールゲートＣＧ
に電圧Ｖ３を印加して、メモリセルが導通するか否かに
より下位ビットＱ１を読み出すことができる。
【００２３】上記の様に、４つの状態を検出するために
は、メモリセルのコントロールゲートＣＧに電圧Ｖ２，
Ｖ１，Ｖ３を順次印加して、それぞれのセルトランジス
タの導通、非導通の組合せから、２ビットデータＱ１，
Ｑ２を検出しなければならない。つまり、最低で３サイ
クルの読み出し動作が必要になる。
【００２４】図３は、本実施の形態例におけるＮＡＮＤ
型のフラッシュメモリアレイとページバッファの構成を
示す図である。図中には、４つのビット線BL0〜BL3と、
それらにぞれぞれ接続されるページバッファＰＢとが示
される。更に、複数のメモリセルＭＣとセレクトゲート
トランジスタＳＧを縦列接続したストリングが、ビット
線に接続される。図３の例では、４つのメモリセルＭＣ
00〜ＭＣ30が、セレクトゲートトランジスタＳＧを介し
て、ビット線BL0とグランドARVSSとに接続される。そし
て、メモリセルＭＣ00が選択されると、セレクトゲート
信号ＳＧ10、ＳＧ20がＨレベルになりセレクトゲートト
ランジスタＳＧが共に導通し、セルストリングがビット
線BL0とグランドARVSSに接続される。そして、ワード線
ＷＬ00が図２の基準電圧Ｖ１，Ｖ２，Ｖ３のいずれかに
駆動され、メモリセルの導通または非導通に応じて、ビ
ット線BL0がＬまたはＨレベルになる。このビット線の
レベルが、センスバッファＳＢにより検出される。セン
スバッファＳＢは、読み出しバッファ回路であり、後述
する通り、ビット線のレベルを検出する回路と、読み出
したデータを保持するラッチ回路を有する。
【００２５】図４は、本実施の形態例におけるフラッシ
ュメモリの全体構成図である。簡単のために、メモリセ
ルアレイＭＣＡの構成は、１行ｘ４コラムになってい
る。各メモリセルＭＣ０〜３が、セレクタトランジスタ
ＳＧを介して、ビット線ＢＬ０〜３とグランドVSSに接
続される。また、ビット線ＢＬ０〜３にはページバッフ
ァＰＢ０〜３が設けられる。外部の入出力端子I/Oは、
入出力バッファＩＯＢを介して、４つのページバッファ
ＰＢ０〜３に共通に接続される。そして、ページバッフ
ァ選択信号ＹＤ１(0)〜(3)により、いずれか１つのペー
ジバッファが入出力バッファＩＯＢに接続される。
【００２６】主制御回路１０は、ページバッファ制御回
路１２を制御し、ページバッファ制御回路１２は、ペー
ジバッファPBを制御する。図４は、読み出し動作を説明
するための構成図であり、読み出しに必要な制御信号が
示される。
【００２７】図４の右側の表に示される通り、メモリセ
ルＭＣ０が状態Ｌ３（Ｑ２，Ｑ１＝０，１）に、メモリ
セルＭＣ１が状態Ｌ２（Ｑ２，Ｑ１＝０，０）に、メモ
リセルＭＣ２が状態Ｌ１（Ｑ２，Ｑ１＝１，０）に、メ
モリセルＭＣ３が状態Ｌ０（Ｑ２，Ｑ１＝１，１）にな
っているとする。尚、各メモリセルは２ビットを保持し
ているので、メモリセルアレイＭＣＡは物理的には１行
ｘ４コラムであるが、論理的には２行ｘ４コラムであ
る。そこで、上位ビットＱ２をページ０のデータ、下位
ビットＱ１をページ１のデータとしてとらえることもで
きる。
【００２８】図５は、本実施の形態例における読み出し
バッファ回路図である。この読み出しバッファ回路は、
図４におけるページバッファＰＢである。このページバ
ッファＰＢは、インバータ１４，１６からなるラッチ回
路LATCHを有する。更に、ページバッファは、バイアス
制御信号PBIASにより制御されるＰ型トランジスタＰ１
２と、ビット線選択信号BLCNTRLにより制御されるＮ型
トランジスタＮ１０とを有し、ビット線ＢＬに接続され
る図示しないメモリセルと共にセンスアンプを構成す
る。即ち、トランジスタＰ１２，Ｎ１０を導通させ、選
択されたメモリセルのワード線を駆動することにより、
メモリセルの導通、非導通に応じて、負荷トランジスタ
Ｐ１２からの負荷電流が、ビット線ＢＬからメモリセル
に流れるか、または流れず、その結果、検出ノードSNS
がＬレベルまたはＨレベルになる。
【００２９】トランジスタＮ１７、Ｎ２０は第１のラッ
チ反転回路を構成し、トランジスタＮ１６、Ｎ１８は第
２のラッチ反転回路を構成する。第１のラッチ反転回路
は、検出ノードSNSがＨレベルの時に、第１のセット信
号SET1のＨレベルに応答して、ラッチ回路LATCHのノー
ドＢをＬレベルに引き下げ、反転させる。一方、第２の
ラッチ反転回路は、検出ノードSNSがＨレベルの時に、
第２のセット信号SET2のＨレベルに応答して、ラッチ回
路のノードＡをＬレベルに引き下げ、反転させる。従っ
て、ラッチ回路の最初の状態と、検出ノードSNSのレベ
ルに応じて、第１または第２のセット信号でラッチ回路
を反転または非反転（ラッチ状態維持）することができ
る。
【００３０】ページバッファＰＢには、プログラムオン
信号PGMONにより制御されるトランジスタＮ１３と、デ
ィスチャージ信号DISにより制御されるトランジスタＮ
１１とを有する。両トランジスタを導通することによ
り、ラッチ回路のノードＡを強制的にＬレベルにし、ラ
ッチ回路を初期状態にプリセットすることができる。更
に、ページバッファＰＢには、入出力バッファ回路ＩＯ
Ｂとの接続を制御するページバッファ選択トランジスタ
Ｎ２５が設けられ、ページバッファ選択信号YD1のＨレ
ベルにより導通する。更に、トランジスタＰ２１，Ｐ２
２，Ｎ２３，Ｎ２４，Ｎ２６が設けられ、ロード信号Ｌ
ＤをＨレベルにすることにより、外部からのプログラム
データがラッチ回路に供給され、リード信号ＲＤをＨレ
ベルにすることにより、メモリセルから読み出されてラ
ッチ回路にラッチされた読み出しデータが出力される。
【００３１】図６は、読み出し動作時の各信号やノード
の状態を示す図表である。また、図７は、読み出し動作
のタイミングチャート図である。図６には、メモリセル
に記録された４つの状態（２ビットデータによる４つの
組合せ）に対する、ワード線ＷＬ、セット信号ＳＥＴ
１，２、ラッチ状態、読み出されたデータが示される。
そして、図７には、図４のフラッシュメモリを読み出す
場合の、ページバッファ制御回路１２の制御信号と、各
ページバッファ内の検出ノードSNSやラッチ回路のノー
ドＡ，Ｂの信号が示される。
【００３２】従って、メモリセルMC0及びページバッフ
ァPB０の動作は、図６の記憶されたデータＱ２＝０，Ｑ
１＝１の行、及び図７のPB0に示される。同様に、メモ
リセルMC1及びページバッファPB1の動作は、図６のデー
タＱ２＝０，Ｑ１＝０の行、及び図７のPB1に示され
る。メモリセルMC２及びページバッファPB2と、メモリ
セルMC3及びページバッファPB3の動作も同様である。
【００３３】詳細な説明する前に、読み出し動作を概略
的に説明をする。メモリセルの２ビットのデータを読み
出す動作は、ラッチ回路を初期状態にするプリリセット
と、第１のビットＱ２を読み出す第１のサイクルと、第
２のビットＱ１を読み出す第２のサイクルとで構成され
る。第１のビットＱ２を読み出す第１のサイクルでは、
ワード線ＷＬが第２の基準電圧Ｖ２に駆動される。ま
た、第２のビットＱ１を読み出し第２のサイクルは、ワ
ード線ＷＬが第１の基準電圧Ｖ１に駆動されるサイクル
と、第３の基準電圧Ｖ３に駆動されるサイクルとを有す
る。
【００３４】初期状態で、ページバッファ内のラッチ回
路LATCHがノードＡ＝Ｌレベル、ノードＢ＝Ｈレベルに
なるようにリセットされる。そして、第１のサイクルで
は、ワード線ＷＬが第２の基準電圧Ｖ２に駆動され、第
１のセット信号SET1をＨレベルにすることで、第１のラ
ッチ反転回路Ｎ１７が活性化される。その結果、メモリ
セルの状態に応じて、ラッチ回路のラッチ状態が反転、
またはそのまま維持される。具体的には、状態Ｌ２，Ｌ
３の場合に検出ノードSNSがＨレベルになり、ラッチ回
路は反転される。
【００３５】第２のサイクルでは、ワード線ＷＬが第１
の基準電圧Ｖ１に駆動された時は、第１のセット信号SE
T1が再びＨレベルにされ、第１のラッチ反転回路Ｎ１７
が活性化され、状態Ｌ１の場合に検出ノードSNSがＨレ
ベルになり、ラッチ回路が反転される。更に、その後ワ
ード線ＷＬが第３の基準電圧Ｖ３に駆動された時は、第
２のセット信号SET2がＨレベルにされ、状態Ｌ３の場合
に検出ノードSNSがＨレベルになり、ラッチ回路が反転
される。この結果、第２サイクルでは、ラッチ回路には
第２のビットＱ１に応じたデータがラッチされる。
【００３６】第１のサイクル及び第２のサイクルそれぞ
れにおいて、ラッチ回路LATCHのデータが、ページバッ
ファＰＢから入出力バッファIOBに出力される。
【００３７】図６，７を参照しながら、具体的な読み出
し動作を説明する。読み出しコマンドに応答して、主制
御回路１０がプリセット信号PRESETを出力し、それに応
答して、ページバッファ制御回路１２によりプログラム
オン信号PGMONとディスチャージ信号DISとがＨレベルに
され、ラッチ回路LATCHのノードＡは、トランジスタＮ
１３，Ｎ１１を経由して、Ｌレベルにリセットされる。
従って、ラッチ回路の初期状態は、ノードＡがＬレベ
ル、ノードＢがＨレベルである。
【００３８】そこで、第１のサイクルにおいて、図示し
ないワードドライバによりワード線ＷＬが第２の基準電
圧Ｖ２に駆動され、セグメント信号ＳＧ１，２もＨレベ
ルに駆動される。ワード線ＷＬの駆動時間は、主制御回
路１０からの制御信号EVALにより制御される。同時に、
ページバッファＰＢ内のビット線制御信号BLCNTRLがＨ
レベルになり、トランジスタＮ１０が導通し、ビット線
ＢＬがページバッファＰＢに接続される。また、バイア
ス制御信号PBIASがＬレベルになり、トランジスタＰ１
２が導通し、ビット線ＢＬに電流を供給する。
【００３９】状態Ｌ０，Ｌ１（Ｑ２＝１）のメモリセル
MC3,MC2は、ワード線ＷＬ＝Ｖ２に対して導通し、ビッ
ト線電流はメモリセルに吸収され、検出ノードSNS3,2は
Ｌレベルになる。一方、状態Ｌ２，Ｌ３（Ｑ２＝０）の
メモリセルMC1,MC0は、ワード線ＷＬ＝Ｖ２に対して非
導通となり、検出ノードSNS1,0はＨレベルになる。そこ
で、主制御回路１０からのセット信号SETに応答して、
ページバッファ制御回路１２が第１のセット信号SET1を
Ｈレベルにする。それにより、第１のラッチ反転回路を
構成するトランジスタＮ１７が活性化状態になり、状態
Ｌ２，Ｌ３（Ｑ２＝０）のメモリセルMC1,0に対しての
み、トランジスタN17が導通し、ラッチ回路LATCHの状態
を反転し、ノードＡ＝Ｈ，ノードＢ＝Ｌにする。つま
り、図７に示される通り、ページバッファＰＢ０，ＰＢ
１のラッチ回路が反転し、ページバッファＰＢ２，ＰＢ
３のラッチ回路は初期状態を維持する。
【００４０】そして、リードイネーブルクロックRE/に
同期して内部アドレスを連続的に変化させることで、各
ページバッファの選択信号YD1(0)〜YD1(3)が時系列にＨ
レベルになり、各ページバッファ内のラッチ回路の状態
が、入出力バッファ回路IOBから入出力端子I/Oに出力さ
れる。図７に示される通り、第１のデータＱ２につい
て、「００１１」が出力される。
【００４１】次に、各ページバッファ回路内のラッチ回
路の状態はそのままで、第２のサイクルに入る。まず、
ワード線ＷＬが第１の基準電圧Ｖ１に駆動されると、図
７に示される通り、状態Ｌ１，Ｌ２，Ｌ３にあるページ
バッファＰＢ０，ＰＢ１，ＰＢ２において、検出ノード
SNSがＨレベルになる。そして、第１のセット信号SET1
をＨレベルにすると、トランジスタN20,N17が導通す
る。そこで、第１のサイクルでラッチ回路LATCHが、初
期状態（ノードＡ＝Ｌ、Ｂ＝Ｈ）のままだった、ページ
バッファＰＢ２のラッチ回路の状態が、反転される。
【００４２】更に、ラッチ状態を維持したまま、ワード
線ＷＬを第３の基準電圧Ｖ３に駆動すると、図７に示さ
れる通り、ページバッファＰＢ０の検出ノードSNS0のみ
がＨレベルになる。そこで、今度は、第２のセット信号
SET2がＨレベルにされると、トランジスタN18が導通
し、第２のラッチ反転回路N16が活性化される。そし
て、ページバッファＰＢ０内のラッチ回路のノードＡが
Ｌレベルにされ反転される。
【００４３】この状態では、状態Ｌ３のページバッファ
ＰＢ０では、ラッチ状態がA=L,B=H、状態Ｌ２のページ
バッファＰＢ１では、ラッチ状態がA=H,B=L、状態Ｌ１
のページバッファＰＢ２では、ラッチ状態がA=H,B=L、
そして、状態Ｌ０のページバッファＰＢ３では、ラッチ
状態がA=L,B=Hになっている。そこで、これらの状態
が、入出力バッファ回路IOBに連続的に出力される。即
ち、図７に示される通り、データ「１００１」が入出力
端子I/Oから出力される。
【００４４】以上の通り、本実施の形態例におけるペー
ジバッファ回路は、一つのラッチ回路を有し、ラッチ回
路を初期状態にプリセットした後、第１のサイクルで第
１のデータＱ２を読み出してラッチし、出力する。更
に、そのラッチ状態を利用して、第２のサイクルで第２
のデータＱ２を読み出してラッチし、出力する。従っ
て、ページバッファ回路の構成が簡単であり、且つ、内
蔵する単一のラッチ回路をサイクル毎にプリセットする
などの煩雑な制御をする必要がない。従って、本実施の
形態例のページバッファ回路は、多値データを記録する
フローティングゲートを有するメモリセルの読み出し回
路として有効である。
【００４５】図８は、フラッシュメモリの別の全体構成
図である。この構成は、上記の読み出し動作に更に改良
を加えるためのものである。図７で示した通り、２ビッ
トのデータをメモリセルから読み出すために、第１のデ
ータＱ２をメモリセルからページバッファＰＢに読み出
してラッチ回路に格納し、それらのデータを入出力バッ
ファIOBにシリアルに出力する。その後更に、第２のデ
ータＱ１をメモリセルから読み出してページバッファに
格納し、それらのデータを入出力バッファIOBにシリア
ルに出力する。つまり、メモリセルからページバッファ
へは全コラム一斉にデータを読み出すことができるが、
各ページバッファから入出力バッファIOBへは時系列に
しかデータを出力することができない。従って、ページ
バッファＰＢの数が多くなると、読み出し動作が長時間
に及ぶことになる。
【００４６】そこで、図８のフラッシュメモリでは、複
数のページバッファを、偶数ビット線に接続されるペー
ジバッファ群GPB0と奇数ビット線に接続されるページバ
ッファ群GPB1とに分けて、一方のページバッファ群が読
み出したデータを入出力バッファ回路IOBに出力してい
る間に、他方のページバッファ群がメモリセルからデー
タを読み出すように制御する。そのように読み出すこと
により、複数のページバッファから入出力バッファ回路
IOBへのシリアルデータ転送に長時間を要する場合で
も、全体の読み出し時間を短くすることができる。
【００４７】図９は、上記の読み出し動作のタイミング
チャート図である。期間Ｔ０においては、メモリセルが
保持する第１のデータＱ２を、両ページバッファ群GPB
0,GPB1が読み出してラッチ回路に格納する。その動作
は、前述と同じであり、ワード線ＷＬを第２の基準電圧
Ｖ２に駆動して、第１のセット信号SET1をＨレベルにし
て読み出す。更に、期間Ｔ０では、第１のページバッフ
ァ群GPB0に格納した第１のデータＱ２が、シリアルに入
出力バッファ回路IOBに出力される。
【００４８】次の期間Ｔ１では、第２のページバッファ
群GPB1に格納した第１のデータＱ２が、入出力バッファ
回路IOBにシリアルに出力されるのと平行して、メモリ
セルが保持する第２のデータＱ１が、第１のページバッ
ファ群GPB0に読み出され、ラッチ回路に格納される。こ
の並列動作により、全体の読み出し時間が短縮される。
第２のデータＱ１の読み出しは、前述の通り、ワード線
ＷＬを第１の基準電圧Ｖ１に駆動してから第１のセット
信号SET1でラッチ回路を反転、非反転し、更にワード線
ＷＬを第３の基準電圧Ｖ３に駆動してから第２のセット
信号SET2でラッチ回路を反転、非反転する。
【００４９】次の期間Ｔ２では、期間Ｔ１と逆に、第１
のページバッファ群GPB0に格納した第２のデータＱ１
が、入出力バッファ回路IOBにシリアルに出力されると
同時に、メモリセルが保持する第２のデータＱ１が、第
２のページバッファ群GPB1に読み出され、ラッチ回路に
格納される。ここでも、並列動作が行われ、読み出し時
間が短縮される。そして、最後の期間Ｔ３にて、第２の
ページバッファ群GPB1に格納した第２のデータＱ１が、
入出力バッファ回路IOBにシリアルに出力される。
【００５０】以上の通り、多数ビットのデータをメモリ
セルが保持する場合、それらの多数ビットをメモリセル
からページバッファへ読み出す動作と、複数のページバ
ッファから入出力バッファ回路にシリアルに出力する動
作とを、並列的に行うことで、全体の読み出し動作を短
縮することができる。
【００５１】サブバッファ群の分割は、必ずしも奇数ビ
ット線と偶数ビット線に従う必要はない。また、サブバ
ッファ群は２つよりも多い数に分割することも可能であ
る。更に、メモリセルが保持するビット数に応じて分割
数を増やすことも可能である。
【００５２】［プログラム動作］次に、２ビットのデー
タを保持するメモリセルを有するフラッシュメモリのプ
ログラム動作を説明する。図１０は、プログラム動作を
説明するためのフラッシュメモリの全体構成図である。
図１１は、プログラム入力回路を説明する図である。更
に、図１２，１３，１４は、プログラム動作のタイミン
グチャート図である。本実施の形態例では、一例として
図１０の各メモリセルに示したようなデータをプログラ
ムする。図４の保持データと同じである。
【００５３】図２に示した通り、メモリセルが２ビット
のデータを保持するために、４つの閾値電圧状態Ｌ０〜
Ｌ３にプログラムされる。１ビットの場合と同様に、プ
ログラム動作では、全メモリセルを消去して、閾値電圧
Ｌ０の状態にする。その後、プログラムすべき２ビット
のデータＱ２，Ｑ１に応じて、フローティングゲートに
電子を注入し、メモリセルを別の閾値電圧の状態Ｌ１，
Ｌ２，Ｌ３にシフトさせる。従って、プログラム動作
は、閾値レベルＬ１にシフトするサイクルと、Ｌ２にシ
フトするサイクルと、Ｌ３にシフトするサイクルとで構
成される。いずれのサイクルも、データＱ２，Ｑ１の入
力と、対応するメモリセルへのプログラムとが行われ
る。プログラム動作で電子の注入とベリファイを繰り返
す動作は、１ビットを保持するメモリセルへのプログラ
ム動作と同じである。
【００５４】図１０に示されたフラッシュメモリでは、
２ビットのプログラムすべきデータＱ２，Ｑ１を入出力
端子I/Oからシリアルに入力し、その２ビットのデータ
の組み合わせに応じて、プログラム入力回路２０が、プ
ログラムの有無を示すプログラムデータPoutをページバ
ッファに出力する。従って、図１０の例では、４組のデ
ータＱ２．Ｑ１が入出力端子I/Oからシリアルに入力さ
れ、それに対応するプログラムデータPoutが、４つのペ
ージバッファにシリアルに出力される。プログラムデー
タPoutが全てのページバッファＰＢ内のラッチ回路に格
納されると、フローティングゲートへの電子の注入とベ
リファイ動作が繰り返される。その時、プログラム有り
のプログラムデータPoutを格納したページバッファに対
応するメモリセルに、電子の注入が行われる。
【００５５】図１０において、主制御回路１０は、ペー
ジバッファをリセットするプリロード信号PRELOADと、
電子を注入する時間を制御するプログラム時間制御信号
ＰＨと、ビット線がプログラムデータに応じて所望のレ
ベルになるまでのセットアップ時間を制御するＰＨセッ
トアップ信号PHSETUPと、電子注入後のワード線のディ
スチャージを制御するディスチャージ制御信号PHDISと
を、ページバッファ制御回路１２に出力する。また、主
制御回路１０は、状態Ｌ１、Ｌ２，Ｌ３へのプログラム
時にそれぞれＨレベルになるプログラムデータ制御信号
PGM0、PGM1、PGM2をプログラム入力回路２０に出力す
る。この制御信号により、３つのプログラムサイクルが
制御される。
【００５６】図１１（Ａ）に示されたプログラム入力回
路２０は、第１の書き込みイネーブル信号WE1により制
御される入力ゲートトランジスタN30と、ラッチ回路２
２と、インバータ２３，２４と、プログラムデータ制御
信号PGM0-2に応じて生成されるクロックCK1-4により制
御されるゲートトランジスタN32-N34と、ＮＯＲゲート
２６と、第２の書き込みイネーブル信号WE2により制御
される出力ゲートトランジスタN35と、プログラムデー
タPoutを保持するラッチ回路２７とを有する。
【００５７】上記クロックCK1-4は、プログラムデータ
制御信号PGM0-2に従って、NORゲート２８，３１とイン
バータ２９，３０，３２，３３からなるクロック発生回
路により生成される。図１１（Ｃ）に、プログラムデー
タ制御信号PGM0-2とそれにより生成されるクロックCK1-
4との関係を示す図表が示される。
【００５８】図１１（Ｂ）に示される通り、外部からの
書き込みイネーブル信号WE/の立ち下がりエッジに同期
して、プログラム入力回路２０への入力信号Dinからデ
ータＱ２，Ｑ１が交互に且つシリアルに入力され、且
つ、第１及び第２の書き込みイネーブル信号WE1,WE2が
交互に出力される。従って、例えば図１２の状態Ｌ３へ
のプログラムサイクルでは、書き込みイネーブル信号WE
/に同期して、コラム０のデータＱ２，Ｑ１、コラム１
のデータＱ２，Ｑ１，コラム２のデータＱ２，Ｑ１，コ
ラム３のデータＱ２，Ｑ１がシリアルに入力される。最
初に入力されるデータＱ２は、プログラム入力回路内の
ラッチ回路２２にラッチされ、次のラッチされるデータ
Ｑ１と共に、ＮＯＲゲート２６に入力される。
【００５９】そして、状態Ｌ３のプログラムサイクルで
は、プログラムデータ制御信号PGM2がＨレベルに制御さ
れるので、クロックCK1-4は、図１１（Ｃ）に示される
通り、「ＨＬＨＬ」に制御され、トランジスタN31,N33
が導通する。従って、ＮＯＲゲート２６には、データＱ
２の非反転データとデータＱ１の反転データとが入力さ
れる。つまり、状態Ｌ３に対応するＱ２＝０，Ｑ１＝１
の組み合わせが入力された場合に、プログラムデータPo
utがＬレベルになる。つまり、図１２の状態Ｌ３のプロ
グラムサイクルでは、プログラムデータPoutは、「ＬＨ
ＨＨ」になる。図１１（Ｄ）に、プログラムデータ制御
信号PGM0-2に対応して、各コラムに対して生成されるプ
ログラムデータPoutが示される。この図表で、「１」
「０」は、Ｈレベル、Ｌレベルに対応する。
【００６０】以上の通り、プログラム入力回路２０は、
プログラムすべき状態に対応して生成されるプログラム
データ制御信号PGM0-2により、特定の入力データＱ２，
Ｑ１の組み合わせに対して、プログラム有りのプログラ
ムデータPout＝Ｌを生成する。特定の入力データの組み
合わせに該当しない場合は、プログラムなしのプログラ
ムデータPout＝Ｈを生成する。このプログラムデータPo
utが各ページバッファＰＢに供給され、ラッチ回路LATC
Hに格納される。その後、この格納されたプログラムデ
ータに従って、対応するメモリセルのフローティングゲ
ートへの電子の注入が行われる。
【００６１】それでは、図１２，１３，１４を参照し
て、具体的なプログラム動作について説明する。本実施
の形態例では、状態Ｌ３のプログラム動作を行い、その
次に状態Ｌ１のプログラム動作を行い、最後に状態Ｌ２
のプログラム動作を行う。但し、この順番は任意に設定
可能である。尚、以下の説明では、プログラム動作と書
き込み動作とは同じ意味であり、いずれもメモリセルの
フローティングゲートに電子を注入する動作である。
【００６２】最初に、状態Ｌ３のプログラム動作を図１
２に従って説明する。まず、書き込みたいデータをNAND
型フラッシュメモリに入力する。始めに状態Ｌ３に対応
する書き込みデータロードのコマンドを入れ、プログラ
ムデータ制御信号PGM2=Highにして、L3状態に対応する
データのロード可能状態にする。次に、書込みデータを
ロードするコラムアドレスの開始点を指定する。このア
ドレス指定の間に、バイアス制御信号PBIAS=Low、第１
のセット信号SET1=Highとして、全てのページバッファP
B0-3のラッチ回路LATCHを、ノードA=High、ノードB=Low
の状態にセットする。次に、外部の制御に従い書き込み
データを入力する。書込みデータは、同一のメモリセル
に記憶されるべきデータQ2及びQ1が、Q2-Q1の順で連続
して入力される。入出力端子I/Oから入力されたデータQ
2とQ1は、図１１のプログラム入力回路２０で論理合成
され、その出力であるプログラムデータPoutが対応する
ページバッファに入力され、ラッチ回路に格納される。
図１２に示される通り、状態Ｌ３のプログラムの場合で
は、以下のように各ページバッファのラッチ回路がセッ
トされる。 ページバッファPB0： Pout=Low： A#0=Low、B#0=High ページバッファPB1： Pout=High： A#1=High、B#1=Low ページバッファPB2： Pout=High： A#2=High、B#2=Low ページバッファPB3： Pout=High： A#3=High、B#3=Low ここで、ノードAがLowならば、ビット線BLがＬレベルに
なり、対応するメモリセルに書き込みを行い（電子の注
入）、Highならば書き込みを禁止する。上記の場合なら
ば、ページバッファPB0に対応するメモリセルMC0に書き
込みが行われる。
【００６３】書込みデータ入力後、状態Ｌ３に対応する
書込み開始のコマンドを入力することで、ページバッフ
ァのラッチ回路に格納された書込みデータに従い書込み
が開始される。この例では、書込み検証・書込み・書込
み検証．．．．（プログラムベリファイ・プログラム・
プログラムベリファイ．．．．）のシーケンスで書き込
みが行われる。図１２では、簡便の為に一回の書込みに
よってメモリセルへの十分な書込みが完了したと仮定し
ている。
【００６４】まず始めに、書込み検証を行う。書込み検
証は、ページバッファのラッチのノードAがLowのものだ
けに対して行われる。検証の手順は読み出しと略同じで
あるが、読み出しとの違いは、始めにページバッファの
セットを行わないことである。ワード線WLには基準電圧
V3よりわずかに高い電圧V3'が印加される。電圧V3'は読
み出し時の電圧V3と同じ電圧でもよいし、異なっていて
も構わない。通常は、読み出し状態からいくらかマージ
ンを持たせる為に、V3'>V3に設定される。この書込み検
証は、書き込み前のものなので、メモリセルはまだ書き
込まれていない。従って、メモリセルは全て導通状態に
なり、検出ノードSNSはＬレベルになり、第１のセット
信号SET1にHighパルスが印加されても、全てのページバ
ッファのラッチはその状態を保持する。
【００６５】次に、書込みを行う。書込み中はプログラ
ム制御信号PGMON=Highである。これにより、各ページバ
ッファのラッチ回路LATCHのノードAがビット線BLと電気
的に接続され、ラッチに格納された書込みデータに従
い、書き込みの為の電圧、もしくは書き込み禁止の電圧
がビット線BLに印加される。PHセットアップ制御信号PH
SETUP=Highの期間が、このビット線BLの充放電を確実に
行う為に設けられている。次に、プログラム時間制御信
号PH=Highにすることで、ワード線WLに高い電圧Vppが印
加される。この昇圧電圧Vppは書き込みストレスをメモ
リセルに与える電圧であり、約20V程度である。但し、
これはメモリセルのプロセス・パラメータに依存するの
で、20Vという値に限る必要はない。ある一定期間電圧V
ppをワード線WLに印加したら、次にディスチャージ制御
信号PHDIS=Highとなり、ワード線WLに印加されていた電
圧Vppのディスチャージが行われる。
【００６６】次に、書き込み検証に入る。手順は先に説
明した通りである。今回は、メモリセルに書き込みが十
分に行われたと仮定しているので、第１のセット信号SE
T1にHighパルスが印加されたとき、ページバッファPB0
内の検出ノードSNS#0はHighレベルになっており、従っ
て、ラッチ回路はA#0=High、B#0=Lowとなり、書き込み
検証がパスする。これで書き込みが終了する。この結
果、ページバッファPB0に接続されたメモリセルMC0にの
み書き込み動作が行われ、メモリセルMC0が状態Ｌ３を
保持する。
【００６７】次に、図１３により、L1レベルを書き込む
場合を説明する。書き込みデータの入力手順はL3レベル
書き込みの場合と同様である。始めにL1対応の書き込み
データロードのコマンドを入れ、プログラムデータ制御
信号PGM0=Highにして、L1データのロード可能状態にす
る。次に、書込みデータをロードするコラムアドレスの
開始点を指定する。そして、このアドレス指定の間に、
全てのページバッファのラッチ回路を、ノードA=High、
B=Lowの状態にセットする。次に、L3レベルの書き込み
と同様に、４コラムの書き込みデータQ2,Q1を連続して
入力する。それぞれの書き込みデータQ2,Q1は、プログ
ラム入力回路２０により論理合成回路で合成され、その
出力Poutが対応するページバッファに格納される。L1レ
ベルの場合では、以下のように各ページバッファのラッ
チがセットされる。 ページバッファPB0： Pout=High： A#0=High、B#0=Low ページバッファPB 1： Pout=High： A#1=High、B#1=Low ページバッファPB 2： Pout=Low： A#2=Low、B#2=High ページバッファPB 3： Pout=High： A#3=High、B#3=Low 従って、ページバッファPB2に書き込み許可データが格
納され、後に対応するメモリセルに書き込みが行われ
る。
【００６８】まず始めに、書込み検証を行う。今度はL1
レベルに対する検証であるので、ワード線WLには基準電
圧V1よりわずかに高い電圧V1'が印加される。この書込
み検証は書き込み前のものなので、メモリセルはまだ書
き込まれておらず、第１のセット信号SET1にHighパルス
が印加されても、全てのページバッファのラッチはその
状態を保持する。
【００６９】次に、書込みを行う。ワード線WLに印加さ
れる電圧Vppは、書き込みストレスをメモリセルに与え
る電圧であり、約17V程度である。L1レベルは閾値電圧
が低く、注入する電子の量が少ないので、L3レベルの時
よりも低い電圧である。但し、他のL3,L2レベルの書き
込みに使用される電圧Vppと同電圧であってもよい。
【００７０】次に、書き込み検証に入る。手順は先に説
明した通りである。今回は、メモリセルに書き込みが十
分に行われたと仮定しているので、第１のセット信号SE
T1にHighパルスが印加されたとき、ページバッファPB2
内の検出ノードSNS#2はHighレベルになっており、従っ
てA#2=High、B#2=Lowとなり、書き込み検証がパスす
る。これで書き込みが終了する。
【００７１】最後に、図１４に従ってL2レベルを書き込
む場合を説明する。書き込みデータの入力手順はL3レベ
ルまたはL1レベル書き込みの場合と同様である。始めに
L2対応の書き込みデータロードのコマンドを入れ、プロ
グラムデータ制御信号PGM1=Highにして、L2データのロ
ード可能状態にする。次に、書込みデータをロードする
コラムアドレスの開始点を指定した後、外部の制御に従
い書き込みデータQ2,Q1を入力する。プログラム入力回
路２０の論理合成により、以下のように各ページバッフ
ァのラッチがセットされる。 ページバッファPB0： Pout=High： A#0=High、B#0=Low ページバッファPB 1： Pout=Low： A#1=Low、B#1=High ページバッファPB 2： Pout=High： A#2=High、B#2=Low ページバッファPB 3： Pout=High： A#3=High、B#3=Low 従って、ページバッファPB1に対応するメモリセルに書
き込みが行われる。
【００７２】書込みデータ入力後、L2対応の書込み開始
のコマンドを入力することで、ページバッファのラッチ
に格納された書込みデータに従い書込みが開始される。
まず始めに、書込み検証を行う。書込み検証は、ページ
バッファのラッチ回路のノードAがLowのものだけに対し
て行われる。今回は、ワード線WLには基準電圧V2よりわ
ずかに高い基準電圧V2'が印加される。電圧V2'は読み出
し時の電圧V2と同じでもよいし、異なっていても構わな
い。通常は、読み出し状態からいくらかマージンを持た
せる為に、V3>V2'>V2に設定される。ここでの書き込み
検証では、ページバッファ内のラッチ回路は状態を維持
する。
【００７３】次に、書込みを行う。プログラム期間制御
信号PH=Highにすることで、ワード線WLに印加される昇
圧電圧Vppは、今回は約18V程度である。L3レベルの時よ
り低く、L1レベルの時よりも高い電圧が好ましい。但
し、他のVtレベルの書き込みに使用される昇圧電圧Vpp
と同電圧であってもよい。
【００７４】次に、書き込み検証に入る。手順は先に説
明した通りである。今回は、メモリセルに書き込みが十
分に行われたと仮定しているので、第１のセット信号SE
T1にHighパルスが印加されたとき、ページバッファPB1
内の検出ノードSNS#1はHighレベルになっており、従っ
て、ラッチ回路内のノードA#1=High、B#1=Lowとなり、
書き込み検証がパスする。これで書き込みが終了する。
【００７５】以上の通り、プログラム入力回路が書き込
みデータの組み合わせに応じて、プログラムの有無を示
すプログラムデータを生成する。従って、読み出しバッ
ファ回路内の１つのラッチ回路にそのプログラムデータ
を格納し、そのプログラムデータに従って、各状態L1,L
2,L3へのプログラム動作が行われる。
【００７６】以上の例では、外部からデータを入力する
際に、本来ならば連続したデータではないデータQ2とQ1
を、書き込みの為に連続で入力する必要がある。この点
を除けば、単値NAND型フラッシュメモリと略同様のペー
ジバッファをもって、多値データの書き込みが可能とな
る。また、この不連続のデータQ2,Q1を連続に入力する
というデメリットを解消する為に、以下に述べるような
方法をとることもできる。
【００７７】図１５は、別のプログラム入力回路を説明
する図である。図１５（Ａ）に示される通り、このプロ
グラム入力回路２０は、ページバッファの数に対応し
て、複数設けられる。そして、最初にまとめて入力され
るデータＱ１，Ｑ２が、各プログラム入力回路２０内の
２つのラッチ回路に格納される。即ち、図１５（Ｂ）に
示される通り、プログラム入力回路には、２つのラッチ
回路２２，４０が設けられ、Ｑ１ロード信号Q1LOADによ
りトランジスタN41が導通して、ラッチ回路４０にデー
タＱ１がロードされる。また、Q2ロード信号Q2LOADによ
りトランジスタN30が導通して、ラッチ回路２２にデー
タＱ２がロードされる。そして、プログラムされるレベ
ルL0,L1,L2に応じて生成されるプログラムデータ制御信
号PGM0-2に対応して、図１５（Ｃ）に示される図表のよ
うにクロック信号CK1-4が生成され、データQ1,Q2の組み
合わせに応じて、プログラムデータ信号Poutが出力され
る。図１５（Ｃ）の図表は、ラッチ回路４０が追加され
ているので、図１１（Ｃ）の図表とクロックCK3,4のレ
ベルが逆になている。それ以外のプログラム入力回路の
動作は、前述の回路と同じである。
【００７８】上記の通り、プログラム入力回路２０は、
一度に書き込み可能なメモリセルの数と同じだけ配置さ
れる。これにより、外部からデバイスに書き込みデータ
を入力する際、データの並べかえを外部で行う必要がな
くなる。外部からは、読み出しと同様のデータの並びで
書き込みデータを入力すれば、それを論理合成回路内に
一時格納しておくことができる。あとは、デバイス内部
で自動的に書き込みレベルに対応した書き込みデータの
論理合成を行い、プログラムデータPoutを対応するペー
ジバッファに自動的に転送し、各書き込みレベルでの書
き込みを行うのである。
【００７９】図１６，１７は、図１５のプログラム入力
回路を利用した場合の詳細な書き込みタイミングチャー
ト図である。前述の図１２，１３，１４と異なるところ
は、図１６に示される通り、最初に４つのコラムのデー
タＱ２が入力され、対応するプログラム入力回路２０内
のラッチ回路２２内に格納され、次に４つのコラムのデ
ータＱ１が入力され、対応するプログラム入力回路２０
内のラッチ回路４０内に格納され、その後はＬ３レベル
の書き込み、L1レベルの書き込み、及びＬ２レベルの書
き込みが連続して行われることである。つまり、各レベ
ルの書き込み動作毎に、データＱ２，Ｑ１が入力される
必要はない。
【００８０】図１６に示される通り、Ｌ３レベルの書き
込み時は、プログラムデータ制御信号PGM2=Highに設定
され、ページバッファPB0内のラッチ回路のノードA0に
Ｌレベルがラッチされる。それ以外のページバッファ内
のノードA1,A2,A3にはＨレベルがラッチされる。それに
伴い、その後のプログラム動作ではページバッファPB0
に対応するメモリセルにのみ、電子の注入が行われる。
図１６に示されたＬ３レベルの書き込みに対する書き込
み検証、書き込み動作、書き込み検証が行われると、図
１７に移って、プログラムデータ制御信号PGM0=Highに
設定され、Ｌ１レベルの書き込みが開始される。その
後、プログラムデータ制御信号PGM1=Highに設定され、
Ｌ２レベルの書き込みが行われる。それぞれの書き込み
検証、書き込み動作は、前述と同じである。
【００８１】図１８は、複数のフラッシュメモリを有す
るメモリ装置の構成図である。図１８の例は、４つのフ
ラッシュメモリデバイスFM0-3に対して、外付け回路と
して、プログラム入力回路２０が設けられる。メモリカ
ードなど、複数のメモリデバイスが搭載される場合は、
共通にプログラム入力回路２０が設けられることによ
り、それぞれのフラッシュメモリデバイスのチップサイ
ズを小さくすることができる。共通に設けられるプログ
ラム入力回路２０は、図１５に示されるような同時にプ
ログラムされるコラム分のデータＱ２，Ｑ１を格納する
ことができるタイプが好ましい。
【００８２】以上の実施の形態例を、次の通り付記にま
とめる。
【００８３】付記１．不揮発性メモリにおいて、２Nの
閾値電圧状態を保持する複数のセルトランジスタと、前
記セルトランジスタが接続される複数のビット線及びワ
ード線と、前記ビット線に接続され、前記セルトランジ
スタの閾値電圧状態を検出する読み出しバッファ回路と
を有し、前記読み出しバッファ回路は、前記検出された
閾値電圧状態に従って、読み出しデータをラッチするラ
ッチ回路と、前記ラッチ回路のラッチ状態を第１及び第
２の状態に反転する第１及び第２のラッチ反転回路とを
有し、前記読み出しバッファ回路は、前記セルトランジ
スタが保持する第１のビットのデータを読み出す時、初
期状態のラッチ回路を、検出された第１、２又は第３、
４の閾値電圧状態に応じて、前記第１のラッチ反転回路
で反転または非反転し、当該ラッチ状態を第１のデータ
として出力し、更に、セルトランジスタが保持する下位
の第２のビットのデータを読み出す時、前記第１のデー
タに対応するラッチ状態から、検出された第１又は第２
の閾値電圧状態に応じて、前記第１のラッチ反転回路で
反転または非反転し、続けて検出された第３又は第４の
閾値電圧状態に応じて、前記第２のラッチ反転回路で反
転または非反転し、当該ラッチ状態を第２のデータとし
て出力することを特徴とする不揮発性メモリ。
【００８４】付記２．付記１において、前記セルトラン
ジスタは、電荷を蓄積するフローティングゲートと、前
記ワード線に接続されるコントロールゲートとを有し、
前記第１のビットを読み出す時、前記ワード線に、前記
第１及び第２の閾値電圧と前記第３及び第４の閾値電圧
との間の第２基準電圧が印加され、前記第２のビットを
読み出す時、前記ワード線に、前記第１と第２の閾値電
圧の間の第１基準電圧が印加され、続いて前記ワード線
に前記第３と第４の閾値電圧の間の第３基準電圧が印加
されることを特徴とする不揮発性メモリ。
【００８５】付記３．付記１において、前記読み出しバ
ッファ回路のラッチ回路は、前記読み出しの前に初期状
態にリセットされることを特徴とする不揮発性メモリ。
【００８６】付記４．付記１において、前記第１のラッ
チ反転回路は、第１のセット信号に応答して活性化さ
れ、前記ラッチ回路の第１のノードをＨレベルまたはＬ
レベルの一方のレベルにして前記ラッチ回路を反転し、
前記第２のラッチ反転回路は、第２のセット信号に応答
して活性化され、前記ラッチ回路の第２のノードをＨレ
ベルまたはＬレベルの一方のレベルにして前記ラッチ回
路を反転することを特徴とする不揮発性メモリ。
【００８７】付記５．付記１において、前記複数のビッ
ト線は、第１のビット線群と第２のビット線群とを有
し、更に、前記読み出しバッファ回路は、前記第１のビ
ット線群にそれぞれ接続される第１の読み出しバッファ
回路群と、前記第２のビット線群にそれぞれ接続される
第２の読み出しバッファ回路群とを有し、前記第２の読
み出しバッファ回路群から第１のデータを出力する時に
並行して、前記第１の読み出しバッファ回路群が前記セ
ルトランジスタから第２のビットを読み出してラッチ
し、前記第１の読み出しバッファ回路群から第２のデー
タを出力する時に並行して、前記第２の読み出しバッフ
ァ回路群が前記セルトランジスタから第２のビットを読
み出してラッチすることを特徴とする不揮発性メモリ。
【００８８】付記６．付記５において、前記第１及び第
２の読み出しバッファ回路群は、読み出した第１及び第
２のデータをそれぞれシリアルに出力することを特徴と
する不揮発性メモリ。
【００８９】付記７．不揮発性メモリにおいて、２Nの
閾値電圧状態を保持する複数のセルトランジスタと、前
記セルトランジスタが接続される複数のビット線及びワ
ード線と、前記ビット線に接続され、前記セルトランジ
スタの閾値電圧状態を検出する読み出しバッファ回路
と、第１のビット及びそれより下位の第２のビットのデ
ータ入力に応答して、プログラムの有無を示すプログラ
ムデータを出力するプログラム入力回路とを有し、プロ
グラム時に、前記読み出しバッファ回路は、前記プログ
ラムデータをラッチして、ビット線を当該プログラムデ
ータに応じた状態にし、更に、前記プログラム入力回路
は、消去状態である第１の状態から第２の状態にプログ
ラムする第１のサイクルと、第１の状態から第３の状態
にプログラムする第２のサイクルと、第１の状態から第
４の状態にプログラムする第３のサイクルにおいて、前
記第１及び第２のビットの組合せに応じて、前記プログ
ラムデータを出力することを特徴とする不揮発性メモ
リ。
【００９０】付記８．付記７において、前記セルトラン
ジスタは、電荷を蓄積するフローティングゲートと、前
記ワード線に接続されるコントロールゲートとを有し、
前記プログラム時に、前記第１のサイクルにおいて、前
記第２の状態にプログラムされるセルトランジスタに対
して前記フローティングゲートに電荷の注入が行われ、
前記第２のサイクルにおいて、前記第３の状態にプログ
ラムされるセルトランジスタに対して前記フローティン
グゲートに電荷の注入が行われ、前記第３のサイクルに
おいて、前記第４の状態にプログラムされるセルトラン
ジスタに対して前記フローティングゲートに電荷の注入
が行われることを特徴とする不揮発性メモリ。
【００９１】付記９．付記７において、前記プログラム
入力回路は、前記第１及び第２のビットのデータと、前
記第１乃至第３のサイクルにおいて生成されるプログラ
ムデータ制御信号との論理合成により、前記プログラム
データを生成することを特徴とする不揮発性メモリ。
【００９２】付記１０．付記７において前記プログラム
入力回路は、前記第１及び第２のビットのデータをラッ
チするデータラッチ回路を有し、当該ラッチされた第１
及び第２のデータと、前記第１乃至第３のサイクルにお
いて生成される第１乃至第３のプログラムデータ制御信
号との論理合成により、前記プログラムデータを生成す
ることを特徴とする不揮発性メモリ。
【００９３】付記１１．不揮発性メモリ装置において、
２Nの閾値電圧状態を保持する複数のセルトランジスタ
と、前記セルトランジスタが接続される複数のビット線
及びワード線と、前記ビット線に接続され、前記セルト
ランジスタの閾値電圧状態を検出する読み出しバッファ
回路とを有する複数の不揮発性メモリと、前記複数の不
揮発性メモリに共通に設けられ、第１のビット及びそれ
より下位の第２のビットのデータ入力に応答して、プロ
グラムの有無を示すプログラムデータを出力するプログ
ラム入力回路とを有し、プログラム時に、前記不揮発性
メモリ内の読み出しバッファ回路は、前記プログラムデ
ータをラッチして、ビット線を当該プログラムデータに
応じた状態にし、更に、前記プログラム入力回路は、消
去状態である第１の状態から第２の状態にプログラムす
る第１のサイクルと、第１の状態から第３の状態にプロ
グラムする第２のサイクルと、第１の状態から第４の状
態にプログラムする第３のサイクルにおいて、前記第１
及び第２のビットの組合せに応じて、前記プログラムデ
ータを出力することを特徴とする不揮発性メモリ装置。
【００９４】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【００９５】
【発明の効果】以上、本発明によれば、多ビットデータ
を記録するメモリセルを有する不揮発性メモリにおい
て、回路構成が簡単な読み出しバッファ回路を提供する
ことができる。更に、多ビットのデータの組み合わせに
応じて、プログラムの有無を示すプログラムデータを生
成するプログラム入力回路を提供することができる。
【図面の簡単な説明】
【図１】図１は、本実施の形態例におけるセルトランジ
スタの構成図である。
【図２】図２は、２ビットデータＱ１，Ｑ２と、セルト
ランジスタの閾値Ｖｔの分布との関係を示す図である。
【図３】本実施の形態例におけるＮＡＮＤ型のフラッシ
ュメモリアレイとページバッファの構成を示す図であ
る。
【図４】本実施の形態例におけるフラッシュメモリ全体
構成図である。
【図５】本実施の形態例における読み出しバッファ回路
図である。
【図６】読み出し動作時の各信号やノードの状態を示す
図表である。
【図７】読み出し動作のタイミングチャート図である。
【図８】フラッシュメモリの別の全体構成図である。
【図９】図９の読み出し動作のタイミングチャート図で
ある。
【図１０】プログラム動作を説明するためのフラッシュ
メモリの全体構成図である。
【図１１】プログラム入力回路を説明する図である。
【図１２】状態Ｌ３へのプログラム動作のタイミングチ
ャート図である。
【図１３】状態Ｌ１へのプログラム動作のタイミングチ
ャート図である。
【図１４】状態Ｌ２へのプログラム動作のタイミングチ
ャート図である。
【図１５】別のプログラム入力回路を説明する図であ
る。
【図１６】図１５のプログラム入力回路を利用した場合
の詳細な書き込みタイミングチャート図である。
【図１７】図１５のプログラム入力回路を利用した場合
の詳細な書き込みタイミングチャート図である。
【図１８】複数のフラッシュメモリを有するメモリ装置
の構成図である。
【符号の説明】
ＭＣ メモリセル ＢＬ ビット線 ＷＬ ワード線 ＰＢ ページバッファ、読み出しバッファ回路 IOB 入出力バッファ回路 LATCH ページバッファ内のラッチ回路 N17,N20 第１のラッチ反転回路 N16,N18 第２のラッチ反転回路 SET1 第１のセット信号 SET2 第２のセット信号 Q2,Q1 第１のビットデータ、第２のビットデータ L0-L3 第１〜第４の状態 ２０ プログラム入力回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】不揮発性メモリにおいて、 ２Nの閾値電圧状態を保持する複数のセルトランジスタ
    と、 前記セルトランジスタが接続される複数のビット線及び
    ワード線と、 前記ビット線に接続され、前記セルトランジスタの閾値
    電圧状態を検出する読み出しバッファ回路とを有し、 前記読み出しバッファ回路は、前記検出された閾値電圧
    状態に従って、読み出しデータをラッチするラッチ回路
    と、前記ラッチ回路のラッチ状態を第１及び第２の状態
    に反転する第１及び第２のラッチ反転回路とを有し、 前記読み出しバッファ回路は、前記セルトランジスタが
    保持する第１のビットのデータを読み出す時、初期状態
    のラッチ回路を、検出された第１、２又は第３、４の閾
    値電圧状態に応じて、前記第１のラッチ反転回路で反転
    または非反転し、当該ラッチ状態を第１のデータとして
    出力し、更に、セルトランジスタが保持する下位の第２
    のビットのデータを読み出す時、前記第１のデータに対
    応するラッチ状態から、検出された第１又は第２の閾値
    電圧状態に応じて、前記第１のラッチ反転回路で反転ま
    たは非反転し、続けて検出された第３又は第４の閾値電
    圧状態に応じて、前記第２のラッチ反転回路で反転また
    は非反転し、当該ラッチ状態を第２のデータとして出力
    することを特徴とする不揮発性メモリ。
  2. 【請求項２】請求項１において、 前記セルトランジスタは、電荷を蓄積するフローティン
    グゲートと、前記ワード線に接続されるコントロールゲ
    ートとを有し、 前記第１のビットを読み出す時、前記ワード線に、前記
    第１及び第２の閾値電圧と前記第３及び第４の閾値電圧
    との間の第２基準電圧が印加され、 前記第２のビットを読み出す時、前記ワード線に、前記
    第１と第２の閾値電圧の間の第１基準電圧が印加され、
    続いて前記ワード線に前記第３と第４の閾値電圧の間の
    第３基準電圧が印加されることを特徴とする不揮発性メ
    モリ。
  3. 【請求項３】請求項１において、 前記複数のビット線は、第１のビット線群と第２のビッ
    ト線群とを有し、 更に、前記読み出しバッファ回路は、前記第１のビット
    線群にそれぞれ接続される第１の読み出しバッファ回路
    群と、前記第２のビット線群にそれぞれ接続される第２
    の読み出しバッファ回路群とを有し、 前記第２の読み出しバッファ回路群から第１のデータを
    出力する時に並行して、前記第１の読み出しバッファ回
    路群が前記セルトランジスタから第２のビットを読み出
    してラッチし、 前記第１の読み出しバッファ回路群から第２のデータを
    出力する時に並行して、前記第２の読み出しバッファ回
    路群が前記セルトランジスタから第２のビットを読み出
    してラッチすることを特徴とする不揮発性メモリ。
  4. 【請求項４】不揮発性メモリにおいて、 ２Nの閾値電圧状態を保持する複数のセルトランジスタ
    と、 前記セルトランジスタが接続される複数のビット線及び
    ワード線と、 前記ビット線に接続され、前記セルトランジスタの閾値
    電圧状態を検出する読み出しバッファ回路と、 第１のビット及びそれより下位の第２のビットのデータ
    入力に応答して、プログラムの有無を示すプログラムデ
    ータを出力するプログラム入力回路とを有し、 プログラム時に、前記読み出しバッファ回路は、前記プ
    ログラムデータをラッチして、ビット線を当該プログラ
    ムデータに応じた状態にし、更に、前記プログラム入力
    回路は、消去状態である第１の状態から第２の状態にプ
    ログラムする第１のサイクルと、第１の状態から第３の
    状態にプログラムする第２のサイクルと、第１の状態か
    ら第４の状態にプログラムする第３のサイクルにおい
    て、前記第１及び第２のビットの組合せに応じて、前記
    プログラムデータを出力することを特徴とする不揮発性
    メモリ。
  5. 【請求項５】請求項４において、 前記セルトランジスタは、電荷を蓄積するフローティン
    グゲートと、前記ワード線に接続されるコントロールゲ
    ートとを有し、 前記プログラム時に、前記第１のサイクルにおいて、前
    記第２の状態にプログラムされるセルトランジスタに対
    して前記フローティングゲートに電荷の注入が行われ、
    前記第２のサイクルにおいて、前記第３の状態にプログ
    ラムされるセルトランジスタに対して前記フローティン
    グゲートに電荷の注入が行われ、前記第３のサイクルに
    おいて、前記第４の状態にプログラムされるセルトラン
    ジスタに対して前記フローティングゲートに電荷の注入
    が行われることを特徴とする不揮発性メモリ。
  6. 【請求項６】請求項４において、 前記プログラム入力回路は、前記第１及び第２のビット
    のデータと、前記第１乃至第３のサイクルにおいて生成
    されるプログラムデータ制御信号との論理合成により、
    前記プログラムデータを生成することを特徴とする不揮
    発性メモリ。
  7. 【請求項７】請求項４において前記プログラム入力回路
    は、前記第１及び第２のビットのデータをラッチするデ
    ータラッチ回路を有し、当該ラッチされた第１及び第２
    のデータと、前記第１乃至第３のサイクルにおいて生成
    される第１乃至第３のプログラムデータ制御信号との論
    理合成により、前記プログラムデータを生成することを
    特徴とする不揮発性メモリ。
  8. 【請求項８】不揮発性メモリ装置において、 ２Nの閾値電圧状態を保持する複数のセルトランジスタ
    と、前記セルトランジスタが接続される複数のビット線
    及びワード線と、前記ビット線に接続され、前記セルト
    ランジスタの閾値電圧状態を検出する読み出しバッファ
    回路とを有する複数の不揮発性メモリと、 前記複数の不揮発性メモリに共通に設けられ、第１のビ
    ット及びそれより下位の第２のビットのデータ入力に応
    答して、プログラムの有無を示すプログラムデータを出
    力するプログラム入力回路とを有し、 プログラム時に、前記不揮発性メモリ内の読み出しバッ
    ファ回路は、前記プログラムデータをラッチして、ビッ
    ト線を当該プログラムデータに応じた状態にし、 更に、前記プログラム入力回路は、消去状態である第１
    の状態から第２の状態にプログラムする第１のサイクル
    と、第１の状態から第３の状態にプログラムする第２の
    サイクルと、第１の状態から第４の状態にプログラムす
    る第３のサイクルにおいて、前記第１及び第２のビット
    の組合せに応じて、前記プログラムデータを出力するこ
    とを特徴とする不揮発性メモリ装置。
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