KR20140148132A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제 1 및 제 2 테스트 전압들에 의해 메모리 셀들로부터 순차적으로 읽혀진 제 1 및 제 2 페이지 데이터를 비교하여 제 1 논리 상태에서 제 2 논리 상태로 변경된 비트들을 검출하는 단계, 제 3 테스트 전압에 의해 메모리 셀들로부터 읽혀진 제 3 페이지 데이터를 제 2 페이지 데이터와 비교하여 제 1 논리 상태에서 제 2 논리 상태로 변경된 비트들을 검출하는 단계, 그리고 제 1 및 제 2 페이지 데이터 간 변경된 비트들의 개수 및 제 2 및 제 3 페이지 데이터 간 변경된 비트들의 개수를 비교하여 비교 결과에 따라 읽기 전압을 결정하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 반도체 메모리 장치의 읽기 동작 속도 및 읽기 전압의 조절 속도를 향상시키기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제 1 및 제 2 테스트 전압들에 의해 메모리 셀들로부터 순차적으로 읽혀진 제 1 및 제 2 페이지 데이터를 비교하여, 제 1 논리 상태에서 제 2 논리 상태로 변경된 비트들을 검출하는 단계; 제 3 테스트 전압에 의해 상기 메모리 셀들로부터 읽혀진 제 3 페이지 데이터를 상기 제 2 페이지 데이터와 비교하여, 상기 제 1 논리 상태에서 상기 제 2 논리 상태로 변경된 비트들을 검출하는 단계; 및 상기 제 1 및 제 2 페이지 데이터 간 상기 변경된 비트들의 개수 및 상기 제 2 및 제 3 페이지 데이터 간 상기 변경된 비트들의 개수를 비교하여, 비교 결과에 따라 읽기 전압을 결정하는 단계를 포함한다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 워드 라인에 연결된 메모리 셀들; 및 제 1 내지 k (k는 3보다 큰 자연수) 테스트 전압들을 상기 워드 라인에 순차적으로 인가하여, 상기 메모리 셀들로부터 제 1 내지 k 페이지 데이터를 읽도록 구성되는 주변 회로를 포함한다. 상기 주변 회로는 상기 제 k-2 및 제 k-1 페이지 데이터 간 변경된 데이터 비트들의 개수 및 상기 제 k-1 및 제 k 페이지 데이터 간 변경된 데이터 비트들의 개수를 비교하여 읽기 동작 시 상기 워드 라인에 인가될 읽기 전압을 결정하도록 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은, 워드 라인에 연결된 메모리 셀들 및 상기 메모리 셀들을 제어하도록 구성되는 주변 회로를 포함하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 상기 컨트롤러의 제어에 응답하여 상기 주변 회로는 제 1 내지 k (k는 3보다 큰 자연수) 테스트 전압들을 상기 워드 라인에 순차적으로 인가하여 상기 메모리 셀들로부터 제 1 내지 k 페이지 데이터를 읽고, 상기 제 k-2 및 제 k-1 페이지 데이터 간 변경된 데이터 비트들의 개수 및 상기 제 k-1 및 제 k 페이지 데이터 간 변경된 데이터 비트들의 개수를 비교하여 읽기 동작 시 상기 워드 라인에 인가될 읽기 전압을 결정하도록 구성된다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 읽기 동작 속도 및 읽기 전압의 조절 속도는 향상된다.
도 1은 반도체 메모리 장치에 포함된 메모리 셀들의 전압 산포를 보여주는 그래프이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나를 예시적으로 보여주는 회로도이다.
도 4는 선택된 메모리 셀들의 문턱 전압 산포를 보여주는 그래프이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 6은 도 2의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 좀 더 구체적으로 보여주는 도면이다.
도 8은 비교기를 보여주는 회로도이다.
도 9는 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 10은 도 9의 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 11은 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 12는 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치에 포함된 메모리 셀들의 전압 산포를 보여주는 그래프이다. 도 1에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 1을 참조하면, 메모리 셀들은 복수의 문턱 전압 상태들(10, 20)을 가질 수 있다. 예를 들면, 메모리 셀들 각각에 하나의 비트가 저장될 때, 메모리 셀들은 도 1에 도시된 바와 같이 제 1 문턱 전압 상태(10) 또는 제 2 문턱 전압 상태(20)를 가질 수 있다. 예시적으로, 제 1 문턱 전압 상태(10)를 갖는 메모리 셀들은 논리 상태 "로우"을 저장하는 것으로, 그리고 제 2 문턱 전압 상태(20)를 갖는 메모리 셀들은 논리 상태 "하이"을 저장하는 것으로 정의될 수 있다.
잘 알려진 바와 같이, 여러 가지 원인들에 기인하여 문턱 전압 상태들(10, 20)의 산포 폭들은 넓어질 수 있다. 문턱 전압 상태들(10, 20)의 산포 폭들이 넓어짐에 따라, 메모리 셀들의 데이터의 신뢰성은 감소한다. 예를 들면, 제 1 문턱 전압 상태(10)를 갖는 메모리 셀들은 그것의 문턱 전압들이 상승하여 제 3 문턱 전압 상태(11)를 갖게 될 수 있다. 그리고, 제 2 문턱 전압 상태(20)를 갖는 메모리 셀들은 그것의 문턱 전압들이 감소하여 제 4 문턱 전압 상태(21)를 갖게 될 수 있다.
읽기 마진이 감소함에 따라, 효과적인 읽기 동작을 위해, 읽기 전압(Vrd)을 정확히 설정하는 것이 요구된다.
종래에는, 반도체 메모리 장치 외부의 컨트롤러(도 9의 1000 참조)에 의해 읽기 전압(Vrd)이 조절되었다. 좀 더 상세하게는, 컨트롤러는 읽기 동작을 수행하도록 반도체 메모리 장치를 제어하고, 읽어진 데이터가 출력되면 해당 데이터에 소정 개수보다 많은 에러 비트들이 포함되는지 여부를 판별한다. 해당 데이터에 소정 개수보다 많은 에러 비트들이 포함되면, 컨트롤러는 특정 알고리즘에 따라 읽기 전압(Vrd)을 조절한다. 즉, 종래 기술에 따르면 읽기 전압(Vrd)의 조절 여부를 판별하기 위해, 읽어진 데이터가 반도체 메모리 장치로부터 출력되는 시간이 요구된다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치(50)를 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(50)는 메모리 셀 어레이(100) 및 주변 회로(110, peripheral circuit)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
주변 회로(110)는 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150), 제어 로직(160), 그리고 비교기(170)를 포함한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다.
어드레스 디코더(120)는 반도체 메모리 장치(50) 내부의 글로벌 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다. 선택된 워드 라인에는, 읽기 전압이 인가된다. 비선택된 워드 라인들에는, 읽기 전압보다 높은 패스 전압이 인가된다.
어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
전압 발생기(130)는 반도체 메모리 장치(50)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(160)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(130)에서 생성된 내부 전원 전압은 반도체 메모리 장치(50)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(130)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(160)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 전압들은 어드레스 디코더(120)에 의해 워드 라인들에 인가될 수 있다.
읽기 및 쓰기 회로(140)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(160)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(150)와 데이터(DATA)를 통신한다. 읽기 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 연결된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 출력한다.
실시 예로서, 읽기 및 쓰기 회로(140)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 읽기 동작 시에, 데이터 입출력 회로(150)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 데이터(DATA)를 수신하고 수신된 데이터(DATA)를 반도체 메모리 장치(100)의 글로벌 버퍼(미도시)로 전달한다.
제어 로직(160)은 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 비교기(170)에 연결된다. 제어 로직(160)은 반도체 메모리 장치(50)의 글로벌 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(160)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(50)의 제반 동작을 제어하도록 구성된다.
본 발명의 실시 예에 따르면, 제어 로직(130)은 비교기(170)로부터의 감지 신호(DS)에 응답하여 전압 발생기(130)에서 발생되는 읽기 전압을 조절하도록 구성된다.
전압 발생기(130)는 순차적으로 증가하는 테스트 전압들을 발생한다. 테스트 전압들 각각이 선택된 워드 라인에 인가될 때마다, 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 페이지 데이터를 읽는다. 각 페이지 데이터가 읽혀질 때마다, 제어 로직(110)은 해당 페이지 데이터의 비트들(bits)과 이전 페이지 데이터의 비트들을 비교하여 제 1 논리 상태(예를 들면, "하이")에서 제 2 논리 상태(예를 들면, "로우")로 변경된 비트들을 검출한다. 검출 결과, 제 1 논리 상태에서 제 2 논리 상태로 변경된 비트들의 수가 가장 적을 때, 해당 테스트 전압이 읽기 전압으로 결정된다.
좀 더 상세하게 설명하면, 제 1 내지 제 k (k는 2보다 큰 자연수) 테스트 전압들을 이용하여 선택된 메모리 셀들로부터 제 1 내지 제 k 페이지 데이터가 읽혀질 것이다. 제어 로직(160)은 제 k-2 및 제 k-1 페이지 데이터 간 변경된 데이터 비트들을 검출하고 검출 결과를 페이지 버퍼들(PB1~PBm)의 래치들에 저장한다. 또한, 제어 로직(160)은 제 k-1 및 제 k 페이지 데이터 간 변경된 데이터 비트들을 검출하고 검출 결과를 페이지 버퍼들(PB1~PBm)의 다른 래치들에 저장한다.
비교기(170)는 제어 로직(160)의 제어에 응답하여 제 k-2 및 제 k-1 페이지 데이터 간 변경된 데이터 비트들의 개수, 그리고 제 k-1 및 제 k 페이지 데이터 간 변경된 데이터 비트들의 개수를 비교한다. 비교 결과에 따라, 비교기(170)는 감지 신호(DS)를 발생할 것이다. 제어 로직(160)은 감지 신호(DS)에 응답하여 읽기 전압을 결정한다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치(50)는 자체적으로 읽기 전압을 조절할 수 있다. 따라서, 읽기 전압의 조절에 소요되는 시간은 단축될 것이다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 예시적으로 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm)은 소스 선택 트랜지스터들(SST), 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터들(DST)을 포함한다. 소스 선택 트랜지스터들(SST)은 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 소스 측들은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터들(DST)의 드레인 측들은 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 2를 참조하여 설명된 행 라인들(RL)에 포함되며, 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은, 예를 들면 공통 소스 라인 제어기(미도시)에 의해 제어된다.
실시 예로서, 도 3에는 도시되지 않으나, 메모리 블록(BLK1)은 적어도 하나의 더미 워드 라인에 더 연결되고, 적어도 하나의 더미 워드 라인에 연결되는 메모리 셀들을 더 포함할 수 있다. 실시 예로서, 도 3에 도시된 바와는 다르게 메모리 블록(BLK1)은 2 이상의 드레인 선택 라인들에 연결되고, 그 드레인 선택 라인들에 연결되는 드레인 선택 트랜지스터들을 포함할 수 있다. 또한, 메모리 블록(BLK1)은 2 이상의 소스 선택 라인들에 연결되고, 그 소스 선택 라인들에 연결되는 소스 선택 트랜지스터들을 포함할 수 있다.
읽기 전압의 조절 시에, 제 1 내지 제 m 비트 라인들(BL1~BLm)은 프리차지된다. 공통 소스 라인(CSL)은 접지 전압으로 유지된다. 그리고, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 전원 전압이 인가되어 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)은 턴온된다. 비선택된 워드 라인들(WL1, WL3~WLn)에 고 전압의 패스 전압(Vpass)이 인가되고 해당 메모리 셀들은 그것의 문턱 전압들에 관계없이 턴온된다. 선택된 워드 라인(WL2)에 테스트 전압(Vts)이 인가되고 선택된 메모리 셀들(M2)은 그것의 문턱 전압들에 따라 턴온 또는 턴오프된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전압 변화를 감지하여 선택된 메모리 셀들의 하나의 페이지 데이터를 읽는다. 페이지 데이터는 선택된 메모리 셀들의 개수(m개)에 해당하는 비트들(bits)을 포함할 것이다.
테스트 전압(Vts)을 가변하면, 선택된 메모리 셀들의 복수의 페이지 데이터를 읽을 수 있다. 이에 대해서는 도 4를 참조하여 더 상세히 설명된다.
도 4는 선택된 메모리 셀들의 문턱 전압 산포를 보여주는 그래프이다. 도 4에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 4를 참조하면, 선택된 메모리 셀들은 제 1 문턱 전압 상태(P1) 및 제 2 문턱 전압 상태(P2)를 갖는다. 도 4에서, 제 1 문턱 전압 상태(P1) 및 제 2 문턱 전압 상태(P2)는 일부 전압 구간에서 중첩된다.
선택된 워드 라인에 복수의 테스트 전압들(VtsK-2~VtsK+2)을 순차적으로 인가함으로써, 선택된 메모리 셀들로부터 복수의 페이지 데이터가 읽어질 수 있다(K는 자연수). 선택된 워드 라인에 제 K-2 테스트 전압(VtsK-2)이 인가될 때, 페이지 버퍼들(PB1~PBm)은 제 K-2 페이지 데이터를 읽는다. 메모리 셀의 문턱 전압이 제 K-2 테스트 전압(VtsK-2)보다 높을 때, 해당 메모리 셀의 데이터는 제 1 논리 상태(이하, 논리 값 "로우")로 읽어진다. 메모리 셀의 문턱 전압이 제 K-2 테스트 전압(VtsK-2)보다 낮을 때, 해당 메모리 셀의 데이터는 제 2 논리 상태(논리 값 "하이")로 읽어진다. 즉, 선택된 메모리 셀들의 문턱 전압들이 제 K-2 테스트 전압(VtsK-2)보다 낮은지 또는 높은지 여부에 따라 제 K-2 페이지 데이터가 결정된다.
마찬가지 방법으로, 제 K-1 내지 제 K+2 테스트 전압들(VtsK-1~VtsK+2)을 각각 이용하여 선택된 메모리 셀들로부터 제 K-1 내지 제 K+2 페이지 데이터가 읽어질 수 있다. 즉, 제 K-2 내지 제 K+2 (K는 자연수) 테스트 전압들(VtsK-2~VtsK+2)을 각각 이용하여 제 K-2 내지 제 K+2 페이지 데이터가 순차적으로 얻어질 수 있다.
예시적인 실시 예로서, 테스트 전압(Vts)이 변경될 때마다 비트 라인들(BL1~BLm, 도 4 참조)이 프리차지되어, 복수의 페이지 데이터가 읽어질 수 있다.
다른 예시적인 실시 예로서, 비트 라인들(BL1~BLm)은 첫 페이지 데이터에 대한 읽기 동작 시에만 프리차지되고, 이후 프리차지 없이 테스트 전압(Vts)만을 변경하면서 복수의 페이지 데이터가 읽어질 수 있다. 이때, 읽기 전압의 조절 속도는 향상될 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치(50)의 동작 방법을 보여주는 순서도이다.
도 4를 참조하여 도 5를 설명하면, S110단계에서, 제 K-1 페이지 데이터를 제 K-2 페이지 데이터와 비교하여, 논리 값 "로우"에서 논리 값 "하이"로 변경된 비트들의 개수를 제 1 분포값으로서 검출한다.
S110단계는 제 K-1 페이지 데이터 및 제 K-2 페이지 데이터를 읽는 단계, 그리고 제 K-1 페이지 데이터 및 제 K-2 페이지 데이터를 비교하는 단계를 포함할 수 있다. 제 K-2 페이지 데이터는 제 K-2 테스트 전압(VtsK-2)을 이용하여 읽어진다. 제 K-1 페이지 데이터는 제 K-1 테스트 전압(VtsK-1)을 이용하여 읽어진다. 이때, 제 1 전압 구간(dV1)에 해당하는 메모리 셀들은 제 K-2 테스트 전압(VtsK-2)을 이용한 읽기 동작 시에 논리 값 "로우"로 판별되고, 제 K-1 테스트 전압(VtsK-1)을 이용한 읽기 동작 시에 논리 값 "하이"태로 판별될 것이다. 따라서, 제 1 전압 구간(dV1)에 해당하는 메모리 셀들의 개수가 논리 값 "로우"에서 논리 값 "하이"로 변경된 비트들의 개수에 해당한다. 즉, 제 1 분포값은 제 1 전압 구간(dV1)에 해당하는 메모리 셀들의 개수를 의미한다.
S120단계에서, 제 K 페이지 데이터를 제 K-1 페이지 데이터와 비교하여 논리 값 "로우"에서 논리 값 "하이"로 변경된 비트들의 개수를 제 2 분포값으로서 검출한다.
S120단계는 제 K 페이지 데이터를 읽는 단계, 그리고 제 K 페이지 데이터 및 제 K-1 페이지 데이터를 비교하는 단계를 포함할 수 있다.
제 K 페이지 데이터는 제 K 테스트 전압(VtsK)을 이용하여 읽어진다. 제 2 전압 구간(dV2)에 해당하는 메모리 셀들은 제 K-1 테스트 전압(VtsK-1)을 이용한 읽기 동작 시에 논리 값 "로우"로 판별되고, 제 K 테스트 전압(VtsK)을 이용한 읽기 동작 시에 논리 값 "하이"로 판별될 것이다. 따라서, 제 2 분포값은 제 2 전압 구간(dV2)에 해당하는 메모리 셀들의 개수를 의미한다.
S130단계에서, 제 1 분포값이 제 2 분포값보다 작은지 여부를 판별한다. 만약 그렇지 않은 경우, S140단계가 수행된다. 만약 그러한 경우, S150단계가 수행된다.
도 4에서, 제 1 전압 구간(dV1)에 해당하는 메모리 셀들의 개수는 제 2 전압 구간(dV2)에 해당하는 메모리 셀들의 개수보다 크다 즉, 제 1 분포값이 제 2 분포값보다 크며, 그러므로 S140단계가 수행된다.
S140단계에서, K값이 1 증가한다.
S150단계에서, 만약 제 1 분포값이 제 2 분포값보다 작다면, 읽기 전압이 결정된다. 이때, 읽기 전압은 최근 사용된 테스트 전압(VtsK) 이전의 테스트 전압(VtsK-1)으로서 결정될 수 있다.
한편, S140단계 이후 S110단계 및 S120단계가 재수행됨에 따라, 제 1 분포값은 제 2 전압 구간(dV2)에 해당하는 메모리 셀들의 개수로 정의되고, 제 2 분포값은 제 3 전압 구간(dV3)에 해당하는 메모리 셀들의 개수로 정의된다. 그리고, S130단계에서, 제 1 분포값과 제 2 분포값의 비교 결과 제 1 분포값이 제 2 분포값보다 작을 때, 읽기 전압은 제 K 테스트 전압(VtsK)으로 결정된다.
본 발명의 실시 예에 따르면, 테스트 전압을 상승시키면서 페이지 데이터를 읽을 때마다 논리 값 "로우"에서 논리 값 "하이"로 변경된 비트들이 체크되고, 변경된 비트들의 수가 가장 적을 때 읽기 전압이 결정된다. 즉, 반도체 메모리 장치(50)는 자체적으로 읽기 전압을 조절할 수 있다.
도 6은 도 2의 페이지 버퍼들(PB1~PBm) 중 어느 하나(PB1)를 보여주는 블록도이다.
도 6을 참조하면, 제 1 페이지 버퍼(PB1)는 센싱 트랜지스터(ST), 프리차지 회로(210), 래치 회로(220) 및 스위칭 회로(230)를 포함한다.
센싱 트랜지스터(ST)는 제 1 비트 라인(BL1) 및 센스 노드(SO) 사이에 연결된다. 센싱 트랜지스터(ST)는 제어 로직(160, 도 2 참조)으로부터의 센싱 신호(SES)에 응답하여 턴 온된다.
프리차지 회로(210)는 센스 노드(SO)에 연결되며, 센싱 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)에 연결된다. 프리차지 회로(210)는 제어 로직(160)의 제어에 응답하여 센싱 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)을 프리차지시킨다.
래치 회로(220)는 센스 노드(SO)에 연결된다. 래치 회로(220)는 제 1 내지 제 4 래치부들(LAT1~LAT4)을 포함한다. 제 1 내지 제 4 래치부들(LAT1~LAT4) 각각은 하나의 비트(bit)를 저장할 수 있다. 메모리 셀로부터 제 1 비트 라인(BL1)를 통해 읽혀지는 데이터는 제 1 래치부(LAT1)에 저장된다. 제 1 내지 제 4 래치들(LAT1~LAT4)은 제어 로직(160)의 제어에 응답하여 데이터를 교환할 수 있다.
제 1 내지 제 4 래치부들(LAT1~LAT4)은 각각 제 1 내지 제 4 노드들(AN~DN)을 통해 스위칭 회로(230)에 연결된다. 제 1 내지 제 4 래치부들(LAT1~LAT4)은 스위칭 회로(230)를 통해 데이터 입출력 회로(160) 및 비교기(150)에 연결된다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치(50)의 동작 방법을 좀 더 구체적으로 보여주는 도면이다.
도 7을 참조하면, S211단계에서, 페이지 버퍼들(PB1~PBm)의 제 1 래치들(LATs1, 도 6의 LAT1 참조)은 선택된 메모리 셀들로부터 읽어진 제 K-2 페이지 데이터를 저장한다. S212단계에서, 제 K-2 페이지 데이터는 페이지 버퍼들(PB1~PBm)의 제 2 래치들(LATs2, 도 6의 LAT2 참조)로 전송된다.
S213단계에서, 선택된 메모리 셀들로부터 제 K-1 페이지 데이터가 읽어지고, 제 1 래치들(LATs1)에 저장된다.
S214단계에서, 제 1 래치들(LATs1)에 저장된 K-1 페이지 데이터 및 제 2 래치들(LATs2)에 저장된 제 K-2 페이지 데이터가 비교된다. S215단계에서, 비교 결과는 페이지 버퍼들(PB1~PBm)의 제 3 래치들(LATs3, 도 6의 LAT3 참조)에 저장된다. 제어 로직(160)은 제 K-1 페이지 데이터를 제 K-2 페이지 데이터와 비교하여 논리 값 "로우"에서 논리 값 "하이"로 변경된 비트들을 검출하고, 검출된 비트들을 제 3 래치들(LATs3)에 저장한다. 실시 예로서, 제어 로직(160)은 제 3 래치들(LATs3) 중 검출된 비트들에 해당하는 래치들에 논리 값 "하이"를 저장한다. 제 3 래치들(LATs3)에 저장된 데이터는 제 1 분포값에 대응할 것이다.
S221단계에서, 제 K-1 페이지 데이터는 제 2 래치들(LATs2)에 전송 및 저장된다.
S222단계에서, 선택된 메모리 셀들로부터 제 K 페이지 데이터가 읽어지고, 제 1 래치들(LATs1)에 저장된다.
S223단계에서, 제 1 래치들(LATs1)에 저장된 제 K 페이지 데이터와 제 2 래치들(LATs2)에 저장된 제 K-1 페이지 데이터가 비교된다. S224단계에서, 비교 결과는 페이지 버퍼들(PB1~PBm)의 제 4 래치들(LATs4, 도 6의 LAT3 참조)에 저장된다. 제어 로직(160)은 제 K 페이지 데이터를 제 K-1 페이지 데이터와 비교하여 논리 값 "로우"에서 논리 값 "하이"로 변경된 비트들을 검출한다. 실시 예로서, 제어 로직(160)은 검출된 비트들에 해당하는 래치들 각각에 논리 값 "하이"를 저장할 수 있다. 제 4 래치들(LATs4)에 저장된 데이터는 제 2 분포값에 대응할 것이다.
S230단계에서, 제 3 래치들(LATs3)에 저장된 데이터와 제 4 래치들(LATs4)에 저장된 데이터를 비교한다. 실시 예로서, 비교기(160, 도 2 참조)는 제 3 래치들(LATs3)과 제 4 래치들(LATs4) 중 어떤 것이 논리 값 "하이"의 비트들을 더 많이 저장하는지 판별한다. 즉, 비교기(160)는 제 1 분포값과 제 2 분포값을 비교한다. 이는 도 8을 참조하여 더 상세히 설명된다.
S231단계에서, 제 4 래치들(LATs4)에 저장된 분포값은 제 3 래치들(LATs3)에 저장된다.
이후, 비교기(170)의 판별 결과에 따라, S221단계 내지 S224단계, 그리고 S230단계 및 S231단계가 반복될 것이다.
도 8은 비교기(160)를 보여주는 회로도이다.
도 8을 참조하면, 비교기(160)는 제 1 감지 트랜지스터들(DT1_1~DT1_m), 제 1 제어 트랜지스터들(CT1_1~CT1_m), 제 1 내지 제 4 트랜지스터들(T1~T4), 제 2 감지 트랜지스터들(DT2_1~DT2_m), 제 2 제어 트랜지스터들(CT2_1~CT2_m), 그리고 비교기(SA)를 포함한다.
제 1 감지 트랜지스터들(DT1_1~DT1_m)은 기준 노드와 제 1 제어 트랜지스터들(CT1_1~CT1_m) 사이에 연결된다. 제 1 감지 트랜지스터들(DT1_1~DT1_m)의 게이트들은 페이지 버퍼들(PB1~PBm) 내 제 3 노드들(CN1~CNm, 도 6의 CN 참조)에 연결된다. 즉, 제 1 감지 트랜지스터들(DT1_1~DT1_m)은 제 3 래치들(LATs3)에 저장된 데이터에 응답하여 턴온된다.
제 1 제어 트랜지스터들(CT1_1~CT1_m)은 제 1 감지 트랜지스터들(DT1_1~DT1_m)과 제 1 트랜지스터(T1) 사이에 연결된다. 제 1 제어 트랜지스터들(CT1_1~CT1_m)은 제 1 비교 신호(CPR1)에 응답하여 동작한다. 제 1 비교 신호(CPR1)는 제어 로직(160)으로부터 제공된다.
제 1 트랜지스터(T1)는 제 1 제어 트랜지스터들(CT1_1~CT1_m)과 제 1 비교 노드(CPN1) 사이에 연결되며, 제 2 비교 신호(CPR2)에 응답하여 동작한다. 제 2 비교 신호(CPR2)는 제어 로직(160)으로부터 제공된다.
제 2 및 3 트랜지스터들(T2, T3)은 커런트 미러(current mirror) 구조를 형성한다. 제 2 트랜지스터(T2)는 전원 전압(Vcc)과 제 1 비교 노드(CPN1) 사이에 연결된다. 제 2 트랜지스터(T2)의 드레인과 게이트는 서로 연결된다. 제 3 트랜지스터(T3)는 전원 전압(Vcc)과 제 2 비교 노드(CPN2) 사이에 연결된다. 제 2 및 제 3 트랜지스터들(T2, T3)의 게이트들은 서로 연결된다.
제 4 트랜지스터(T4)는 제 2 비교 노드(CPN2) 및 제 2 제어 트랜지스터들(CT2_1~CT2_m) 사이에 연결되고, 제 2 비교 신호(CPR2)에 응답하여 동작한다.
제 2 제어 트랜지스터들(CT2_1~CT2_m)은 제 4 트랜지스터(T4) 및 제 2 감지 트랜지스터들(DT2_1~DT2_m) 사이에 연결되고, 제 1 비교 신호(CPR1)에 응답하여 동작한다.
제 2 감지 트랜지스터들(DT2_1~DT2_m)은 제 2 제어 트랜지스터들(CT2_1~CT2_m)과 기준 노드 사이에 연결된다. 제 2 감지 트랜지스터들(DT2_1~DT2_m)의 게이트들은 페이지 버퍼들(PB1~PBm) 내 제 4 노드들(DN1~DNm, 도 6의 DN 참조)에 연결된다. 즉, 제 2 감지 트랜지스터들(DT2_1~DT2_m)은 제 4 래치들(LATs4)에 저장된 데이터에 응답하여 턴온된다.
제 1 감지 트랜지스터들(DT1_1~DT1_m)은 제 3 래치들(LATs3)이 논리 값 "하이"를 저장할 때 턴온된다. 턴 온되는 제 1 감지 트랜지스터들(DT1_1~DT1_m)의 개수는 제 1 분포값을 의미한다.
제 1 및 제 2 비교 신호들(CPR1, CPR2)이 인에이블될 때, 턴 온되는 제 1 감지 트랜지스터들(DT1_1~DT1_m)의 개수에 따라 제 1 전류(I1)가 흐른다. 그리고, 제 1 전류(I1)는 제 2 전류(I2)로 미러링된다.
제 2 감지 트랜지스터들(DT2_1~DT2_m)은 제 4 래치들(LATs4)이 논리 값 "하이"를 저장할 때 턴온된다. 턴온되는 제 2 감지 트랜지스터들(DT2_1~DT2_m)의 개수는 제 2 분포값을 의미한다.
제 1 비교 노드(CPN1)의 전압과 제 2 비교 노드(CPN2)의 전압은 각각 제 1 분포값 및 제 2 분포값에 따라 결정될 것이다. 제 1 분포값이 상대적으로 클 때, 제 1 감지 트랜지스터들(DT1_1~DT1_m)의 저항은 작고, 그러므로 제 1 비교 노드(CPN1)의 전압 또한 낮을 것이다. 제 1 분포값이 상대적으로 작을 때, 제 1 감지 트랜지스터들(DT1_1~DT1_m)의 저항이 커져 제 1 비교 노드(CPN1)의 전압은 높을 것이다.
따라서, 제 1 분포값이 제 2 분포값보다 큰 경우, 제 1 비교 노드(CPN1)의 전압은 제 2 비교 노드(CPN2)보다 낮다. 이에 따라, 비교기(SA)는 감지 신호(DS)를 디스에이블시킨다. 제 1 분포값이 제 2 분포값보다 작은 경우, 제 1 비교 노드(CPN1)의 전압은 제 2 비교 노드(CPN2)보다 높을 것이다. 이때, 비교기(SA)는 감지 신호(DS)를 인에이블시킨다.
제어 로직(160)은 감지 신호(DS)가 인에이블될 때 해당 테스트 전압을 읽기 전압으로 결정하고, 결정된 읽기 전압을 발생하도록 전압 발생기(130)를 제어할 것이다.
도 9는 반도체 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1100)는 도 2를 참조하여 설명된 반도체 메모리 장치(50)와 마찬가지로 구성되고, 동작한다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하도록 구성된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 ECC 회로(1210)를 포함한다. ECC 회로(1210)는 반도체 메모리 장치(1100)에 저장될 데이터를 이용하여, 패리티 비트를 생성한다. 이렇게 생성된 패리티 비트는 반도체 메모리 장치(1100)의 스페어 영역(spare area)에 저장된다. 그리고, ECC 회로(1210)는 패리티 비트를 이용하여 반도체 메모리 장치(1100)로부터 읽혀진 데이터의 에러를 검출 및 정정한다. 하지만, 읽혀진 데이터에 소정의 수보다 많은 에러 비트들이 포함되는 경우, 해당 에러 비트들은 정정될 수 없다. 이때, 컨트롤러(1200)는 읽기 전압을 재설정하도록 반도체 메모리 장치(1100)를 제어한다.
도 10은 도 9의 컨트롤러(1200)의 동작 방법을 보여주는 순서도이다.
도 10을 참조하면, S310단계에서, 컨트롤러(1200)는 반도체 메모리 장치(1100)에 읽기 동작을 요청한다. 컨트롤러(1200)는 읽기 동작에 해당하는 커맨드(CMD, 도 2 참조) 및 어드레스(ADDR)를 반도체 메모리 장치(1100)로 전송할 것이다.
S320단계에서, 컨트롤러(1200)는 읽기 동작에 의한 데이터를 수신한다.
S330단계에서, ECC 회로(1200)는 수신된 데이터에 포함된 에러 비트들의 개수가 소정의 값보다 큰지 여부를 판별한다. 이때, 소정의 값은 ECC 회로(1200)에 의해 정정 가능한 에러 비트들의 개수를 의미할 것이다.
S340단계에서, 컨트롤러(1200)는 반도체 메모리 장치(1100)에 읽기 전압의 재설정을 요청하는 커맨드(CMD)를 전송한다. 커맨드(CMD)에 응답하여, 도 2 내지 도 8을 참조하여 설명된 바와 같이 반도체 메모리 장치(1100)는 읽기 전압을 재설정할 것이다.
S250단계에서, 읽기 전압의 재설정이 완료되면, 컨트롤러(1200)는 반도체 메모리 장치(1100)에 읽기 동작을 다시 요청한다. S260단계에서, 컨트롤러(1200)는 데이터를 재수신한다.
수신된 데이터에 포함된 에러 비트들의 개수가 소정의 값보다 작은 경우, ECC 회로(1200)는 에러 비트들을 정정할 것이다(S370).
도 11은 반도체 메모리 장치(1100)의 동작 방법을 보여주는 순서도이다.
도 11을 참조하면, S410단계에서, 반도체 메모리 장치(1100)의 프로그램 및 소거 싸이클이 임계값들 중 어느 하나에 도달하였는지 여부가 판별된다. 실시 예로서, 제어 로직(170, 도 2 참조)은 프로그램 및 소거 싸이클을 관리하고, 메모리 블록들(BLK1~BLKz, 도 2 참조) 중 어느 하나의 메모리 블록에 프로그램 및 소거 싸이클에 대한 정보를 저장할 수 있다.
S420단계에서, 프로그램 및 소거 싸이클이 임계값들 중 어느 하나에 도달한 경우, 도 2 내지 도 8을 참조하여 설명된 바와 같이 읽기 전압이 재설정된다.
도 10 및 도 11을 참조한 실시 예들 외에도, 다양한 조건들 하에서 반도체 메모리 장치(1100)의 읽기 전압이 조절될 수 있다. 예를 들면, 반도체 메모리 장치(1100)는 소정의 시간 주기마다 읽기 전압을 재설정할 수 있다.
도 12는 다른 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2을 참조하여 설명된 반도체 메모리 장치(50)와 마찬가지로 동작할 것이다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
반도체 메모리 장치(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 반도체 메모리 장치(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 반도체 메모리 장치(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
반도체 메모리 장치(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(220)에 의해 수행될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이
110: 주변 회로
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 데이터 입출력 회로
160: 제어 로직
170: 비교기
Vts: 테스트 전압
Vrd: 읽기 전압

Claims (20)

  1. 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    제 1 및 제 2 테스트 전압들에 의해 상기 메모리 셀들로부터 순차적으로 읽혀진 제 1 및 제 2 페이지 데이터를 비교하여, 제 1 논리 상태에서 제 2 논리 상태로 변경된 비트들을 검출하는 단계;
    제 3 테스트 전압에 의해 상기 메모리 셀들로부터 읽혀진 제 3 페이지 데이터를 상기 제 2 페이지 데이터와 비교하여, 상기 제 1 논리 상태에서 상기 제 2 논리 상태로 변경된 비트들을 검출하는 단계; 및
    상기 제 1 및 제 2 페이지 데이터 간 상기 변경된 비트들의 개수 및 상기 제 2 및 제 3 페이지 데이터 간 상기 변경된 비트들의 개수를 비교하여, 비교 결과에 따라 읽기 전압을 결정하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 테스트 전압들은 순차적으로 증가하는 전압들인 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 페이지 데이터를 비교하여 상기 변경된 비트들을 검출하는 단계는,
    상기 메모리 셀들에 연결된 워드 라인에 상기 제 1 테스트 전압을 인가하여 상기 제 1 페이지 데이터를 읽는 단계;
    상기 워드 라인에 상기 제 2 테스트 전압을 인가하여 상기 제 2 페이지 데이터를 읽는 단계; 및
    상기 제 2 페이지 데이터의 각 비트를 상기 제 1 페이지 데이터의 해당 비트와 비교하여 상기 제 1 논리 상태에서 상기 제 2 논리 상태로 변경된 상기 비트들을 검출하는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 제 3 페이지 데이터를 상기 제 2 페이지 데이터와 비교하여 상기 변경된 비트들을 검출하는 단계는,
    상기 워드 라인에 상기 제 3 테스트 전압을 인가하여 상기 제 3 페이지 데이터를 읽는 단계; 및
    상기 제 3 페이지 데이터의 각 비트를 상기 제 2 페이지 데이터의 해당 비트와 비교하여 상기 제 1 논리 상태에서 상기 제 2 논리 상태로 변경된 상기 비트들을 검출하는 단계를 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 페이지 데이터 간 상기 변경된 비트들의 개수는 제 1 분포값으로서 정의되고, 상기 제 2 및 제 3 페이지 데이터 간 상기 변경된 비트들의 개수는 제 2 분포값으로서 정의되는 동작 방법.
  6. 제 5 항에 있어서,
    상기 제 1 분포값이 상기 제 2 분포값보다 작을 때, 상기 읽기 전압은 상기 제 2 테스트 전압으로 결정되는 동작 방법.
  7. 제 5 항에 있어서,
    상기 제 1 분포값이 상기 제 2 분포값보다 크거나 같을 때, 제 4 테스트 전압에 의해 상기 메모리 셀들로부터 읽혀진 제 4 페이지 데이터를 상기 제 3 페이지 데이터와 비교하여, 상기 제 1 논리 상태에서 상기 제 2 논리 상태로 변경된 비트들을 검출하는 단계를 더 포함하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 3 및 제 4 페이지 데이터 간 상기 변경된 비트들의 개수는 제 3 분포값으로서 정의되고,
    상기 제 2 분포값 및 상기 제 3 분포값을 비교하여 상기 읽기 전압을 결정하는 단계를 더 포함하는 동작 방법.
  9. 제 8 항에 있어서,
    상기 제 2 분포값이 상기 제 3 분포값보다 작을 때, 상기 읽기 전압은 상기 제 3 테스트 전압으로 결정되는 동작 방법.
  10. 제 7 항에 있어서,
    상기 제 1 내지 제 4 테스트 전압들은 순차적으로 증가하는 전압들인 동작 방법.
  11. 워드 라인에 연결된 메모리 셀들; 및
    제 1 내지 k (k는 3보다 큰 자연수) 테스트 전압들을 상기 워드 라인에 순차적으로 인가하여, 상기 메모리 셀들로부터 제 1 내지 k 페이지 데이터를 읽도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 제 k-2 및 제 k-1 페이지 데이터 간 변경된 데이터 비트들의 개수 및 상기 제 k-1 및 제 k 페이지 데이터 간 변경된 데이터 비트들의 개수를 비교하여 읽기 동작 시 상기 워드 라인에 인가될 읽기 전압을 결정하도록 구성되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 내지 제 k 테스트 전압들은 순차적으로 증가하는 전압들인 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 k-2 및 제 k-1 페이지 데이터 간 상기 변경된 데이터 비트들의 개수는 제 1 분포값으로서 정의되고, 상기 제 k-1 및 제 k 페이지 데이터 간 상기 변경된 데이터 비트들의 개수는 제 2 분포값으로서 정의되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 분포값이 상기 제 2 분포값보다 작을 때, 상기 읽기 전압은 상기 제 k-1 테스트 전압으로 결정되는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 주변 회로는 상기 메모리 셀들에 각각 연결되는 페이지 버퍼들을 포함하되,
    상기 페이지 버퍼들 각각은 제 1 래치 및 제 2 래치을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 k-2 및 제 k-1 페이지 데이터 간 상기 변경된 데이터 비트들을 상기 페이지 버퍼들의 상기 제 1 래치들에 저장하고,
    상기 제 k-1 및 제 k 페이지 데이터 간 상기 변경된 데이터 비트들을 상기 페이지 버퍼들의 상기 제 2 래치들에 저장하도록 구성되는 제어 로직을 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 로직의 제어에 응답하여 동작하되, 상기 제 1 래치들에 저장된 데이터 및 상기 제 2 래치들에 저장된 데이터를 비교하여 감지 신호를 발생하도록 구성되는 비교기를 포함하는 반도체 메모리 장치
  18. 제 17 항에 있어서,
    상기 제어 로직은 상기 감지 신호에 따라 상기 읽기 전압을 상기 k-1 테스트 전압으로 결정하는 반도체 메모리 장치.
  19. 제 11 항에 있어서,
    상기 주변 회로는 프로그램 및 소거 싸이클을 관리하며,
    상기 주변 회로는 상기 프로그램 및 소거 사이클이 소정의 값들 중 하나에 도달할 때 상기 제 1 내지 제 k 페이지 데이터를 읽고 상기 읽기 전압을 결정하도록 구성되는 반도체 메모리 장치.
  20. 워드 라인에 연결된 메모리 셀들 및 상기 메모리 셀들을 제어하도록 구성되는 주변 회로를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러의 제어에 응답하여, 상기 주변 회로는 제 1 내지 k (k는 3보다 큰 자연수) 테스트 전압들을 상기 워드 라인에 순차적으로 인가하여 상기 메모리 셀들로부터 제 1 내지 k 페이지 데이터를 읽고, 상기 제 k-2 및 제 k-1 페이지 데이터 간 변경된 데이터 비트들의 개수 및 상기 제 k-1 및 제 k 페이지 데이터 간 변경된 데이터 비트들의 개수를 비교하여 읽기 동작 시 상기 워드 라인에 인가될 읽기 전압을 결정하도록 구성되는 메모리 시스템.
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