KR20160073805A - 반도체 메모리 장치 - Google Patents

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KR20160073805A KR1020140182586A KR20140182586A KR20160073805A KR 20160073805 A KR20160073805 A KR 20160073805A KR 1020140182586 A KR1020140182586 A KR 1020140182586A KR 20140182586 A KR20140182586 A KR 20140182586A KR 20160073805 A KR20160073805 A KR 20160073805A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된 다수의 페이지 버퍼를 포함하며, 상기 다수의 페이지 버퍼 각각에 포함된 상기 비트라인과 연결된 트랜지스터는 매립형 게이트 구조를 갖는 트랜지스터로 구성된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센싱 동작의 안정성을 개선할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 반도체 메모리 장치의 센싱 동작 시 페이지 버퍼의 오류를 개선함으로써, 센싱 동작의 안정성을 개선할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된 다수의 페이지 버퍼를 포함하며, 상기 다수의 페이지 버퍼 각각에 포함된 상기 비트라인과 연결된 트랜지스터는 매립형 게이트 구조를 갖는 트랜지스터로 구성된다.
본 발명에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 센싱 동작 시 상기 복수의 메모리 셀들과 연결된 비트라인들에 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들은 상기 비트라인들과 연결되는 직접적으로 연결되는 트랜지스터를 매립형 게이트 구조를 갖는 트랜지스터로 구성된다.
본 발명의 실시 예에 따르면 메모리 셀 어레이의 비트라인과 페이지 버퍼를 연결하는 트랜지스터를 매립형 게이트 구조의 트랜지스터로 구성함으로써, 메모리 셀 어레이에 대한 센싱 동작의 안정성을 개선할 수 있다.
또한 트랜지스터를 매립형 게이트 구조의 트랜지스터로 구성함으로써, 트랜지스터의 채널 길이가 길어져 트랜지스터의 사이즈를 감소시킬 수 있어 칩 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 신호들의 파형도이다.
도 4 는 페이지 버퍼의 동작 중 셀 센싱 오류를 설명하기 위한 신호들의 파형도이다.
도 5는 프로그램 셀과 소거 셀의 개 수에 따른 센싱 신호의 변화와 이에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 비트라인 센싱 트랜지스터의 단면도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들을 구동하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기는 페이지 단위로 수행된다. 읽기 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 복수의 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBn)은 독출 동작 및 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 감지하여 센싱 데이터로 래치한다.
복수의 페이지 버퍼들(PB1~PBn) 각각은 메모리 셀 어레이(110)의 비트라인들(BL)과 연결되며, 비트라인들(BL)의 전위를 센싱하기 위한 비트라인 센싱 트랜지스터를 포함한다. 이때 비트라인 센싱 트랜지스터는 매립형 게이트 구조를 갖는 트랜지스터로 형성할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(130)는 프로그램될 데이터(DATA)를 수신하여 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다. 또한 프로그램 검증 동작 시 메모리 셀들의 프로그램 상태를 읽어 프로그램완료되었는지를 확인한다. 독출 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 메모리 셀들의 데이터를 읽어 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 출력한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 2는 본 발명의 실시 예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 2를 참조하면, 페이지 버퍼(PB1)는 비트라인 센싱 회로(131), 클램프 회로(132), 전류 판단 회로(133), 내부 노드 디스차지 회로(134), 및 래치 회로(135)를 포함한다.
비트라인 센싱 회로(131)는 비트 인(Bit line)과 내부 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 비트 라인(Bit line)과 내부 노드(CSO)를 전기적으로 연결하여 비트 라인(Bit line)의 전위에 따라 내부 노드(CSO)의 전위를 제어한다.
비트라인 센싱 회로(131)는 트랜지스터(M2)로 구성될 수 있으며, 트랜지스터(M2)는 매립형 게이트 구조를 갖는 트랜지스터로 구성될 수 있다.
클램프 회로(132)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 연결되며, 비트라인 센싱 회로(131)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)보다 일정 전위(αV)만큼 높은 설정 전압(PB_SENSE+αV), 프리차지 신호(SA_PRECH) 및 센싱 신호(SA_SENSE)에 응답하여 내부 노드(CSO)에 전류를 공급한다.
클램프 회로(132)는 다수의 트랜지스터(M1, M3, M4)를 포함한다. 트랜지스터(M1)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 연결되며, 설정 전압(PB_SENSE+αV)에 응답하여 턴온 또는 턴오프된다. 트랜지스터(M4 및 M3)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 직렬 연결되며, 트랜지스터(M4)는 프리차지 신호(SA_PRECH)에 응답하여 턴온 또는 턴오프되고 트랜지스터(M3)는 센싱 신호(SA_SENSE)에 응답하여 턴온 또는 턴오프된다.
전류 판단 회로(133)는 전원 전압 단자(Vcore)와 래치 회로(135) 사이에 연결되며, 스트로브 신호(STB_N)에 응답하여 클램프 회로(132)의 트랜지스터(M3) 및 트랜지스터(M4) 사이의 센싱 노드(SEN)의 전위에 대응하는 전류량을 래치 회로(135)로 공급한다.
전류 판단 회로(133)는 전원 전압 단자(Vcore)와 래치 회로(135) 사이에 직렬 연결된 트랜지스터(M5) 및 트랜지스터(M6)를 포함한다. 트랜지스터(M5)는 스트로브 신호(STB_N)에 응답하여 턴온 또는 턴오프된다. 트랜지스터(M6)는 센싱 노드(SEN)의 전위의 전위에 따라 전원 전압 단자(Vcore)에서 공급되는 전류량을 조절하여 래치 회로(135)로 공급한다.
내부 노드 디스차지 회로(134)는 내부 노드(CSO)와 접지 전원(Vss) 사이에 연결되며, 디스차지 신호(SA_DISCH)에 응답하여 내부 노드(CSO)를 로우 레벨로 디스차지한다. 내부 노드 디스차지 회로(134)는 내부 노드(CSO)와 접지 전원(Vss) 사이에 연결된 트랜지스터(M7)를 포함하여 구성되며, 트랜지스터(M7)는 디스차지 신호(SA_DISCH)에 응답하여 턴온 또는 턴오프된다.
래치 회로(135)는 전류 판단 회로(133)와 연결되며, 전류 판단 회로(133)로 부터 공급되는 전류량에 따라 데이터를 저장한다. 래치 회로(135)는 제1 노드(Q)와 제2 노드(Qb) 사이에 역방향 병렬 연결된 인버터(IV1) 및 인버터(IV2)를 포함한다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 신호들의 파형도이다.
도 2 및 도 3을 참조하여, 본 발명에 따른 페이지 버퍼의 센싱 동작을 설명하면 다음과 같다.
1) 대상 메모리 셀이 소거 셀일 경우
센싱 신호(SA_SENSE) 및 프리차지 신호(SA_PRECH)가 하이 레벨로 인가되어 트랜지스터(M4) 및 트랜지스터(M5)가 턴온된다. 이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 전원 전압(Vcore) 레벨로 프리차지된다. 이때 페이지 버퍼 센싱 신호(PB_SENSE)가 하이 레벨로 인가되어 비트라인(Bit line)과 내부 노드(CSO)가 전기적으로 연결된다.
일정 시간 후 프리차지 신호(SA_PRECH)가 하이 레벨에서 로우 레벨로 천이하여 내부 노드(CSO))에 인가되는 전원 전압(Vcore)이 차단된다. 이때 대상 메모리 셀이 소거 셀이기 때문에 내부 노드(CSO)의 전위는 비트라인(Bit line)을 통한 디스차지 전류 패스에 의해 로우 레벨로 디스차지된다.
이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 로우 레벨로 디스차지되고, 로우 레벨의 센싱 노드(SEN)에 의해 트랜지스터(M6)는 턴온된다.
이 후, 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되어 트랜지스터(M5)가 턴온되면, 래치 회로(135)의 제1 노드(Q)에 전원 전압(Vcore)이 공ㄱ급되어 제1 노드(Q)가 하이 레벨이 된다. 이로 인하여 래치 회로(135)에 소거 셀에 대응하는 데이터가 래치된다.
2) 대상 메모리 셀이 프로그램 셀일 경우
센싱 신호(SA_SENSE) 및 프리차지 신호(SA_PRECH)가 하이 레벨로 인가되어 트랜지스터(M4) 및 트랜지스터(M5)가 턴온된다. 이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 전원 전압(Vcore) 레벨로 프리차지된다. 이때 페이지 버퍼 센싱 신호(PB_SENSE)가 하이 레벨로 인가되어 비트라인(Bit line)과 내부 노드(CSO)가 전기적으로 연결된다.
일정 시간 후 프리차지 신호(SA_PRECH)가 하이 레벨에서 로우 레벨로 천이하여 내부 노드(CSO))에 인가되는 전원 전압(Vcore)이 차단된다. 이때 대상 메모리 셀이 프로그램 셀이기 때문에 내부 노드(CSO)의 전위는 프리차지 레벨을 유지하게 된다.
이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 프리차지 레벨을 유지하게 되고, 이 후, 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되어 트랜지스터(M5)가 턴온되더라도, 프리차지 레벨을 갖는 센싱 노드(SEN)에 의해 트랜지스터(M6)는 턴오프된다. 따라서 래치 회로(135)의 제1 노드(Q)는 초기 상태인 로우 레벨을 유지하여 프로그램 셀에 대응하는 데이터가 래치 회로(135)에 래치된다.
도 4 는 페이지 버퍼의 동작 중 셀 센싱 오류를 설명하기 위한 신호들의 파형도이다.
도 5는 프로그램 셀과 소거 셀의 개 수에 따른 센싱 신호의 변화와 이에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 메모리 셀 어레이에 포함된 메모리 셀들 중 소거 셀들의 수가 증가할 수록 프리차지 신호(SA_PRECH)가 하이 레벨에서 로우 레벨로 천이할 때 내부 노드(CSO)의 전위 레벨이 드랍(drop)되는 문제점이 발생한다. 이는 비트라인 센싱 회로(131)에 포함된 트랜지스터(M2)의 게이트와 소스 간의 캐패시턴스에 기인한다. 이로 인하여 트랜지스터(M1) 및 트랜지스터(M2)의 게이트 전압이 변화하게 되며 이는 내부 노드(CSO)와 센싱 노드(SEN)의 전위 레벨 드랍을 야기시킨다.
이로 인하여 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되는 시점에 센싱 노드(SEN)의 전위 레벨이 드랍되어 있을 경우 대상 메모리 셀이 소거 상태임에도 불구하고 프로그램 셀로 잘못 센싱되는 문제점이 발생할 수 있다.
이는 도 5(a)와 같이 소거 셀들의 수가 증가할수록 트랜지스터(M2)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 드랍양이 증가하게 되며, 이로 인하여 소거 셀이 많은 경우 센싱 동작의 오류가 발생하여 도 5(b)와 같이 프로그램 셀이 많은 경우보다 소거 셀이 많은 경우 문턱 전압 분포가 이상적인 상태(IDEAL)보다 더욱 넓어지는 문턱 전압 분포를 갖게 된다.
도 6은 본 발명의 실시 예에 따른 비트라인 센싱 트랜지스터의 단면도이다.
상술한 도 4 및 도 5에 나타나는 문제점을 개선하기 위하여 본 발명의 실시 예에서는 도 2에 도시된 비트라인 센싱 회로(131)에 포함된 트랜지스터(M2)를 매립형 게이트 구조를 갖는 트랜지스터로 형성한다.
도 6을 참조하면, 매립형 게이트 구조를 갖는 트랜지스터는 게이트(Gate)가 반도체 기판(Sub)에 매립된 구조를 갖으며, 게이트 상단부의 양단부에 소스(Source) 및 드레인(Drain) 영역이 형성된다. 이로 인하여 게이트(Gate)와 소스(Source), 게이트(Gate)와 드레인(Drain) 사이에 캐패시턴스가 발생하지 않는다. 즉, 게이트(Gate)와 소스(Source), 게이트(Gate)와 드레인(Drain) 사이에 커플링 현상에 의한 신호 노이즈가 발생하지 않는다. 따라서 페이지 버퍼의 센싱 동작시 트랜지스터(M2)에 의한 내부 노드(CSO)와 센싱 노드(SEN)의 전위 레벨 드랍 현상이 개선되어 센싱 동작의 안정성이 개선된다.
또한 매립형 게이트 구조를 갖는 트랜지스터는 게이트(Gate) 하부 표면을 따라 채널(Channel)이 형성되므로 동일한 게이트 길이를 갖는 트랜지스터에 비해 긴 채널 길이를 갖는다. 이로 인하여 트랜지스터 설계시 게이트 길이를 감소시켜 설계가능하여 칩 사이즈를 감소시킬 수 있다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 소자를 포함하도록 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
131: 비트라인 센싱 회로
132: 클램프 회로
133: 전류 판단 회로
134: 내부 노드 디스차지 회로
135: 래치 회로

Claims (13)

  1. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된 다수의 페이지 버퍼를 포함하며,
    상기 다수의 페이지 버퍼 각각에 포함된 상기 비트라인과 연결된 트랜지스터는 매립형 게이트 구조를 갖는 트랜지스터로 구성하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 상기 비트라인과 상기 트랜지스터의 게이트 간의 캐패시턴스와 상기 게이트와 상기 페이지 버퍼의 내부 노드 간의 캐패시턴스를 감소시키기 위하여 반도체 기판 내에 상기 게이트가 매립되는 구조를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 다수의 페이지 버퍼 각각은
    상기 비트라인과 내부 노드 사이에 연결되어 상기 비트라인의 전위에 따라 상기 내부 노드의 전위를 제어하기 위한 비트라인 센싱 회로;
    전원 전압 단자와 상기 내부 노드 사이에 연결되어 상기 내부 노드를 프리차지 하기 위한 클램프 회로;
    센싱 동작시 데이터를 래치하기 위한 래치 회로; 및
    상기 클램프 회로 내의 센싱 노드 전위에 대응하는 전류량을 상기 래치 회로로 공급하기 위한 전류 판단 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 다수의 페이지 버퍼 각각은 상기 내부 노드와 접지 전원 사이에 연결되어 상기 내부 노드를 디스차지하기 위한 내부 노드 디스차지 회로를 더 포함하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 비트라인 센싱 회로는 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인과 상기 내부 노드를 전기적으로 연결하는 제1 트랜지스터를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 트랜지스터는 상기 비트라인과 상기 내부 노드 사이에 연결되고, 상기 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인의 전위 레벨에 따라 상기 내부 노드의 전위 레벨을 제어하되,
    상기 비트라인과 상기 페이지 버퍼 센싱 신호 간의 커플링 노이즈 및 상기 페이지 버퍼 센싱 신호와 상기 내부 노드 간의 커플링 노이즈를 감소시키기 위하여 상기 매립형 게이트 구조를 갖는 트랜지스터로 구성하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 매립형 게이트 구조를 갖는 트랜지스터는 게이트가 반도체 기판 내에 매립되어 상기 게이트와 소스 전극 간의 커플링 현상이 억제되는 반도체 메모리 장치.
  8. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    센싱 동작 시 상기 복수의 메모리 셀들과 연결된 비트라인들에 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들은 상기 비트라인들과 연결되는 직접적으로 연결되는 트랜지스터를 매립형 게이트 구조를 갖는 트랜지스터로 구성하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은
    상기 비트라인과 내부 노드 사이에 연결되어 상기 비트라인의 전위에 따라 상기 내부 노드의 전위를 제어하기 위한 비트라인 센싱 회로;
    전원 전압 단자와 상기 내부 노드 사이에 연결되어 상기 내부 노드를 프리차지 하기 위한 클램프 회로;
    센싱 동작시 데이터를 래치하기 위한 래치 회로; 및
    상기 클램프 회로 내의 센싱 노드 전위에 대응하는 전류량을 상기 래치 회로로 공급하기 위한 전류 판단 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은 상기 내부 노드와 접지 전원 사이에 연결되어 상기 내부 노드를 디스차지하기 위한 내부 노드 디스차지 회로를 더 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 비트라인 센싱 회로는 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인과 상기 내부 노드를 전기적으로 연결하는 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 트랜지스터는 상기 매립형 게이트 구조를 갖는 트랜지스터인 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 매립형 게이트 구조를 갖는 트랜지스터는 게이트가 반도체 기판 내에 매립되어 상기 게이트와 소스 전극 간의 커플링 현상이 억제되는 반도체 메모리 장치.
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