JP2002025277A5

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Publication number: JP2002025277A5
Application number: JP2000199601A
Authority: JP
Filing date: 2000-06-30
Publication date: 2005-01-20
Anticipated expiration: 2020-06-30

Claims

不揮発性メモリにおいて、
２^Nの閾値電圧状態を保持する複数のセルトランジスタと、
前記セルトランジスタが接続される複数のビット線及びワード線と、
前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路とを有し、
前記読み出しバッファ回路は、前記検出された閾値電圧状態に従って、読み出しデータをラッチするラッチ回路と、前記ラッチ回路のラッチ状態を第１及び第２の状態に反転する第１及び第２のラッチ反転回路とを有し、
前記読み出しバッファ回路は、前記セルトランジスタが保持する第１のビットのデータを読み出す時、初期状態のラッチ回路を、検出された第１、２又は第３、４の閾値電圧状態に応じて、前記第１のラッチ反転回路で反転または非反転し、当該ラッチ状態を第１のデータとして出力し、更に、セルトランジスタが保持する下位の第２のビットのデータを読み出す時、前記第１のデータに対応するラッチ状態から、検出された第１又は第２の閾値電圧状態に応じて、前記第１のラッチ反転回路で反転または非反転し、続けて検出された第３又は第４の閾値電圧状態に応じて、前記第２のラッチ反転回路で反転または非反転し、当該ラッチ状態を第２のデータとして出力することを特徴とする不揮発性メモリ。
請求項１において、
前記セルトランジスタは、電荷を蓄積するフローティングゲートと、前記ワード線に接続されるコントロールゲートとを有し、
前記第１のビットを読み出す時、前記ワード線に、前記第１及び第２の閾値電圧と前記第３及び第４の閾値電圧との間の第２基準電圧が印加され、
前記第２のビットを読み出す時、前記ワード線に、前記第１と第２の閾値電圧の間の第１基準電圧が印加され、続いて前記ワード線に前記第３と第４の閾値電圧の間の第３基準電圧が印加されることを特徴とする不揮発性メモリ。
請求項１において、
前記読み出しバッファ回路のラッチ回路は、前記読み出しの前に初期状態にリセットされることを特徴とする不揮発性メモリ。
請求項１において、
前記第１のラッチ反転回路は、第１のセット信号に応答して活性化され、前記ラッチ回路の第１のノードをＨレベルまたはＬレベルの一方のレベルにして前記ラッチ回路を反転し、
前記第２のラッチ反転回路は、第２のセット信号に応答して活性化され、前記ラッチ回路の第２のノードをＨレベルまたはＬレベルの一方のレベルにして前記ラッチ回路を反転することを特徴とする不揮発性メモリ。
請求項１において、
前記複数のビット線は、第１のビット線群と第２のビット線群とを有し、
更に、前記読み出しバッファ回路は、前記第１のビット線群にそれぞれ接続される第１の読み出しバッファ回路群と、前記第２のビット線群にそれぞれ接続される第２の読み出しバッファ回路群とを有し、
前記第２の読み出しバッファ回路群から第１のデータを出力する時に並行して、前記第１の読み出しバッファ回路群が前記セルトランジスタから第２のビットを読み出してラッチし、
前記第１の読み出しバッファ回路群から第２のデータを出力する時に並行して、前記第２の読み出しバッファ回路群が前記セルトランジスタから第２のビットを読み出してラッチすることを特徴とする不揮発性メモリ。
不揮発性メモリにおいて、
２^Nの閾値電圧状態を保持する複数のセルトランジスタと、
前記セルトランジスタが接続される複数のビット線及びワード線と、
前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路と、
第１のビット及びそれより下位の第２のビットのデータ入力に応答して、プログラムの有無を示すプログラムデータを出力するプログラム入力回路とを有し、
プログラム時に、前記読み出しバッファ回路は、前記プログラムデータをラッチして、ビット線を当該プログラムデータに応じた状態にし、更に、前記プログラム入力回路は、消去状態である第１の状態から第２の状態にプログラムする第１のサイクルと、第１の状態から第３の状態にプログラムする第２のサイクルと、第１の状態から第４の状態にプログラムする第３のサイクルにおいて、前記第１及び第２のビットの組合せに応じて、前記プログラムデータを出力することを特徴とする不揮発性メモリ。
請求項６において、
前記セルトランジスタは、電荷を蓄積するフローティングゲートと、前記ワード線に接続されるコントロールゲートとを有し、
前記プログラム時に、前記第１のサイクルにおいて、前記第２の状態にプログラムされるセルトランジスタに対して前記フローティングゲートに電荷の注入が行われ、前記第２のサイクルにおいて、前記第３の状態にプログラムされるセルトランジスタに対して前記フローティングゲートに電荷の注入が行われ、前記第３のサイクルにおいて、前記第４の状態にプログラムされるセルトランジスタに対して前記フローティングゲートに電荷の注入が行われることを特徴とする不揮発性メモリ。
請求項６において、
前記プログラム入力回路は、前記第１及び第２のビットのデータと、前記第１乃至第３のサイクルにおいて生成されるプログラムデータ制御信号との論理合成により、前記プログラムデータを生成することを特徴とする不揮発性メモリ。
請求項６において
前記プログラム入力回路は、前記第１及び第２のビットのデータをラッチするデータラッチ回路を有し、当該ラッチされた第１及び第２のデータと、前記第１乃至第３のサイクルにおいて生成される第１乃至第３のプログラムデータ制御信号との論理合成により、前記プログラムデータを生成することを特徴とする不揮発性メモリ。
不揮発性メモリ装置において、
２^Nの閾値電圧状態を保持する複数のセルトランジスタと、前記セルトランジスタが接続される複数のビット線及びワード線と、前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路とを有する複数の不揮発性メモリと、
前記複数の不揮発性メモリに共通に設けられ、第１のビット及びそれより下位の第２のビットのデータ入力に応答して、プログラムの有無を示すプログラムデータを出力するプログラム入力回路とを有し、
プログラム時に、前記不揮発性メモリ内の読み出しバッファ回路は、前記プログラムデータをラッチして、ビット線を当該プログラムデータに応じた状態にし、
更に、前記プログラム入力回路は、消去状態である第１の状態から第２の状態にプログラムする第１のサイクルと、第１の状態から第３の状態にプログラムする第２のサイクルと、第１の状態から第４の状態にプログラムする第３のサイクルにおいて、前記第１及び第２のビットの組合せに応じて、前記プログラムデータを出力することを特徴とする不揮発性メモリ装置。