CN101180682B - 一种在非易失存储器中节省功率的读取和编程检验的方法 - Google Patents

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Abstract

一种能够并行地用多个读取/写入电路读取和写入大量存储器单元的非易失性存储器装置具有在读取和编程/检验操作期间减少功率消耗的特征。读取或编程检验操作包含相对于一个或一个以上分界阈值电压的一个或一个以上读出循环以确定存储器状态。一方面，被并行读出的群组中的选择性存储器单元在被确定为处于与当前读出循环无关的状态时使其传导电流关闭。另一方面，通过抢先起始任何将延长消耗功率的周期的操作而将所述周期最小化。在编程/检验操作中，将不被编程的单元在编程阶段中使其位线充电。当一组这些位线在编程阶段的每个通过处避免再充电时会节省功率。

Description

一种在非易失存储器中节省功率的读取和编程检验的方法
技术领域
本发明大体上涉及例如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的非易失性半导体存储器，且特别涉及在读取和编程检验操作期间实施节省功率特征的非易失性半导体存储器。 
背景技术
能够非易失性存储电荷、尤其是具有封装为小形状因数卡的EEPROM和快闪EEPROM形式的固态存储器近年来已变为各种移动和手持装置、特别是信息家电和消费电子元件产品中的优选存储。与同样为固态存储器的RAM(随机存取存储器)不同，快闪存储器是非易失性的，甚至在断电之后仍保持其存储的数据。尽管成本较高，但在大量存储应用中越来越多地使用快闪存储器。基于旋转磁性媒体(例如硬盘驱动器和软磁盘)的常规大量存储装置不适合于移动和手持环境。这是因为磁盘驱动器倾向于体积较大，容易出现机械故障且具有高等待时间和高功率要求。这些不合意的属性使得基于磁盘的存储装置在多数移动和便携式应用中不切实际。另一方面，嵌入式以及可移除卡形式的快闪存储器由于其小尺寸、低功耗、高速度和高可靠性特征而理想地适合于移动和手持环境。 
EEPROM和电可编程只读存储器(EPROM)是非易失性存储器，其可被擦除且具有写入或“编程”到其存储器单元中的新数据。两者均利用在半导体衬底中定位于源极与漏极区之间的沟道区上的在场效晶体管结构中的浮动(未连接)导电栅极。接着在浮动栅极上提供控制栅极。晶体管的阈值电压特性由保留在浮动栅极上的电荷的量控制。也就是说，对于浮动栅极上给定的电荷电平，存在必须在晶体管“接通”之前施加到控制栅极以允许其源极与漏极区之间的传导的相应电压(阈值)。 
浮动栅极可保持一定范围的电荷且因此可编程到阈值电压窗内的任何阈值电压电平。阈值电压窗的大小由装置的最小和最大阈值电平定界，所述阈值电平又对应于可编程到浮动栅极上的电荷的范围。阈值窗通常取决于存储器装置的特性、工作条件和历史。原则上可使用窗内的每一相异、可解析的阈值电压电平范围来指定单元的明确存储器状态。 
用作存储器单元的晶体管通常通过两种机制之一编程到“经编程”状态。在“热电子注入”中，施加到漏极的高电压加速了越过衬底沟道区的电子。同时，施加到控制栅极的高电压将热电子拉过薄栅极电介质而到达浮动栅极上。在“穿隧注入”中，相对于衬底将高电压施加到控制栅极。以此方式，将电子从衬底拉到介入的浮动栅极。 
可通过许多机制擦除存储器装置。对于EPROM，通过以紫外线辐射从浮动栅极移除电荷可整体擦除存储器。对于EEPROM，通过相对于控制栅极向衬底施加高电压以便引起浮动栅极中的电子隧穿过薄氧化物而到达衬底沟道区(即，Fowler-Nordheim隧穿)，可电擦除存储器单元。通常，EEPROM可逐个字节地擦除。对于快闪EEPROM，可一次性全部或每次一个或一个以上区块电擦除存储器，其中一区块可由512字节或512字节以上的存储器组成。 
非易失性存储器单元的实例
存储器装置通常包括一个或一个以上可安装在卡上的存储器芯片。每一存储器芯片包括由例如解码器和擦除、写入与读取电路的外围电路支持的存储器单元阵列。更复杂的存储器装置还具有执行智能和较高级存储器操作和介接的控制器。存在许多当今正使用的商业上成功的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器单元，每一类型均具有一个或一个以上电荷存储元件。 
图1A-1E示意性说明非易失性存储器单元的不同的实例。 
图1A示意性说明具有控制栅极、源极、漏极和用于存储电荷的浮动栅极的EEPROM单元形式的非易失性存储器。电可擦除和可编程只读存储器(EEPROM)与EPROM具有类似的结构，但另外提供用于在施加适当电压时从其浮动栅极电载入和电移除电荷而不需要暴露于UV辐射的机制。此类单元及其制造方法的实例在第5,595,924号美国专利中给出。 
图1B示意性说明具有选择栅极和控制或导引栅极两者的快闪EEPROM单元。存储器单元10在源极14与漏极16扩散之间具有“分裂沟道”12。单元有效地形成有串联的两个晶体管T1和T2，且其端子分别耦合到位线BL-左和BL-右。T1用作存储器晶体管，其具有浮动栅极20和控制栅极30。浮动栅极能够存储可选择量的电荷。可流过T1的沟道部分的电流量取决于控制栅极30上的电压以及驻留在介入的浮动栅极20上的电荷量。T2用作选择晶体管，其具有选择栅极40。当T2由选择栅极40处的电压接通时，其允许T1的沟道部分中的电流在源极与漏极之间通过。选择晶体管提供与控制栅极处电压无关的沿着源极-漏极沟道的切换。一个优点在于其可用于断开由于其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍传导的那些单元。另一优点在于其允许更容易实施源极侧 注入编程。 
分裂沟道存储器单元的一个简单实施例是选择栅极和控制栅极连接到同一字线，如图1B所示的虚线示意性指示。这是通过使电荷存储元件(浮动栅极)位于沟道的一个部分上且使控制栅极结构(字线的一部分)位于另一沟道部分上以及电荷存储元件上来完成。这有效地形成具有串联的两个晶体管的单元，一个(存储器晶体管)具有在电荷存储元件上的电荷量与控制可流过其沟道部分的电流量的字线上电压的组合，且另一个(选择晶体管)具有单独用作其栅极的字线。此类单元、其在存储器系统中的使用及其制造方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053号美国专利中给出。 
图1B中展示的分裂沟道单元的更精细的实施例为当选择栅极和控制栅极独立且其间没有由虚线连接时。一种实施方案将单元阵列中一列的控制栅极连接到垂直于字线的控制(或导引)线。作用是使字线不必在对选定单元进行读取或编程时同时执行两个功能。这两个功能是(1)用作选择晶体管的栅极，因此需要适当的电压来接通和断开选择晶体管，以及(2)通过字线与电荷存储元件之间的电场(电容性)耦合将电荷存储元件的电压驱动到期望电平。常常难以用单个电压以最佳方式执行这两种功能。通过单独控制控制栅极和选择栅极，字线仅需要执行功能(1)，而添加的控制线执行功能(2)。此能力允许较高性能编程的设计，其中编程电压适合于目标数据。例如在第5,313,421和6,222,762号美国专利中描述快闪EEPROM阵列中独立控制(或导引)栅极的使用。 
图1C示意性说明另一快闪EEPROM单元，其具有双浮动栅极以及独立的选择和控制栅极。存储器单元10′类似于图1B的存储器单元，不同的是其有效地具有串联的三个晶体管。在此类型的单元中，在其源极与漏极扩散之间的沟道上包含两个存储元件(即，T1-左和T1-右存储元件)，其中选择晶体管T2位于其间。存储器晶体管分别具有浮动栅极20″和20′以及控制栅极30″和30′。选择晶体管T2由选择栅极40′控制。在任何一个时间，存取所述对存储器晶体管中的仅一者进行读取或写入。当存取存储单元T1-左时，T2与T1-右两者接通以允许T1-左的沟道部分中的电流在源极与漏极之间通过。类似地，当存取存储单元T1-右时，T2和T1-左接通。通过使选择栅极多晶硅的一部分紧密邻近浮动栅极并向选择栅极施加实质为正的电压(例如，20V)以使得存储在浮动栅极内的电子可隧穿到选择栅极多晶硅，来实现擦除。 
图1D示意性说明组织成NAND单元的存储器单元串。NAND单元50由通过其源极和漏极菊形链接的一系列存储器晶体管M1、M2、...、Mn(n＝4、8、16或更大)。一对 选择晶体管S1、S2控制存储器晶体管链经由NAND单元的源极端子54和漏极端子56到外部的连接。在存储器阵列中，当源极选择晶体管S1接通时，源极端子耦合到源极线。类似地，当漏极选择晶体管S2接通时，NAND单元的漏极端子耦合到存储器阵列的位线。链中的每一存储器晶体管均具有用以存储给定量电荷以便表示既定存储器状态的电荷存储元件。每一存储器晶体管的控制栅极(例如，控制栅极1或控制栅极2、...、或控制栅极n)提供对读取和写入操作的控制。每一选择晶体管S1、S2的控制栅极提供分别经由其源极端子54和漏极端子56对NAND单元的存取。 
当在编程期间读取和检验NAND单元内的经定址存储器晶体管时，向其控制栅极供以适当的电压。同时，NAND单元50中的其余未定址存储器晶体管通过在其控制栅极上施加足够的电压而完全接通。以此方式，有效产生从各个存储器晶体管的源极到NAND单元的源极端子54以及类似的从各个存储器晶体管的漏极到单元的漏极端子56的传导路径。在第5,570,315、5,903,495、6,046,935号美国专利中描述具有此类NAND单元结构的存储器装置。 
图1E示意性说明具有用于存储电荷的介电层的非易失性存储器。使用介电层代替先前例如在图1A中描述的传导浮动栅极元件。在Eitan等人在IEEE Electron Device Letters的2000年11月第11期卷21第543-545页的“NROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell”中已描述此类利用介电存储元件的存储器装置。ONO介电层在源极与漏极扩散之间的沟道上延伸。用于一个数据位的电荷局部化于介电层中邻近于漏极，且用于另一数据位的电荷局部化于介电层中邻近于源极。举例来说，第5,768,192和6,011,725号美国专利揭示一种具有夹在两个二氧化硅层之间的捕集电介质的非易失性存储器单元。通过单独读取电介质内空间分离的电荷存储区的二元状态来实施多状态数据存储。 
存储器阵列
存储器装置通常包括排列成行和列且可通过字线和位线定址的二维存储器单元阵列。所述阵列可根据NOR型或NAND型结构来形成。 
NOR阵列
图2说明NOR存储器单元阵列100的实例。用图1B或1C中说明的类型的单元来实施具有NOR型结构的存储器装置。每行存储器单元以菊链方式通过其源极和漏极连接起来。这种设计有时被称为虚拟接地设计。每个存储器单元10具有源极14、漏极16、控制栅极30和选择栅极40。一行中的单元的选择栅极连接到字线42。一列中的单元的 源极和漏极分别连接到选出的位线34和36。在存储器单元的控制栅极和选择栅极被独立控制的一些实施例中，导引线32也连接列中的单元的控制栅极。 
许多快闪EEPROM装置用存储器单元来实施，其中每一者形成为其控制栅极和选择栅极连接在一起。在此情况下不需要导引线，且字线简单地连接沿着每行的单元的所有控制栅极和选择栅极。第5,172,338和5,418,752号美国专利中揭示了这些设计的实例。在这些设计中，字线本质上执行两种功能：行选择以及将控制栅极电压供应到行中的所有单元以用于读取或编程。 
NAND阵列
图3说明NAND存储器单元阵列的实例，例如图1D中展示的。位线36沿着每列NAND链耦合到每个NAND链50的漏极端子56。源极线34可沿着每行NAND链连接其所有源极端子54。同样，沿着行的NAND链的控制栅极连接到一系列相应的字线。可通过经由连接的字线用其控制栅极上的适当电压接通成对的选择晶体管(见图1D)而为整行NAND链定址。当正在读取表现为NAND链内的存储器单元的存储器晶体管时，链中的其余存储器晶体管经由其相关字线被硬接通，使得流动通过所述链的电流本质上取决于存储在正被读取的单元中的电荷的电平。NAND结构阵列及其作为存储器系统的一部分的操作的实例见第5,570,315、5,774,397和6,046,935号美国专利。 
区块擦除
对电荷存储存储器装置编程只可能导致向其电荷存储元件中添加更多的电荷。因此，在编程操作之前，必须移除(或擦除)电荷存储元件中的现有电荷。提供擦除电路(未图示)以擦除存储器单元的一个或一个以上区块。当整个阵列的单元或阵列中实质群组的单元被一起(即，快闪)电擦除时，将如EEPROM等非易失性存储器称为“快闪”EEPROM。一旦被擦除，单元群组于是便可被重新编程。可一起擦除的单元群组可由一个或一个以上可定址的擦除单位组成。擦除单位或区块通常存储一个或一个以上数据页，页为编程和读取单位，但是在单个操作中可编程或读取一个以上页。每个页通常存储一个或一个以上数据扇区，扇区的大小由主机系统界定。一个实例是具有以下内容的扇区：遵循通过磁盘驱动器建立的标准的512字节的用户数据，加上某一数目的字节的关于用户数据和/或其存储区块的开销信息。 
读取/写入电路
在通常的两状态EEPROM单元中，至少建立一个电流断点电平，以便将传导窗划分成两个区。当通过施加预定的固定电压读取单元时，其源极/漏极电流通过与断点电平(或 参考电流IREF)比较而变成存储器状态。如果读取的电流高于断点电平的电流，那么确定单元处于一种逻辑状态(例如，“零”状态)。另一方面，如果电流低于断点电平的电流，那么确定单元处于另一种逻辑状态(例如，“一”状态)。因此，此种两状态单元存储一个位的数字信息。通常提供可为可外部编程的参考电流源作为存储器系统的一部分，以便产生断点电平电流。 
为了增加存储器容量，随着半导体技术现状的进步，正在用越来越高的密度制造快闪EEPROM装置。另一用于增加存储容量的方法是使得每个存储器单元存储两个以上状态。 
对于多状态或多电平EEPROM存储器单元，通过一个以上断点将传导窗划分成两个以上区，使得每个单元能够存储一个以上的数据位。因此，给定EEPROM阵列可存储的信息随着每个单元可存储的状态数目的增加而增加。第5,172,338号美国专利中描述了具有多状态或多电平存储器单元的EEPROM或快闪EEPROM。 
在实践中，通常通过在向控制栅极施加参考电压时感测单元的源极和漏极电极上的传导电流，来读取单元的存储器状态。因此，对于单元的浮动栅极上的每个给定电荷，可检测到相对于固定参考控制栅极电压的相应传导电流。类似地，可编程到浮动栅极上的电荷的范围界定相应的阈值电压窗或相应的传导电流窗。 
或者，代替于在划分的电流窗中检测传导电流，可在控制栅极处设置测试下的给定存储器状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实施方案中，通过检查传导电流通过位线电容放电的速率来实现相对于阈值电流对传导电流的检测。 
图4说明浮动栅极可在任何一个时间选择性存储的四个不同电荷Q1-Q4的源极-漏极电流ID与控制栅极电压VCG之间的关系。四个ID与VCG实线曲线代表可在存储器单元的浮动栅极上被编程的四个可能的电荷电平，其分别对应于四种可能的存储器状态。作为一个实例，一群单元的阈值电压窗的范围可为从0.5V到3.5V。可通过将阈值窗划分成各自具有0.5V间隔的五个区来将六种存储器状态(“1”-“6”)分界。举例来说，如果如图所示使用2μA的参考电流IREF，那么用Q1编程的单元可被视为处于存储器状态“1”，因为其曲线在由VCG＝0.5V和1.0V分界的阈值窗的区中与IREF交叉。类似地，Q4处于存储器状态“5”。 
如同根据以上描述可看出的，使得存储器单元存储的状态越多，其阈值窗划分得越细致。这在编程和读取操作中将要求更高的精确性，以便能够实现所需的分辨率。 
第4,357,685号美国专利揭示了一种编程2状态EPROM的方法，其中当将单元编程 为给定状态时，其会经受连续的编程电压脉冲，每次向浮动栅极添加递增的电荷。在脉冲之间，回读或检验所述单元，以相对于断点电平确定其源极-漏极电流。当已经检验出当前状态达到所要状态时，编程停止。所使用的编程脉冲串可具有增加的周期或振幅。 
现有技术编程电路简单地施加编程脉冲，以从擦除或接地状态开始逐步穿过阈值窗直到到达目标状态。实践上，为了允许充分的分辨率，每个划分或分界出的区将需要至少约五个编程步骤来横穿。所述性能对于2状态存储器单元是可接受的。然而，对于多状态单元，所需要的步骤数目随着划分的数目的增加而增加，且因此，必须提高编程精确性或分辨率。举例来说，16状态的单元可能需要平均至少40个编程脉冲以编程为目标状态。 
图5示意性说明具有存储器阵列100的典型布置的存储器装置，读取/写入电路170可经由行解码器130和列解码器160来存取所述存储器阵列100。如结合图2和3描述的，存储器阵列100中的存储器单元的存储器晶体管可经由一组选定的字线和位线来定址。当被供应地址ADDR时，行解码器130选择一个或一个以上字线，且列解码器160选择一个或一个以上位线，以便向定址出的存储器晶体管的各自栅极施加适当电压。提供读取/写入电路170以读取或写入(编程)经定址的存储器晶体管的存储器状态。读取/写入电路170包括许多可经由位线连接到阵列中的存储器元件的读取/写入或读出模块180(例如，读出模块1、读出模块2、...、读出模块p)，且读取/写入数据经由数据I/O与外部进行交换。 
影响读取/写入性能和准确性的因素
为了改进读取和编程性能，并行地读取或编程阵列中的多个电荷存储元件或存储器晶体管。因此，存储器单元的逻辑“页”被一起读取或编程。在现有的存储器结构中，行通常含有若干交错的页。页的所有存储器单元将被一起读取或编程。列解码器将选择性地将每个交错的页连接到相应数目的读取/写入模块。举例来说，在一个实施方案中，存储器阵列经设计以具有532字节大小的页(512个字节加上20个字节的开销)。如果每个列含有漏极位线，且每行存在两个交错页，则这总共有8512个列，每页与4256个列相关。将有4256个读出模块，其可连接以并行地读取或写入所有偶数位线或奇数位线。以此方式，并行地从存储器单元的页中读取4256位(即，532个字节)的数据的页，或者并行地将4256位(即，532个字节)的数据的页编程到存储器单元的页中。形成读取/写入电路170的读取/写入模块可排列成各种结构。 
如先前提到，常规的存储器装置通过每次对所有偶数或所有奇数位线以整体并行方 式操作来改进读取/写入操作。由两个交错页组成的一行的此“交替位线”结构将有助于减轻配合读取/写入电路区块的问题。还通过考虑控制位线到位线电容性耦合来对其进行控制。区块解码器用于将读取/写入模块的集合多路复用到偶数页或奇数页。以此方式，每当读取或编程一组位线，交错的组便可接地以最小化直接相邻耦合。 
然而，交错页结构在至少三个方面中是不利的。第一，其需要额外的多路复用电路。第二，其性能上缓慢。为完成通过字线连接或连接成行的存储器单元的读取或编程，需要两次读取或两次编程操作。第三，其在处理其它干扰效应时也不是最佳的，所述干扰效应例如当在不同时间编程两个相邻电荷存储元件(例如单独地在奇数和偶数页中)时处于浮动栅极电平的相邻电荷存储元件之间的场耦合。 
第2004-0057318-A1号美国专利公开案中揭示了一种存储器装置及其方法，其允许并行地读出多个邻接的存储器单元。举例来说，沿着一个行的所有共享相同字线的存储器单元作为页一起被读取或编程。这种“全位线”结构比“交替位线”结构的性能翻倍，同时将相邻干扰效应导致的错误最小化。然而，读出所有位线的确会带来以下问题：相邻位线之间由于来自其相互电容的诱发电流而发生串扰。通过在读出位线的传导电流时使每对邻近的位线之间的电压差大致上与时间无关而解决这个问题。当强加这种条件时，所有因各个位线的电容而导致的位移电流均会消失，因为其全部依赖于随着时间改变的电压差。耦合到每个位线的读出电路在位线上具有电压箝位，使得任何邻近对连接位线上的电势差与时间无关。通过箝位位线电压，无法应用读出因位线电容而带来的放电的常规方法。读出电路和方法改为通过独立于位线观察其对给定电容器进行放电或充电的速率而允许确定存储器单元的传导电流。这将实现独立于存储器阵列的结构(即，独立于位线电容)的读出电路。特别是其允许在读出期间箝位位线电压以避免位线串扰。 
功率消耗是存储器装置的一个重要考虑因素，尤其是对于具有全位线结构的存储器装置。在整体上并行的读出的情况下，具有传导电流流动的存储器单元的数目将增加。功率消耗对于以下全位线结构甚至更加关键：其中并行操作的存储器单元的数目可能是交替位线结构的情况下的两倍。此外，在具有恒定电压位线的方案中，位线在连接到单元的同时被预充电以便维持稳定的电压条件。这意味着，在读出期间的预充电操作中，不但要耗费功率来为位线充电，而且还用来抵抗正在耗尽的单元电流。 
因此，一般需要具有降低的功率消耗的高性能、高容量非易失性存储器。确切地说，需要一种有功率效率的具有增强的读取和编程性能的紧凑式非易失性存储器。 
发明内容
根据本发明的一个方面，当在一个或一个以上通过中读出多状态存储器单元页时，已知在通过中无关的页的那些存储器单元在读出期间使其传导电流关闭以便节省功率。 
根据本发明的另一方面，当在多个通过中编程存储器单元页时，已知在通过中无关的页的那些存储器单元在编程检验操作期间使其传导电流关闭以便节省功率。 
根据本发明的另一方面，在读出操作期间，通过抢先起始任何会使消耗功率的周期延长的操作来使所述周期最小化。在优选实施例中，在当前读出循环之前抢先起始为存储器阵列的未选中字线预充电的操作，使得其不会延长选定位线接受预充电的周期。 
根据本发明的又一方面，只在读出循环开始时执行未选中字线的预充电，所述读出循环包括相对于多个阈值电压的多个读出通过。 
本发明的各个方面的功率节省可实现一种更加有功率效率的存储器装置。功率消耗的节省可高达现有读取/写入电路的百分之五十。确切地说，可并行地使用大量读取/写入模块而无需大容量电源。 
根据本发明的另一方面，在具有交替的编程与检验阶段循环的编程操作中，一种编程方法包括：在编程阶段开始时，将禁止编程的存储器单元的位线充电到预定电压，同时不为将被编程的存储器单元的位线充电；以及在编程阶段结束时，为将被编程的存储器单元的位线放电，同时不为禁止编程的存储器单元的位线放电。 
在一个实施例中，至少一个子组的未放电位线将在于交替的编程与检验阶段之间循环时保持其电压，因而无需在每个编程阶段为那些位线进行消耗功率的充电和放电。所述子组的未放电位线对应于已经相对于当前分界阈值电压而检验的存储器单元。 
在另一实施例中，所有未放电位线均将在于交替的编程与检验阶段之间循环时保持其电压，因而无需在每个编程阶段为那些位线进行消耗功率的充电和放电。通过防止锁定位线由其传导单元放电而实现所述效果。在每个存储器单元或NAND链与其相关位线之间提供开关。所述开关响应于其相关位线上的电压条件而在位线大致为零电压时将存储器单元或NAND链连接到其相关位线，并在位线大致上处于电源电压时将存储器单元或NAND链与其相关位线断开。 
通过对本发明的优选实施例的以下描述将了解本发明的其它特征和优点，所述描述应结合附图来理解。 
附图说明
图1A-1E示意性说明非易失性存储器单元的不同实例。 
图2说明NOR存储器单元阵列的实例。 
图3说明NAND存储器单元阵列的实例，例如图1D所示的。 
图4说明针对浮动栅极可在任何一个时间存储的四个不同电荷Q1-Q4的源极-漏极电流与控制栅极电压之间的关系。 
图5示意性说明读取/写入电路可经由行和列解码器存取的存储器阵列的典型布置。 
图6A示意性说明具有读取/写入电路库的紧凑型存储器装置，其提供实施本发明的背景。 
图6B说明图6A所示的紧凑型存储器装置的优选布置。 
图7A是根据本发明优选实施例的节省功率的读取操作的流程图。 
图7B说明图7A的节省功率的读取操作从传导电流对比角度看的流程图。 
图8A说明当每个存储器单元使用常规Gray代码存储两个数据位时4状态存储器阵列的阈值电压分布。 
图8B说明使用Gray代码的现有2个通过编程方案中的下部页编程。 
图8C说明使用Gray代码的现有2个通过编程方案中的上部页编程。 
图8D说明分辨用Gray代码编码的4状态存储器的下部位所需的读取操作。 
图8E说明分辨用Gray代码编码的4状态存储器的上部位所需的读取操作。 
图9A说明当每个存储器单元使用LM代码存储两个数据位时4状态存储器阵列的阈值电压分布。 
图9B说明使用LM代码的现有2个通过编程方案中的下部页编程。 
图9C说明使用LM代码的现有2个通过编程方案中的上部页编程。 
图9D说明分辨用LM代码编码的4状态存储器的下部位所需的读取操作。 
图9E说明分辨用LM代码编码的4状态存储器的上部位所需的读取操作。 
图10A说明当每个存储器单元使用LM新代码存储两个数据位时4状态存储器阵列的阈值电压分布。 
图10B说明使用LM新代码的现有2个通过编程方案中的下部页编程。 
图10C说明使用LM新代码的现有2个通过编程方案中的上部页编程。 
图10D说明分辨用LM新代码编码的4状态存储器的下部位所需的读取操作。 
图10E说明分辨用LM新代码编码的4状态存储器的上部位所需的读取操作。 
图11示意性说明具有适合于实践本发明的读出放大器的优选读出模块。 
图12(A)-12(I)是在并行地应用于作为存储器页的一部分的NAND存储器单元的3个通过读取期间控制图11所示的读出模块的操作的时序图。 
图13说明在编程阶段与编程检验阶段之间交替循环的编程操作。 
图14(A)-14(F)是图13的编程操作的编程阶段的时序图。 
图15是根据本发明优选实施例通过忽略禁止编程的位而并入节省功率的检验的编程操作的流程图。 
图16(A)-16(J)是图11所示的读出模块在图15的编程操作的检验阶段期间的操作的时序图。 
图17是根据本发明优选实施例通过只选择具有相关存储器状态的位而并入节省功率的检验的编程操作的流程图。 
图18(A)-18(J)是图11所示的读出模块在图17的编程操作的检验阶段期间的操作的时序图。 
图19说明为位线和字线预充电的常规时序。 
图20说明用于在读出操作中跳跃起始字线预充电的优选方案。 
图21是并入有节省功率的禁止编程技术的对并联存储器单元群组进行编程的流程图。 
图22说明存储器到位线开关的一个实施例。 
具体实施方式
图6A示意性说明具有读取/写入电路库的紧凑型存储器装置，其提供实施本发明的背景。存储器装置包含二维存储器单元阵列300、控制电路310以及读取/写入电路370。存储器阵列300可通过字线经由行解码器330和通过位线经由列解码器360以地址ADDR来定址。读取/写入电路370实施为读出模块480(例如，读出模块1、读出模块2、...、读出模块p)的库，且允许存储器单元的区块(也称为“页”)被并行读取或编程。在优选实施例中，由邻接的一行存储器单元构成页。在另一实施例中，其中将存储器单元行划分成多个区块或页，可选地提供区块(或页)多路复用器350以将读取/写入电路370多路复用到各个区块。 
控制电路310与读取/写入电路370协作，以对存储器阵列300执行存储器操作。控制电路310包含状态机312、芯片上地址解码器314和功率控制模块316，且与一主机或控制器通信。状态机312提供对存储器操作的芯片级控制。芯片上地址解码器314提供主机或存储器控制器使用的地址到解码器330和370使用的硬件地址之间的地址接口。功率控制模块316在存储器操作期间控制供应到字线和位线的功率和电压。 
图6B说明图6A所示的紧凑型存储器装置的优选布置。以对称方式在阵列的相对侧 上实施各个外围电路对存储器阵列300的存取，使得每侧上的存取线和电路减半。因此，将行解码器分成行解码器330A和330B，且将列解码器分成列解码器360A和360B。在将一行存储器单元划分成多个区块的实施例中，将区块多路复用器350分成区块多路复用器350A和350B。类似地，将读取/写入电路分成从阵列300底部连接到位线的读取/写入电路370A和从阵列300顶部连接到位线的读取/写入电路370B。以此方式，读取/写入模块的密度本质上减半，且因此读出模块480的库的密度本质上减半。 
p个读出模块480的整个库并行操作，这允许并行读取或编程沿着一行的p个单元的区块(或页)。一个示范性存储器阵列可具有p＝512个字节(512×8个位)。在优选实施例中，区块是整行单元的连续集合。在另一实施例中，区块是行中的单元的子组。举例来说，单元的子组可能是整行的二分之一，或整行的四分之一。单元的子组可能是邻接单元或每隔一个单元或每隔预定数目的单元的连续集合。每个读出模块包含读出放大器，用于读出存储器单元的传导电流。第2004-0109357-A1号美国专利公开案中揭示了优选的读出放大器，该案的整个揭示内容以引用的形式并入本文中。 
节省功率的读取操作
根据本发明的一个方面，当在一个或一个以上通过中读出多状态存储器单元的页时，已知在一个通过中无关的页的那些存储器单元在读出期间使其传导电流关闭以便节省功率。 
在图4所示的多状态存储器装置中，存储器单元将其阈值电压窗口划分成若干个区，每个区代表一种存储器状态。所述区通过一组预定的分界阈值电压分界。当读出一个存储器单元时，等于确定单元的编程阈值电压位于哪个区中。通过将编程阈值电压依次与每个分界阈值电压进行比较来实现这个效果。在每个通过中，可分辨出编程阈值电压低于当前分界阈值电压的单元。如果在通过期间用升序扫描分界阈值电压，则首先将识别出具有较小的编程阈值电压且因此具有较高的传导电流的存储器单元。一旦识别出存储器单元，其便与接下来的通过无关，接下来的通过只试图识别出较高的编程阈值电压或较低的传导电流。因此，节省功率的方案规定，关闭不再与当前读出通过相关的先前识别的存储器单元的传导电流。以此方式，随着每个读出通过，将消耗越来越少的功率。 
读取操作通过读出单元中编程的阈值电压来确定存储器单元的存储器状态。节省功率的方案适用于具有一个以上读出通过的读取操作。 
图7A是根据本发明优选实施例的节省功率的读取操作的流程图。 
步骤400：提供非易失性存储器单元阵列，其中每个存储器单元可编程为对应于多 个存储器状态之一的用于传导电流的阈值电压。 
步骤402：以升序提供一系列分界阈值电压，用于在对应于增加的编程阈值电压的存储器状态之间分界。 
步骤404：在所述系列中选出将对其执行读出的分界阈值电压。 
步骤406：关闭所述群组中已知编程阈值电压低于所述选定分界阈值电压的那些存储器单元的传导电流。在第一读出之前，读取操作不知道编程到页中的任何单元中的阈值电压。因此，没有任何单元将为此考虑而使其传导电流关闭。 
步骤408：相对于选定分界阈值电压读出存储器单元群组。 
步骤410：是否达到系列结尾？如果否，则前进到步骤412。否则前进到步骤420。 
步骤412：选择系列中的下一分界阈值电压。前进到步骤406。 
步骤420：结束。 
如先前解释的，非易失性存储器单元具有允许上面的电荷由编程操作改变的电荷存储元件。编程的电荷量与其控制栅极上用以打开其漏极源极传导电流的阈值电压之间存在明确的关系。可用两种等同的角度表达所述关系。在传导电流角度，考虑到控制栅极上的电压，那些编程电荷较少的存储器单元将具有较高的传导电流，其中未编程状态具有最高的传导电流。在阈值电压角度，考虑到参考电流，那些编程电荷较少的存储器单元将具有较低的阈值电压，其中未编程状态具有最低的阈值电压。因此，两种不同的存储器状态之间的读出可等同地视为给定阈值电压下在两个传导电流之间辨别，或者给定参考传导电流下在两个阈值电压之间辨别。 
图7B说明图7A的节省功率的读取操作从传导电流比较的角度看的流程图。 
步骤430：提供非易失性存储器单元的阵列，其中每个存储器单元可编程为对应于多个存储器状态之一的用于传导电流的阈值电压。 
步骤432：以降序提供一系列预定分界电流值，以在具有越来越低的传导电流的多种存储器状态之间分辨。 
步骤434：从所述系列中选出第一预定分界电流值。 
步骤436：并行读出多个存储器单元，以识别传导电流高于选定分界电流值的那些存储器单元。 
步骤438：关闭所述多个被并行读出的存储器单元中的那些识别出的、较高电流存储器单元的传导电流。 
步骤440：是否到达系列结尾？如果否，则前进到步骤442。否则前进到步骤450。 
步骤442：选择系列中的下一分界阈值电压。前进到步骤436。 
步骤450：结束。 
用于多状态存储器的读取和编程考虑
图8A-8E、9A-9E、10A-10E分别说明用于4状态存储器的多位编码的三个实例。在4状态存储器单元中，可通过两个位来代表四种状态。一种现有技术是使用2个通过编程来编程此种存储器。通过第一个通过来编程第一位(下部页位)。随后，在第二个通过中编程同一单元以表示所要的第二位(上部页位)。为了不在第二个通过中改变第一位的值，使第二位的存储器状态表现形式依赖于第一位的值。 
图8A-8E说明用常规2位Gray代码编码的4状态存储器的编程和读取。将存储器单元的可编程阈值电压范围(阈值窗口)划分成四个区，其表示未编程的“U”状态以及其它三个逐渐编程的状态“A”、“B”和“C”。分别通过分界阈值电压DA、DB和DC来分界所述四个区。 
图8A说明当每个存储器单元用常规Gray代码存储两个数据位时4状态存储器阵列的阈值电压分布。所述四个分布表示总共(单元的数目)四种存储器状态：“U”、“A”、“B”和“C”。在为存储器单元编程之前，首先将其擦除成其“U”或“未编程”状态。当逐渐为存储器单元编程时，逐步到达存储器状态“A”、“B”和“C”。Gray代码使用(上部位，下部位)将“U”指定为(1，1)、“A”指定为(1，0)、“B”指定为(0，0)，且“C”指定为(0，1)。 
图8B说明现有的使用Gray代码的2个通过编程方案中的下部页编程。对于将并行编程的单元页，上部和下部位将产生两个逻辑页：由下部位组成的逻辑下部页和由上部位组成的逻辑上部页。第一编程通过只编程逻辑下部页位。通过适当的编码，对同一单元页的随后的第二编程通过将为逻辑上部页位编程，而不重设逻辑下部页位。Gray代码是一种通用代码，其中当过渡到相邻状态时只有一个位改变。因此，这个代码具有对错误校正的需求较小的优点，因为只涉及一个位。 
使用Gray代码时的一种一般方案是使“1”表示“不编程”情形。因此，通过(上部页位，下部页位)＝(1，1)来表示擦除存储器状态“U”。在为逻辑下部页编程的第一个通过中，任何用以存储位“0”的单元将因此使其逻辑状态从(x，1)过渡到(x，0)，其中“x”表示上部位的“无关”值。然而，由于尚未为上部位编程，所以也可通过“1”来标记“x”以便一致。通过将单元编程为存储器状态“A”来表示(1，0)逻辑状态。也就是说，在第二编程通过之前，通过存储器状态“A”来表示下部位值“0”。 
图8C说明现有的使用Gray代码的2个通过编程方案中的上部页编程。执行第二个通过编程以存储逻辑上部页的位。将只编程需要上部页位值为“0”的那些单元。在第一个通过之后，页中的单元处于逻辑状态(1，1)或(1，0)。为了在第二个通过中保留下部页的值，需要区分下部位值“0”或“1”。为了从(1，0)过渡到(0，0)，将相关存储器单元编程为存储器状态“B”。为了从(1，1)过渡到(0，1)，将相关存储器单元编程为存储器状态“C”。以此方式，在读取期间，通过确定单元中编程的存储器状态，可为下部页位和上部页位二者解码。 
通过以交替方式并行地向存储器单元页施加编程脉冲，接着对每个单元进行读出或编程检验以确定其中是否有任何一者已经编程为其目标状态，来实现编程。每当已对一个单元进行编程检验时，将其闭锁或禁止编程以防甚至在继续施加编程脉冲以完成群组中其它单元的编程时进一步编程。可从图8B和8C中看出，在下部页编程期间，需要用分界阈值电压DA相对于状态“A”执行编程检验(用“检验A”表示)。然而，对于上部页编程，需要相对于状态“B”和“C”执行编程检验。因此，上部页检验将需要2个通过检验“检验B”和“检验C”，其分别是相对于分界阈值电压DB和DC。 
图8D说明分辨用Gray代码编码的4状态存储器的下部位所需的读取操作。由于用(1，0)编码的存储器状态“A”和用(0，0)编码的存储器状态“B”均具有“0”作为其下部位，所以每当将存储器单元编程为状态“A”或“B”时将检测到下部位“0”。相反，每当存储器单元未编程而处于状态“U”或编程为状态“C”时，将检测到下部位“1”。因此，下部页读取将需要2个通过读取读取A和读取C，分别是相对于分界阈值电压DA和DC。 
图8E说明分辨用Gray代码编码的4状态存储器的上部位所需的读取操作。将需要相对于分界阈值电压DB进行一个读取通过读取B。以此方式，将检测到具有小于DB的编程阈值电压的任何单元处于存储器状态“1”且反之亦然。 
当第二个通过编程发生错误时，Gray代码、2个通过编程方案可能会成问题。举例来说，将上部页位编程为“0”而同时下部位处于“1”将导致从(1，1)过渡成(0，1)。这需要存储器单元从“U”通过“A”和“B”逐渐编程成“C”。如果在完成编程之前发生停电，则存储器单元可能最终处于过渡存储器状态中的一种，比如“A”。当读取存储器单元时，将“A”解码为逻辑状态(1，0)。这会为上部位和下部位二者提供不正确的结果，因为其应当为(0，1)。类似地，如果当达到“B”时编程中断，那么其将对应于(0，0)。虽然上部位现在是正确的，但下部位仍是错误的。此外，由于可能会从未编程 状态“U”一直过渡到最高编程状态“C”，所以这个代码方案具有加剧不同时间编程的邻近单元的电荷电平之间的潜在差异的效果。因此，其也会加剧邻近浮动栅极之间的场效耦合(“Yupin效应”)。 
图9A-9E说明用另一逻辑代码(“LM”代码)编码的4状态存储器的编程和读取。这种代码提供更大容错并减轻因Yupin效应导致的相邻单元耦合。图9A说明当每个存储器单元使用LM代码存储两个数据位时4状态存储器阵列的阈值电压分布。LM编码与图8A所示的常规Gray代码的区别在于，上部位和下部位对状态“A”和“C”是颠倒的。“LM”代码已经在第6,657,891号美国专利中揭示，且在通过避免要求电荷出现较大变化的编程操作而减少邻近浮动栅极之间的场效耦合方面是有利的。 
图9B说明现有的使用LM代码的2个通过编程方案中的下部页编程。容错LM代码本质上避免任何上部页编程过渡经过任何中间状态。因此，第一个通过下部页编程具有从逻辑状态(1，1)到某个中间状态(x，0)的过渡，所述过渡通过以下方式表示：将“未编程”存储器状态“U”编程到具有在大于DA但小于DC的广泛分布中的一编程阈值电压的由(x，0)指示的“中间”状态。图9C说明现有的使用LM代码的2个通过编程方案中的上部页编程。在将上部页位编程为“0”的第二个通过中，如果下部页位处于“1”，那么逻辑状态(1，1)过渡到(0，1)，通过将“未编程”存储器状态“U”编程为“A”来表示所述过渡。如果下部页位处于“0”，那么通过从“中间”状态编程到“B”而获得逻辑状态(0，0)。类似地，如果上部页要保持于“1”，同时下部页已经编程到“0”，那么将需要从“中间”状态过渡到(1，0)，通过将“中间”状态编程到“C”来表示所述过渡。由于上部页编程只涉及编程到下一邻近的存储器状态，所以从一个通过到另一个通过不会改变大量电荷。此外，编程异常终止不会改变下部页位且因此更加容错。 
图9D说明分辨用LM代码编码的4状态存储器的下部位所需的读取操作。解码将依赖于上部页是否已经被编程。如果上部页已经编程，那么读取下部页将要求相对于分界阈值电压DB进行一次读取通过读取B。另一方面，如果上部页尚未编程，那么将下部页编程到“中间”状态(图9B)，且读取B将发生错误。而是，读取下部页将要求相对于分界阈值电压DA进行一次读取通过读取A。为了区分所述两种情况，当编程上部页时在上部页中写入旗标(“LM”旗标)。在读取期间，将首先假设上部页已被编程，且因此将执行读取B操作。如果读取了LM旗标，那么所述假设是正确的，且读取操作完成。另一方面，如果第一读取未产生旗标，那么其将指示上部页尚未编程，且因此将必须通过读取A操作来读取下部页。 
图9E说明分辨用LM代码编码的4状态存储器的上部位所需的读取操作。从图中清楚地看出，上部页读取将需要2个通过读取读取A和读取C，分别是相对于分界阈值电压DA和DC。类似地，如果上部页尚未编程，则也可能因“中间”状态而干扰对上部页的解码。同样，LM旗标将指示上部页是否已被编程。如果上部页尚未编程，那么读取数据将被重设成“1”，指示未编程上部页数据。 
在支持部分页编程的存储器中，LM代码也可能成问题。虽然存储器单元页被并行编程或读取，但部分页编程允许在一个通过中编程页的一部分，而在随后的通过中编程剩余未编程部分。LM代码在上部页只是部分地填充有数据的编程操作中会带来问题。在随后用以完成部分未填充页的上部页编程中，可能会将数据编程为错误状态。按照常规，“1”位表示“未编程”状态，因此，起初在未编程的“U”状态中上部位和下部位均默认为“1”。上部页位应当为“1”，表示未填充部分中的单元。如果未填充部分中的单元的下部页位恰好为“1”，则所得逻辑状态(1，1)将使所述单元保持在“U”。然而，如果下部页位为“0”，其将导致逻辑状态(1，0)，所述状态将导致将单元编程为最高编程(最高阈值电压)“C”状态。随后的用以完成未填充部分的编程通过不再能接受变成(0，0)或“B”状态的可能性，因为不可能从“C”返回到较低的编程状态。 
图10A-10E说明用优选的逻辑代码(“LM新”代码)编码的4状态存储器的编程和读取。LM新代码与LM代码相似，但不具有上述缺点。图10A说明当每个存储器单元使用LM新代码存储两个数据位时4状态存储器阵列的阈值电压分布。Li等人于2004年4月24日申请的标题为“NON-VOLATILE MEMORY AND CONTROL WITHIMPROVED PARTIAL PAGE PROGRAM CAPABILITY”的第10/830,824号美国专利申请案中揭示了LM新代码。所述代码与图9A所示的LM代码的区别在于，对于状态“B”和“C”的逻辑编码互换。因此，“U”的(上部位，下部位)是(1，1)，“A”的(上部位，下部位)是(0，1)，“B”的(上部位，下部位)是(1，0)，且“C”的(上部位，下部位)是(0，0)。这种编码避免了上述LM代码中的部分页编程问题，因为现在当下部位处于“0”时，将部分未填充上部页编程为“B”状态。对部分未填充部分的随后编程将允许从(1，0)编程到(0，0)逻辑状态，这对应于从“B”状态编程到“C”状态。 
图10B说明现有的使用LM新代码的2个通过编程方案中的下部页编程。容错LM新代码本质上避免任何上部页编程过渡经过任何中间状态。因此，第一个通过下部页编程具有从逻辑状态(1，1)到某个中间状态(x，0)的过渡，所述过渡通过以下方式表示：将“未编程”存储器状态“U”编程到具有大于DA但小于DC的一编程阈值电压的 由(x，0)指示的“中间”状态。图10C说明现有的使用LM新代码的2个通过编程方案中的上部页编程。在将上部页位编程为“0”的第二个通过中，如果下部页位处于“1”，那么逻辑状态(1，1)过渡到(0，1)，通过将“未编程”存储器状态“U”编程为“A”来表示所述过渡。如果下部页位处于“0”，那么通过从“中间”状态编程到“C”而获得逻辑状态(0，0)。类似地，如果上部页要保持于“1”，同时下部页已经编程到“0”，那么将需要从“中间”状态过渡到(1，0)，通过将“中间”状态编程到“B”来表示所述过渡。 
图10D说明分辨用LM新代码编码的4状态存储器的下部位所需的读取操作。与LM代码情况下一样的考虑适用于此处。首先执行读取B操作以确定是否可读取LM旗标。如果是的话，那么上部页已被编程，且读取B操作将正确地产生下部页数据。另一方面，如果上部页尚未编程，则将通过读取A操作读取下部页数据。 
图10E说明分辨用LM新代码编码的4状态存储器的上部位所需的读取操作。从图中可清楚地看出，上部页读取将需要3个通过读取读取A、读取B和读取C，分别是相对于分界阈值电压DA、DB和DC。对上部页的解码具有上文关于LM代码的LM旗标描述的相同考虑。 
以上针对示范性4状态存储器对各种代码的论述显示出读取操作可涉及如“读取B”中的单个读出通过，其将编程阈值电压相对于分界阈值电压DB进行比较。读取B操作适用于在常规Gray代码下读取上部页，或在LM代码下读取下部页，或在LM新代码下读取下部页。在这些单个通过读取的情况下，读取操作完全不知道页中的任何单元的存储器状态，因此无法提前识别出与读取操作无关的单元来关闭以便节省功率。 
读取操作当在常规Gray代码下读取下部页或在LM代码下读取上部页时也可涉及如读取A和读取C中的2个通过读取。在此情况下，在第一个通过之后，检测到那些编程阈值电压小于分界阈值电压DA的存储器单元。在第二个通过读取C中，先前在读取A下检测到的存储器单元通过使其位线接地而使其传导电流关闭，这样其便不会不必要地消耗功率。 
读取操作当在LM新代码下读取上部页时也可能涉及如读取A、读取B和读取C中的3个通过读取。在此情况下，在第一个通过之后，检测到那些编程阈值电压小于分界阈值电压DA的存储器单元。在第二个通过读取B中，在读取A下检测到的存储器单元通过使其位线接地而使其传导电流关闭，这样其便不会不必要地消耗功率。在第二个通过之后，检测到编程阈值电压小于分界阈值电压DB的存储器单元。在第三个通过读取C 中，在读取B下检测到的存储器单元也通过使其位线接地而使其传导电流关闭，借此进一步减少任何不必要的功率消耗。 
图11更详细地示意性说明图6A所示的适合于实践本发明的优选读出模块。读出模块480经由耦合的位线36读出NAND链50中的存储器单元的传导电流。其具有读出节点481，所述读出节点可选择性地耦合到位线、读出放大器600或读出总线499。起初，隔离晶体管482在由信号BLS启用时将位线36经由位线电压箝位电路610(由信号BLC控制)连接到读出节点481。读出放大器600读出读出节点481处的信号SEN2。所述读出放大器包含预充电/箝位电路640、单元电流鉴别器650和锁存器660。在此实例中，NAND链50具有32个串联的存储器单元，其控制栅极分别连接到字线WL0-WL31。NAND链50经由受信号SGS控制的选择晶体管耦合到地，且经由受信号SGD控制的选择晶体管耦合到位线36。 
读出模块480使得NAND链中的选定存储器单元的传导电流能被读出。在读出之前，必须经由适当的字线和位线来设置到达选定存储器单元的栅极的电压。如稍后将更详细描述的，预充电操作通过未选中字线充电到电压Vread而开始，接下来将选定字线充电到相关给定存储器状态的预定阈值电压VT(i)。接着，预充电的电路640将位线电压变成预定的适合用于读出的漏极电压。这将引起源极-漏极传导电流在NAND链50中的选定存储器单元中流动，所述传导电流是经由耦合的位线36从NAND链的沟道中检测的。当存储器单元的源极与漏极之间存在额定电压差时，传导电流是编程到存储器单元中的电荷与施加的VT(i)的函数。 
当VT(i)电压稳定时，可经由耦合的位线36读出选定存储器单元的传导电流或编程阈值电压。接着，将读出放大器600耦合到读出节点，以读出存储器单元中的传导电流。单元电流鉴别器650充当电流电平的鉴别器或比较器。其有效地确定传导电流是高于还是低于给定分界电流值I0(j)。如果其较高，则用信号INV＝1将锁存器660设置成预定状态。 
响应于锁存器660将信号INV设置成HIGH(高)而激活下拉电路486。这将把读出节点481下拉到接地电压且因此将连接的位线36下拉到接地电压。这不论控制栅极电压如何均将禁止存储器单元10中的传导电流流动，因为其源极与漏极之间将没有电压差。 
一般来说，将存在由相应数目的多个通过读出模块480操作的存储器单元页。页控制器498将控制和时序信号供应到每个读出模块。页控制器498使每个多个通过读出模块480循环通过预定数目的通过(j＝1到N)，且还为每个通过供应预定的分界电流值I0 (j)。如此项技术中众所周知的，分界电流值也可实施为分界阈值电压或用于读出的时间周期。在最后一个通过之后，页控制器498用信号NCO启用传输门488以将读出节点481的状态作为读出的数据读取到读出总线499。总而言之，将从所有的多个通过模块480中读出读出数据页。Cernea等人于2004年12月16日申请的标题为“IMPROVEDMEMORY SENSING CIRCUIT AND METHOD FOR LOW VOLTAGE OPERATION”的第11/015,199号美国专利申请案中揭示了类似的读出模块。第11/015,199号美国专利申请案的整个揭示内容以引用的形式并入本文中。 
具有逐渐关闭的循序阈值读取
执行图7所示的节省功率的读取的实例是依次相对于分界阈值电压DA、DB和DC执行具有3个通过读出的读取操作。这种3个通过读取将具有如结合在LM新代码下读取上部页(图10E)描述的读取A、读取B和读取C序列。 
图12(A)-12(I)是在并行地应用于作为存储器页的一部分的NAND存储器单元的3个通过读取期间控制图11所示的读出模块480的操作的时序图。图12(A)展示将读取操作分成七个阶段，其中阶段(1)和(2)分组在字线预充电子操作下，接下来分别是读取A子操作下的阶段(3)和(4)、读取B子操作下的阶段(5)和(6)以及读取C子操作下的阶段(7)。图12(B)展示分别通过FSM_READ信号上升和下降将读取操作定时在开始和结束。 
字线预充电子操作通过NAND链的未选中字线如图12(C)所示随着未选中WL信号的上升而预充电从而在阶段(1)处开始。这向NAND链中的未选中单元的控制栅极供应电压Vread(例如，5.5V)以便将其完全接通。在阶段(2)处，NAND链的选定字线如图12(D)所示随着选定WL信号的上升而开始预充电。这向NAND链中的选定单元的控制栅极供应电压VA(例如，0-0.6V)，并预测接下来的读取A子操作而有效地设置分界阈值电压DA。 
读取A子操作通过信号RST将读出放大器的输出信号INV重设为零(图12(G))而在阶段(3)处开始。同时，通过用信号SGS和SGD接通NAND链的一对选择晶体管而启用NAND链以连接到位线。接着，位线通过启用信号BLS(图12(H))耦合到读出模块。在此时刻，读出模块中的预充电/箝位电路640对抗存储器单元的耗尽传导电流IDS(图12(H)中展示为“IDS接通”)而将位线充电到预定电压(例如，0.5V)。一旦位线电压稳定，选通信号STB便启用将单元电流鉴别器650的结果锁存到锁存器660中(图12(I)中展示为“锁存A”)。如果存储器单元的编程阈值电压小于分界阈值DA的电 压(或者等效地，单元的传导电流高于分界电流)，则传导电流将把节点SEN或SEN2消耗到LOW。这将导致具有处于HIGH的INV信号的锁存结果。相反，如果存储器单元的编程阈值电压高于DA，则将把SEN2检测为HIGH，且将把INV锁存为LOW。一旦锁存了来自读出放大器的数据，信号BLS便成为LOW，因而将存储器单元与读出模块断开。 
对于那些信号INV中的读出结果锁存在HIGH的较高电流的存储器单元，下拉电路486将其位线下拉到接地。这有效地关闭那些存储器单元的传导电流以及功率消耗。在优选实施方案中，读出放大器通过有限位线上拉作出额外的早期读取(见图12(I)的阶段(3)中的第一选通STB)。这将识别出那些具有甚至更高的传导电流状态且将其位线尽快地锁存到接地以便关闭其传导电流的存储器单元。 
在阶段(4)中，当由信号NCO启用传输门488时，经由读出总线499将SEN2中的数据传递出去。这由图12中的“数据传输”表示。 
子操作读取B和读取C每一者均类似于读取A子操作，其中选定WL电压分别相应地偏移到VB和VC。 
对于连续读出，优选逐渐从较低阈值电压(例如从状态“A”)开始读出。这意味着首先识别出较高电流的单元以用于早期处置。如果单元具有小于DA的编程阈值电压，则将其视为传导单元。在于“A”处读出之后，将把传导单元放电到接地。这有效地在关闭单元中的传导电流。如果单元具有高于DA的编程阈值电压，则将其视为在“A”处非传导，且位线将保持在恒定值且不被放电。对于“B”电平处的第二读出子操作，只有“A”处的非传导单元的位线需要被选择性充电。这意味着页的读出模块锁存器不被重设以将INV强制回零(即，不被重设以清除具有INV＝1的位线下拉)。以此方式，编程阈值电压小于DA的单元将不被充电，从而节省功率。将看出，随着每次连续读出，页中越来越多的存储器单元被关闭，因为其与随后的读出无关。以此方式，将页中的存储器单元消耗的功率最小化。 
虽然描述的实例是指涉及三个分界阈值电压的读取操作，但所描述的方法和原理一般适用于具有一个以上通过的读取操作，其中后续的通过可利用在早期通过中获得的信息以选择性地关闭与当前通过无关的单元。也应注意，在常规的实施方案中，相对于每种存储器状态的读出是彼此独立的。也就是说，每次读出将经过恰好相同数目的步骤，即，对于读取A、读取B和读取C中的每一者均为从阶段(1)到阶段(4)。在当前读出中，只有第一个读取通过读取A将把所有读出放大器的页的锁存器重设为INV＝0，以 便为页中的所有位线预充电。随后的读出将只为INV＝0的那些位线充电，而不对INV已在先前读出中翻转的那些位线进行充电。 
具在选择性关闭的节省功率的编程检验
根据本发明的另一方面，当在多个通过中为存储器单元页编程时，那些已知在通过中无关的页的存储器单元在编程检验操作中使其传导电流关闭以便节省功率。 
图13说明在编程阶段与编程检验阶段之间交替循环的编程操作。编程阶段包括在向页中的存储器单元的所有控制栅极施加编程电压脉冲之前，为字线和位线设置适当的电压。接着读出页的存储器单元。如果任何单元已经被检验出到已到达其目标状态，则将其闭锁以防进一步操作，且禁止所述单元进一步编程。编程操作继续循环(例如，“初始循环”、“下一循环”、...、“最终循环”)通过“编程”和“检验”阶段，直到页中的所有单元均已被编程检验为止。 
编程操作的检验阶段通过在最晚的编程脉冲之后读出单元中编程的阈值电压而确定存储器单元的存储器状态。 
图14(A)-14(F)是图13的编程操作的编程阶段的时序图。通过信号FSM_PGM上升(图14(B))起始编程操作(图14(A))。同时，设置位线的电压。存储器单元待编程(“编程BL”)的那些位线将被设置为0V(图14(F))，同时存储器单元待被禁止编程(“禁止BL”)的那些位线将被设置为Vdd(图14(E))。在NAND链的情况下，将未选中的字线(“未使用WL”)上的电压设置为Vpass(图14(C))。在此之后，向选定字线施加处于Vpgm的脉冲(图14(D))。 
当在编程操作期间读出是针对编程检验时，系统知道待编程的目标状态，因此知道待检验的状态。在此情况下，也可在读出的第一个通过期间应用对无关单元的关闭。只有存储器状态当前正被检验的单元集区需要为其位线充电以供读出。此外，在相对于存储器状态的每个编程检验操作期间，随着越来越多的单元被编程检验，待检验的单元集区将逐渐变小。在另一实施例中，也可使已检验单元不再进行进一步检验操作，且使其位线不再进行后续的预充电。 
在一个实施例中，通过简单地忽略存储器页中那些已被闭锁以防止编程的位而获得功率节省。因此，在检验阶段期间，将不为与已知被禁止编程的那些存储器单元相关的位线预充电以供读出。 
图15是根据本发明优选实施例通过忽略被禁止编程的位而并入节省功率的检验的编程操作的流程图。 
步骤510：提供非易失性存储器单元阵列，其中每个存储器单元可编程到对应于多个存储器状态之一的用于传导电流的阈值电压。 
步骤520：用编程脉冲并行地编程一群组的存储器单元。 
步骤530：关闭群组中那些被禁止编程的存储器单元的传导电流。 
步骤540：并行地读出所述群组的存储器单元，以检验每个存储器单元是否已编程到其目标存储器状态。 
步骤542：群组中的所有存储器单元均已检验？否则前进到步骤520。 
步骤540：结束。 
图16(A)-16(J)是图11所示的读出模块在图15的编程操作的检验阶段期间的操作的时序图。实例展示3个通过读出，相对于存储器状态“A”、“B”和“C”分别为检验A、检验B和检验C。时序信号和操作与图12(A)-12(I)的时序图所示的3个通过读取操作相似。检验情况中的主要差别在于，在每个检验子操作开始时，未被禁止编程或闭锁的存储器单元将使其位线被选定以预充电(其中INV＝0)(见图16(I)，其中信号BLSel已选中未被闭锁的位)，同时其余的使其位线下拉到接地(其中INV＝1)。 
在又一实施例中，不是在每个检验阶段均执行关闭被禁止编程的单元的传导电流的步骤，而是只在第一检验期间执行一次。操作将被简化，代价是功率节省较少。 
图17是根据本发明优选实施例通过只选择具有相关存储器状态的位而并入节省功率的检验的编程操作的流程图。 
步骤550：在非易失性存储器单元阵列中，其中每个存储器单元可编程为对应于多个存储器状态之一的用于传导电流的阈值电压。 
步骤560：用编程脉冲并行地编程一群组的存储器单元。 
步骤570：关闭群组中具有除了当前正被编程检验的目标存储器状态之外的编程存储器状态的那些存储器单元的传导电流。 
步骤580：并行地读出所述群组的存储器单元，以检验是否每个存储器单元均已编程为目标存储器状态。 
步骤582：是否群组中的所有存储器单元均已被检验？否则前进到步骤560。 
步骤590：结束。 
图18(A)-18(J)是图11所示的读出模块480在图17的编程操作的检验阶段期间的操作的时序图。同样，实例展示针对3个通过读出的与图12和图16中类似的时序信号，相对于存储器状态“A”、“B”和“C”分别为检验A、检验B和检验C。时序和 操作与图17(A)-172(J)的时序图所示的3个通过检验操作相似。存储器状态特定检验情况的主要差别在于，在每个检验子操作开始时，已知具有当前正接受检验的存储器状态的存储器单元将使其位线被选定以供预充电(其中INV＝0)(见图18(I))，而其余的使其位线下拉到接地(其中，INV＝1)。因此，在子操作检验A期间，只选择指定用于状态“A”的存储器单元使其位线被预充电和读出。类似地，对于检验B和检验C，只有分别指定用于状态“B”和“C”的存储器单元被预充电和读出。此外，由于在每个检验子操作期间选择页内具有不同存储器状态的不同存储器单元，所以页内的所有位线均使其INV在每次选择之前重设为零(图18(G))。 
通过在读出期间缩短预充电周期而节省功率
根据本发明的另一方面，在读出操作期间，通过抢先起始任何延长周期的操作而使消耗功率的周期最小化。在优选实施例中，在先前读出循环中预先起始用于为存储器阵列的未选中字线预充电的操作，使其不会延长使选定位线接受预充电的当前周期。 
在读取操作期间，打开单元的传导电流将消耗功率，特别是当电流抵抗预充电操作而工作时。在从位线预充电开始直到已测量传导电流的时间周期中将单元打开。从图12(H)可看出，通过信号BLS HIGH来标记这个周期。 
通过将页的存储器单元打开的周期最小化而节省功率，特别是在消耗功率的位线预充电操作期间。影响预充电持续时间的一个因素是对位线和字线二者上的所有电压变稳定的需要。当存储器阵列变得更加高度集成时，字线电容可能增加到使其可利用实质上比位线长的时间来预充电的程度。由于在常规的读出操作中，在读出循环开始时开始位线和字线预充电两者，所以消耗功率的位线预充电将需要被简单地延长以适应较慢的字线预充电。本发明规定在当前读出循环之前起始字线预充电，以便使其领先并且不会不必要地延长位线预充电。通过在较早的邻近循环中跳跃开始字线预充电来实现此效果。在优选实施例中，在较早的邻近读出循环中、在读出模块正在与外部交换数据的周期期间开始字线预充电。 
图19说明用于对位线和字线预充电的常规时序。为了方便起见，读出仅涉及读取A和读取B，其中常规上作为两个独立的读出循环来对待。将看出在每个循环中，位线(“BL预充电”)或字线(“WL预充电”)稳定(“稳定”)的总预充电周期由两者中较慢的一者来确定。只有在电压已经稳定之后才能正确地锁存数据。预充电将在数据锁存(“锁存数据”)阶段期间关闭且在数据传输(“传输数据”)阶段中不需要。常规上为了便利起见，与位线的预充电同时开始对字线预充电。如果字线预充电需要用较长时间来稳定，则位 线预充电周期可能会不必要地延长，从而导致较多的功率消耗(即，延长的IDS接通周期)。此外，在每个独立的读出循环处重复字线预充电，在实例中所述独立的读出循环将在读取A和读取B循环二者中存在。 
图20说明用于在读出操作中跳跃开始字线预充电的优选方案。参考符号类似于图19中的参考符号。展示两个读出循环——读出循环(n-1)和读出循环n，其每一者均包括读取A和读取B子循环。本质上，当字线预充电(WL预充电)的周期比位线预充电(BL预充电)的周期长时，在较早的读出循环处抢先对字线预充电(WL预充电)。在预充电操作中，选定位线通常上升约0.5V，未选中字线上升约5.5V，且选定字线上升约1V。由于未选中字线必须被提高5.5V，所以其到达此状态所需要的时间将变长，因为字线电容随着页的大小的增加而增加。在读出结果的锁存可发生之前，选定字线上的VT(i)必须稳定，VT(i)因为耦合效应的缘故而被断定处于未选中字线上的合理稳定的电压上。便利的是，对未选中字线的预充电的跳跃开始可在先前读出循环的数据传输阶段期间发生。以此方式，由较长的字线预充电周期导致的延迟中至少有一些即使没有被完全消除也可被减少，且随后将由位线预充电变稳定(图示为“BL稳定”)的时间决定总预充电周期。 
根据本发明的又一方面，只在读出操作开始时执行未选中字线的预充电，所述读出操作包括相对于多个阈值电压的读出循环的多个通过。 
当前实施多个通过读出操作的方案只要求在操作开始时将未选中字线预充电，且在每个通过循环或子操作(例如读取A)后不重复。以此方式，将位线预充电周期保持为最小以便节省功率。 
编程循环期间通过将禁止编程位线的预充电最小化来节省功率
在为NAND存储器编程的情况下，向连接到选定存储器单元的页的字线施加编程电压脉冲。在页内，那些待编程的存储器单元使其位线电压设置为0V(图14(E))，同时其它将不被编程的存储器单元使其位线电压为Vdd(图14(F))，以便禁止编程。将位线设置为Vdd将有效地关闭NAND链的漏极侧的选定晶体管，并导致浮动的沟道。在编程期间，将通过高字线电压将浮动沟道处的电压升压。这将有效地减少沟道与电荷存储单元之间的电位差，因而抑制将电子从沟道拉到电荷存储单元以实现编程。 
图14(E)说明为存储器单元正被禁止编程的位线充电和放电的时序。常规上，具有被禁止单元的位线在编程循环开始时被充电到Vdd，并在编程脉冲结束时放电到0V，如下降沿502所示。将位线放电，使其为编程检验循环的检验阶段准备就绪。对禁止编 程的位线交替充电和放电是消耗功率的。 
根据本发明的另一方面，在具有交替的编程与检验阶段的循环的编程操作中，一种编程方法(具有功率节省特征)包括：在编程阶段开始时，将被禁止编程的存储器单元的位线充电到预定电压，同时不将待编程的存储器单元的位线充电；以及在编程阶段结束时，将待编程的存储器单元的位线放电，同时不将被禁止编程的存储器单元的位线放电(见图14(E)中的边缘504“功率节省方案”)。 
图21是并行地为一群组的存储器单元编程且并入节省功率的禁止编程技术的流程图。 
步骤600：选择分界阈值电压，相对于所述分界阈值电压执行交替的编程与检验阶段循环。 
编程阶段 
步骤610：在编程阶段开始时，将被禁止编程的存储器单元的位线充电到预定电压，同时不将待编程的存储器单元的位线充电。 
步骤612：用编程脉冲并行地为一群组存储器单元编程。 
步骤614：在编程阶段结束时，将待编程的存储器单元的位线放电，同时不将被禁止编程的存储器单元的位线放电。 
检验阶段 
步骤620：并行地读出所述群组存储器单元，以检验每个存储器单元是否编程为超过分界阈值电压。 
步骤622：是否已相对于当前分界阈值电压检验了群组中的所有存储器单元？否则前进到步骤610。 
步骤630：是否已选择了所有的分界阈值电压？否则前进到步骤600。 
步骤640：结束。 
在一个实施例中，至少一个子组的未放电位线将在于交替的编程阶段与检验阶段之间通过时保持其电压，因而无需在每个编程阶段中对那些位线进行消耗功率的充电和放电。所述未放电位线子组对应于已经相对于当前分界阈值电压检验的存储器单元。 
举例来说，在将一页存储器单元编程时，数据将要求有些单元被编程到大于分界阈值电压DA的阈值电压(“群组编程”单元)，而其它单元将不被编程(“群组锁定”单元)从而具有小于DA的阈值电压。起初，“群组锁定”将由被数据规定为未编程的单元构成。在第一编程阶段中，“群组编程”单元将使其位线处于0V，而“群组锁定”单元将使其 位线充电到Vdd以实行编程禁止。在下一检验A阶段中，“群组锁定”单元的状态是已知的且无需被读出。“群组编程”单元使其位线充电到至少0.5V以用于读出。读出结果将从“群组编程”中区分出两个子群组。一个子群组(“子群组未检验”)是用于尚未被编程超过DA的单元，而另一子群组(“子群组已检验”)是用于已经被编程超过DA的单元。在编程阶段的下一通过中，“子群组未检验”将变成“群组编程”，而“子群组已检验”将被添加到“群组锁定”。 
希望在编程与检验阶段的连续通过中针对“群组锁定”将位线电压维持为高(例如，Vdd)，使得位线将不会因必须重复经受充电和放电而消耗功率。然而，在检验阶段期间，阈值小于分界阈值电压的“未检验”单元将必然是传导的，从而导致其位线放电。这也适用于那些当对照先前分界阈值电压检验时被锁定的单元(例如，对于第一检验阶段，其将为未编程单元)，因为其是相对于先前的较低分界阈值电压被“检验”的，且因此将相对于当前的较高分界阈值电压是传导的。 
在编程阶段的下一通过中，用于“群组编程”的位线电压将再次被设置为零，同时“群组锁定”的位线电压将被设置为Vdd。如上文解释的，“群组锁定”中的更多传导单元中有许多将已经通过先前检验阶段中的传导单元而被放电。因此，这些单元将必须被再次充电到Vdd。刚刚相对于当前分界阈值电压检验的单元在“群组编程”中开始，其中其位线电压为低。这些单元将加入“群组锁定”的分类，从而导致其位线被充电到Vdd。 
在相对于同一分界阈值电压的下一检验阶段中，先前检验的单元以处于Vdd的未放电状态进入所述阶段，且将保持如此，因为根据定义，其相对于当前分界阈值电压是不传导的。这些经检验的单元将以已经大致上为Vdd进入下一编程阶段，从而节省了为其充电的功率。 
因此，先前相对于当前分界阈值电压检验的单元将在“群组锁定”中形成不需要在每个编程阶段开始时进行消耗功率的充电的节省功率子群组。随着起初位于“群组编程”中的单元中有越来越多的单元变成经过检验的，其将重新定位到节省功率的子群组中，且将因此越来越节省功率，直到起初位于“群组编程”中的所有单元均已经相对于给定的分界阈值电压适当地编程为止。 
类似地，如果编程与检验操作是相对于一个以上的分界阈值电压，则同样的考虑因素也适用于以下情况：当涉及到多个循环时，从相对于先前分界阈值电压检验的锁定单元中未获得节省，但将从那些相对于当前分界阈值电压检验的锁定单元中获得功率节省。举例来说，本发明将在可能包含三个编程/检验A循环、六个编程/检验A/B循环、四个 编程/检验A/B/C循环、六个编程/检验B/C循环和3个编程/检验C循环的编程/检验操作中获得益处。 
在编程/检验A循环中，被禁止编程的单元将在编程阶段中使其位线充电到Vdd，且在阶段结束时不被放电。在检验A阶段期间，未编程单元的位线将通过传导单元放电。然而，与“群组已检验”相关联的位线将不被放电。这些位线将保持在Vdd，且无需在编程阶段的下一通过中再充电。类似地，在编程/检验A/B循环中，在检验A/B阶段期间，未编程且经过“A”检验的单元的位线将通过传导单元放电，而经过B检验的单元将不被放电且无需在编程阶段的下一通过中再充电。类似地，在编程/检验A/B/C循环中，功率节省将出现在经过“C”检验的单元上。在编程/检验B/C循环中，功率节省将出现在经过“C”检验的单元上。在编程/检验C循环中，功率节省将出现在经过“C”检验的单元上。已对于随机数据模式估计出功率节省约为25％。 
甚至更加理想的是，可从相对于先前分界阈值电压检验的锁定单元中也获得功率节省。 
在另一实施例中，所有未放电位线将在于交替的编程与检验阶段之间循环时保持其电压，因而无需在每个编程阶段中对那些位进行消耗功率的充电和放电。 
一般来说，在检验阶段中，那些阈值电压小于当前分界阈值电压的存储器单元(即，已经被锁定以防止基于先前、较低分界阈值电压的进一步编程的存储器单元)将是传导的。这意味着锁定位线将通过单元电流放电，且将有必要在下一编程阶段开始时再充电以实行编程禁止。 
通过防止锁定位线经由其传导单元放电而实现本发明。在每个存储器单元或NAND链与其相关联的位线之间提供开关。所述开关响应于其相关联的位线上的电压条件，以在位线大致处于零电压时将存储器单元或NAND链连接到其相关联的位线，并在位线大致处于电源电压时将存储器单元或NAND链与其相关联的位线断开。 
图22说明存储器到位线开关的一个实施例。开关650提供在NAND链50与其相关联的位线36之间。NAND链50与图11所示的NAND链类似且具有相同的参考符号。开关650包含n沟道晶体管652，其源极和漏极分别串联连接在NAND链50与位线36之间。n沟道晶体管652通过其控制栅极处的信号而接通或断开。所述信号由电源电压Vdd经由p沟道晶体管654提供，p沟道晶体管654的源极和漏极串联连接在n沟道晶体管652的控制栅极与电源电压之间。p沟道晶体管654使其控制栅极经连接以读出位线上的电压。 
在操作中，当位线电压为LOW时，p沟道晶体管654接通。这导致n沟道晶体管602借助其控制栅极上出现的Vdd而接通。这又导致开关650将NAND链50连接到位线36。相反，当位线电压为HIGH(例如，Vdd)时，p沟道晶体管654被断开，因此n沟道晶体管652也断开。因此，开关使NAND链50与位线36断开。 
因此，当用存储器到位线开关操作时，本发明将允许被禁止编程的位线充电到Vdd且在编程阶段结束时不被放电。同时，开关将防止任何传导存储器单元将这些位线放电。以此方式，被禁止编程的位线可避免在编程/检验循环期间重复充电和放电。 
虽然已经相对于特定实施例描述了本发明的各个方面，但将了解，本发明受到所附权利要求书的完全范围内的保护。 

Claims (13)

1.一种在非易失性存储器单元阵列中并行地读出一群组存储器单元的方法，其中每个存储器单元可编程到对应于多个存储器状态之一的电流传导阈值电压，所述方法包括：
(a)以升序提供一系列分界阈值电压，用于在存储器状态之间分界；
(b)从所述系列中选出相对于其将被执行的所述读出的分界阈值电压；
(c)关闭所述群组中已知具有小于所述选定分界阈值电压的阈值电压的那些存储器单元的传导电流；
(d)相对于所述选定分界阈值电压读出所述群组的存储器单元；以及
(e)通过从所述系列中选择下一分界阈值电压而重复(b)到(d)，直到达到所述系列的结尾为止。
2.根据权利要求1所述的方法，其中如果所述群组中的所述存储器单元的阈值电压没有一个是已知的，则不执行(c)。
3.根据权利要求1所述的方法，其中将位线耦合到所述群组的每个存储器单元，且那些存储器单元通过使其位线接地而使其传导电流关闭。
4.根据权利要求1所述的方法，其中所述读出是用以读取编程到所述群组的存储器单元中的存储器状态的读取操作的一部分。
5.根据权利要求1所述的方法，其中所述读出是用以检验所述存储器单元中是否有任一者已编程超过所述选定分界电压的编程操作的一部分。
6.根据权利要求1-5中任一权利要求所述的方法，其中所述系列含有至少一个分界阈值电压。
7.根据权利要求1-5中任一权利要求所述的方法，其中所述系列含有至少两个分界阈值电压。
8.一种并行地将一群组存储器单元编程到各自目标状态和检验所述群组存储器单元的方法，其中每个存储器单元可编程到对应于多个存储器状态之一的电流传导阈值电压，所述方法包括：
(a)用编程脉冲并行地编程所述群组的存储器单元；
(b)关闭所述群组中那些被禁止编程的存储器单元的传导电流；
(c)并行地读出所述群组的存储器单元，以检验所述群组中每个所述存储器单元是否已编程到其目标状态；以及
(d)重复(a)到(c)，直到所述群组中的所有存储器单元均已检验为止。
9.根据权利要求8所述的方法，其进一步包括提供一系列分界阈值电压以用于在存储器状态之间分界，且其中所述系列含有至少一个分界阈值电压。
10.根据权利要求8所述的方法，其进一步包括提供一系列分界阈值电压以用于在存储器状态之间分界，且其中所述系列含有至少两个分界阈值电压。
11.一种并行地将一群组存储器单元编程到各自目标状态和检验所述群组存储器单元的方法，其中每个存储器单元可编程到对应于多个存储器状态之一的电流传导阈值电压，所述方法包括：
(a)用编程脉冲并行地编程所述群组的存储器单元；
(b)关闭所述群组的存储器单元中具有除了当前正被编程检验的目标存储器状态之外的编程存储器状态的那些存储器单元的传导电流；
(c)并行地读出所述群组的存储器单元，以检验是否每个所述存储器单元均已编程为其目标状态；以及
(d)重复(a)到(c)，直到所述群组中的所有存储器单元均已检验为止。
12.根据权利要求11所述的方法，其进一步包括提供一系列分界阈值电压以用于在存储器状态之间分界，且其中所述系列含有至少一个分界阈值电压。
13.根据权利要求11所述的方法，其进一步包括提供一系列分界阈值电压以用于在存储器状态之间分界，且其中所述系列含有至少两个分界阈值电压。
CN2005800497992A 2005-03-16 2005-05-10 一种在非易失存储器中节省功率的读取和编程检验的方法 Active CN101180682B (zh)

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