KR100343918B1 - 불휘발성 반도체 기억 장치의 사용 방법 - Google Patents

불휘발성 반도체 기억 장치의 사용 방법 Download PDF

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Abstract

다치의 크기(다치수)가 셀의 실제 역량으로부터 정해지는 플랙시블하면서도 칩 사이즈를 최소로 할 수 있는 다치 플래쉬 메모리를 실현한다.
본 발명의 불휘발성 반도체 기억 장치는 불휘발성 메모리 셀 C, 불휘발성 메모리 셀 C의 콘트롤 게이트에 복수의 소정 전위 중 어느 하나를 외부에서 입력된 제어 데이타에 따라 인가하는 워드선 구동 회로(200, 201, 202, 203), 및 외부에서 입력된 라이트 데이타에 따라 드레인에 전위를 인가하고 또한 불휘발성 메모리 셀의 드레인·소스 사이에 흐르는 전류를 검지·증폭하는 라이트·센스 회로(SA)를 구비한다.

Description

불휘발성 반도체 기억 장치의 사용 방법{A METHOD OF USING NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치 및 그의 사용 방법에 관한 것으로, 특히 하나의 스택형 MOS 트랜지스터로 이루어진 메모리 셀에 다치의 데이타를 기억하는 다치 메모리 및 그의 사용 방법에 관한 것이다.
다치의 플래쉬 메모리는 ISSCC '95 Digest of Technical Papers, p. 133 등에 상세히 개시되어 있다. 이 아키텍쳐는 참조셀로서 플래쉬 셀을 사용하는 것에서 참조셀에 흐르는 전류를 제어하고, 셀의 임계값 분포에 맞춘 리드 전위에 대응할 수 있는 메리트가 있다.
그러나, 상술한 다치 메모리는 다음의 여러 단점이 있다.
1. 센스 앰프 부분의 면적이 증대한다. 4치 메모리에서는 2개의 센스 앰프가, 8치 메모리에서는 3개의 센스 앰프가 필요하게 된다.
2. 참조셀의 갯수가 미리 설계 단계에서 결정되어 있고, 예를 들면 셀의 균일성이 좋고, 조금 더 다치가 실현되는 경우에도 예를 들면, 4치로 해야 한다. 반대로 제조시의 프로세스 파라미터가 흩어져 있어 4치를 실현할 수 없는 경우, 2치로 하는 것은 가능하겠지만, 센스 앰프 등 4치를 위해 마련된 회로가 모두 쓸모없게 된다. 이것은 보통의 2치 메모리와 비교해서 비용 상승으로 이어진다.
3. 센스 앰프 부분이 커져, 칩 내의 셀 분포에 대하여 자세히 정하여 대응하는 것이 곤란하다.
본 발명은 상기 결점을 감안하여 이루어진 것으로, 다치의 수에 플렉시블하게 대응할 수 있고, 더우기 칩 사이즈를 최소로 할 수 있는 다치의 플래쉬 메모리의 아키텍쳐를 제공하는 것에 있다.
도 1은 본 발명의 실시예의 다치 메모리의 회로도.
도 2는 본 발명의 실시예의 라이트 동작시의 임계값의 변동을 도시한 도면.
도 3은 본 발명의 실시예의 다른 라이트 동작시의 임계값의 변동을 도시한 도면.
도 4는 본 발명의 실시예의 또 다른 라이트 동작시의 임계값의 변동을 도시한 도면.
도 5는 본 발명의 실시예의 불휘발성 반도체 기억 장치의 회로 구성도.
도 6은 본 발명의 실시예의 메모리 셀의 회로도.
도 7은 본 발명의 실시예의 주요부를 도시한 회로도.
도 8은 본 발명의 실시예의 주요부를 도시한 회로도.
도 9는 본 발명의 실시예의 주요부를 도시한 회로도.
도 10은 본 발명의 실시예의 주요부를 도시한 회로도.
도 11은 도 10의 동작시에 있어서 인가되는 전압을 나타낸 도표.
도 12는 본 발명의 실시예의 리드 동작을 도시한 흐름도.
도 13은 본 발명의 변형예를 도시한 도면.
도 14는 본 발명의 다른 변형예를 도시한 도면.
도 15는 본 발명의 또 다른 변형예를 도시한 도면.
도 16은 본 발명의 리드 동작에 있어서의 변형예를 도시한 도면.
도 17은 본 발명의 또 다른 변형예를 도시한 회로도.
도 18은 도 17의 회로를 사용한 경우의 리드 동작에 있어서의 변형예를 도시한 도면.
도 19는 인코더·디코더 회로의 동작을 나타낸 도표.
도 20은 인코더·디코더 회로의 회로 구성도.
<도면의 주요 부분에 대한 부호의 설명>
C : 불휘발성 메모리 셀
SA : 센스 앰프
200, 201, 202 : 베리파이 전위 발생 회로
203 : 라이트 전위 발생 회로
WL : 워드선
상기 과제를 해결하기 위해, 본 발명에서는 콘트롤 게이트, 플로팅 게이트,드레인 및 소스를 갖는 불휘발성 메모리 셀, 불휘발성 메모리 셀의 콘트롤 게이트에 복수의 소정 전위 중 어느 하나를 외부에서 입력된 제어 데이타에 따라 인가하는 워드선 구동 회로, 외부에서 입력된 라이트 데이타에 따라 드레인에 전위를 인가하고 또한 불휘발성 메모리 셀의 드레인·소스 사이에 흐르는 전류를 검지·증폭하는 라이트·센스 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다. 여기서, 라이트·센스 회로는 라이트 데이타 및 검지·증폭된 결과에 따라 리라이트 데이타를 발생시키고, 그것에 따라 드레인에 전위를 인가한다.
또한, 본 발명에 있어서는 동시에 콘트롤 게이트, 플로팅 게이트, 드레인 및 소스를 갖는 불휘발성 메모리 셀을 갖는 불휘발성 반도체 기억 장치의 사용 방법에 있어서, 다치 데이타중 제1 값을 라이트할 때에는 콘트롤 게이트·드레인 사이에 소정의 라이트 전압을 인가하는 것에 의해 상기 플로팅 게이트에 전하를 주입하여 상기 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 상기 콘트롤 게이트에 상기 제1 값에 대응하는 전압을 인가함과 동시에 상기 불휘발성 메모리 셀의 소스 드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해, 베리파이 리드를 실행하여 상기 제1 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 제1 값의 라이트가 완료할 때까지 반복하고, 다치 데이타중 제2 값을 라이트할 때에는 콘트롤 게이트·드레인 사이에 라이트 전압을 인가하는 것에 의해 플로팅 게이트에 전하를 주입하여 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 콘트롤 게이트에 제2 값에 대응하는 전압을 인가함과 동시에 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여제2 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 제2 값의 라이트가 완료할 때까지 반복하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법을 제공한다.
또한, 본 발명에 있어서는 콘트롤 게이트, 플로팅 게이트, 드레인 및 소스를 갖는 불휘발성 메모리 셀을 갖는 불휘발성 반도체 기억 장치의 사용 방법에 있어서, 다치 데이타중 제1 값을 라이트할 때에는 콘트롤 게이트·드레인 사이에 소정의 라이트 전압을 인가하는 것에 의해 플로팅 게이트에 전하를 주입하여 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 콘트롤 게이트에 제1 값에 대응하는 전압을 인가함과 동시에 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해, 베리파이 리드를 실행하여 제1 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 제1 값의 라이트가 완료할 때까지 반복하고, 다치 데이타중 제2 값을 라이트할 때에는 제1 스텝에 있어서 콘트롤 게이트·드레인 사이에 라이트 전압을 인가하는 것에 의해 플로팅 게이트에 전하를 주입하여 불휘발성 메모리 셀의 임계값을 제1 값을 라이트할 때 보다도 크게 변위시키고, 계속해서 콘트롤 게이트에 제2 값에 대응하는 전압을 인가함과 동시에 불휘발성 메모리 셀의 소스 드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 제2 값의 라이트가 완료되었는지의 여부를 판정하고 또한 제1 스텝에 이어지는 제2 스텝에 있어서 콘트롤 게이트·드레인 사이에 라이트 전압을 인가하는 것에 의해 플로팅 게이트에 전하를 주입하여 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 콘트롤 게이트에 제2 값에 대응하는 전압을 인가함과 동시에 불휘발성 메모리 셀의 소스 드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해, 베리파이 리드를 실행하여 제2 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 제2 값의 라이트가 완료할 때까지 반복하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법을 제공한다.
또한, 본 발명에 있어서는 콘트롤 게이트, 플로팅 게이트, 드레인 및 소스를 갖는 불휘발성 메모리 셀을 갖는 불휘발성 반도체 기억 장치의 사용 방법에 있어서, 다치 데이타중 제1 값을 라이트할 때에는 콘트롤 게이트·드레인 사이에 소정의 라이트 전압을 인가하는 것에 의해 플로팅 게이트에 전하를 주입하여 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 콘트롤 게이트에 제1 값에 대응하는 전압을 인가함과 동시에 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해, 베리파이 리드를 실행하여 제1 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 제1 값의 라이트가 완료할 때까지 반복하고, 다치 데이타중 제2 값을 라이트할 때에는 제1 값을 라이트하는 동작을 불휘발성 메모리 셀에 실시하고, 이것에 부가하여, 콘트롤 게이트·드레인 사이에 라이트 전압을 인가하는 것에 의해, 플로팅 게이트에 전하를 주입하여 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 콘트롤 게이트에 제2 값에 대응하는 전압을 인가함과 동시에 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 제2 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 제2 값의 라이트가 완료할 때까지 반복하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법을 제공한다.
또한, 본 발명에 있어서는 메모리 셀을 복수개 행렬 형상으로 배열하고 동일 행에 속하는 메모리 셀을 공통의 워드선으로 접속하고, 동일 열에 속하는 메모리 셀을 공통의 비트선으로 접속한 메모리 셀 어레이, 외부에서 입력되는 제1 데이타를 유지하는 제1 레지스터, 제1 레지스터의 유지 내용에 따라 다른 복수 종류의 전압을 발생시키는 워드선 전압 발생 회로, 외부에서 입력되는 제2 데이타를 유지하는 제2 레지스터, 제2 레지스터의 유지 내용에 따라 워드선을 선택하는 워드선 선택 회로, 워드선 선택 회로에 의해 선택된 워드선을 워드선 전압 발생 회로가 발생한 전압으로 구동하는 워드선 구동 회로, 비트선의 전위를 검지하고 증폭하여 그 비트선 전위에 대응하는 데이타를 유지하는 복수의 센스 앰프 회로, 및 센스 앰프 회로가 유지하는 데이타를 외부에서 입력되는 제3 데이타에 따라 선택적으로 출력하는 컬럼 선택 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다. 또한, 이 불휘발성 반도체 기억 장치는 컬럼 선택 회로에서 선택된 데이타를 유지하는 기억 장치와 제1 데이타, 제2 데이타 및 제3 데이타를 공급함과 동시에 기억 장치에 유지된 데이타를 비트 변환하는 제어 회로를 구비한다. 또한, 메모리 셀은 복수개의 스택 게이트형 MOS 트랜지스터를 복수개 직렬로 접속하여 구성되는 NAND형 메모리 셀이다. 또한, 복수의 센스 앰프 회로는 비트선의 전위를 검출한 결과와 라이트하고자 하는 데이타를 비교하여 추가 라이트 데이타를 발생시킨다. 또한, 복수의 센스 앰프 회로는 비트선의 전위를 검출한 결과와 라이트하고자 하는 데이타를 비교하여 추가 라이트 데이타를 발생시킴과 동시에 라이트가 완료되었는지의 여부를 검출하고, 복수의 센스 앰프 회로 모두가 라이트가 완료한 것을 검출한 경우에, 라이트 완료 신호를 발생시킨다. 또한, 이 불휘발성 반도체 기억 장치는 워드선 전압 발생 회로가 복수의 출력 전압을 발생시키는 전압 발생 회로, 전압 발생 회로의 복수의 출력 전압 중 어느 하나를 제1 레지스터의 유지 내용에 따라 선택하여 출력하는 전압 선택 회로, 및 전압 선택 회로의 출력이 입력되어 그 출력의 전압과 거의 같은 전압을 증폭 출력하는 소스 폴로워 회로를 구비한다.
또한, 본 발명에 있어서는 메모리 셀을 복수개 행렬 형상으로 배열하고 동일 행에 속하는 메모리 셀을 공통의 워드선으로 접속하고, 동일 열에 속하는 메모리 셀을 공통의 비트선으로 접속한 메모리 셀 어레이, 외부에서 입력되는 제1 데이타를 유지하는 제1 레지스터, 제1 레지스터의 유지 내용에 따라 다른 복수 종류의 전압을 발생시키는 워드선 전압 발생 회로, 외부에서 입력되는 제2 데이타를 유지하는 제2 레지스터, 제2 레지스터의 유지 내용에 따라 워드선을 선택하는 워드선 선택 회로, 워드선 선택 회로에 의해 선택된 워드선을 워드선 전압 발생 회로가 발생한 전압으로 구동하는 워드선 구동 회로, 비트선의 전위를 검출하고 증폭하여 그 비트선 전위에 대응하는 데이타를 유지하는 복수의 센스 앰프 회로, 센스 앰프 회로가 유지하는 데이타를 외부에서 입력되는 제3 데이타에 따라 선택적으로 출력하는 컬럼 선택 회로, 및 메모리 셀 어레이내의 복수의 메모리 셀로 구성되는 메모리 셀 그룹에 대응하여 마련되고 대응하는 메모리 셀 그룹의 하나의 메모리 셀이 기억하는 데이타의 갯수를 유지하는 복수의 플래그 셀을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다. 이 플래그 셀은 불휘발성 기억을 실행한다.
또한, 본 발명에 있어서는 메모리 셀을 복수개 행렬 형상으로 배열하고 동일 행에 속하는 메모리 셀을 공통의 워드선으로 접속하고, 동일 열에 속하는 메모리 셀을 공통의 비트선으로 접속한 메모리 셀 어레이, 메모리 셀 어레이내의 복수의 메모리 셀로 구성되는 메모리 셀 그룹에 대응하여 마련되고 대응하는 메모리 셀 그룹의 하나의 메모리 셀이 기억하는 데이타의 갯수를 유지하는 복수의 플래그 셀, 플래그 셀의 유지 내용에 따라 다른 복수 종류의 전압을 발생시키는 워드선 전압 발생 회로, 외부에서 입력되는 어드레스 신호를 유지하는 레지스터, 레지스터의 유지 내용에 따라 워드선을 선택하는 워드선 선택 회로, 워드선 선택 회로에 의해 선택된 워드선을 워드선 전압 발생 회로가 발생한 전압으로 구동하는 워드선 구동 회로, 비트선의 전위를 검출하여 증폭하고 이 비트선 전위에 대응하는 데이타를 유지하는 복수의 센스 앰프 회로, 및 센스 앰프 회로가 유지하는 데이타를 외부에서 입력되는 제3 데이타에 따라 선택적으로 출력하는 컬럼 선택 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.
마지막으로, 본 발명에 있어서는 메모리 셀을 복수개 행렬 형상으로 배열하고 동일 행에 속하는 메모리 셀을 공통의 워드선으로 접속하고, 동일 열에 속하는 메모리 셀을 공통의 비트선으로 접속한 메모리 셀 어레이와, 메모리 셀 어레이내의 복수의 메모리 셀로 구성되는 메모리 셀 그룹에 대응하여 마련되고 대응하는 메모리 셀 그룹의 하나의 메모리 셀이 기억하는 데이타의 갯수를 유지하는 복수의 플래그 셀을 구비하는 불휘발성 반도체 기억 장치의 사용 방법에 있어서, 리드를 실행하고자 하는 메모리 셀이 속하는 메모리 셀 그룹에 대응하는 플래그 셀의 플래그데이타를 리드하는 스텝, 플래그 셀의 플래그 데이타에 따라, 메모리 셀에 접속된 워드선을 소정 전위로 구동하고 비트선을 센스 증폭하며 리드된 데이타를 출력하는 사이클을 반복하는 스텝, 및 복수회의 사이클에서 리드된 데이타를 바이너리 데이타로 데이타 변환하는 스텝을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법을 제공한다.
<실시예>
본 발명의 개요를 도 1 내지 도 4를 참고로 하여 설명한다.
도 1에 있어서, SA0 내지 SAn은 비트마다 베리파이 기능을 갖는 센스 앰프이다.
메모리 셀 C0 내지 Cn은 소스, 드레인, 플로팅 게이트, 콘트롤 게이트를 갖는 2층 게이트형 MOS 트랜지스터로 구성되는 불휘발성 메모리 셀이다. NAND형 메모리 셀을 가정하고 있다. 동일행에 속하는 메모리 셀의 콘트롤 게이트는 공통으로 워드선 WL에 접속되어 있다. 이 불휘발성 메모리 셀은 플로팅 게이트에 전하를 주입하는 것에 의해 임계값 전압을 변화시키고, 그 임계값의 값에 의해 2치 이상의 다치 정보를 기억한다. 예를 들면, 워드선의 구동 전압을 5V로 한 경우, 임계값이 -1V 정도인 것을 "11"("3")에, 1. 5V 정도를 "10"("2")에, 3V 정도를 "01"("1")에, 4. 5V 정도를 "00"("0")에 대응시키면 4치 기억의 메모리 셀로 된다. 또한, 임계값이 -1V 정도인 것을 "111"("7")에, 0. 6V 정도를 "110"("6")에, 1. 2V 정도를 "101"("5")에, 1. 8V 정도를 "100"("4")에, 2. 4V 정도를 "011"("3")에, 3. 0V 정도를 "010"("2")에, 3. 6V 정도를 "001"("1")에, 4. 2V 정도를 "000"("0")에 대응시키면 8치 기억의 메모리 셀로 된다. 또한, 2의 n승의 다치수가 아니라도 좋고, 예를 들면, 임계값이 -1V 정도인 것을 "100"("4")에, 1V 정도를 "011"("3")에, 2V 정도를 "010"("2")에, 3V 정도를 "001"("1")에, 4V 정도를 "000"("0")에 대응시키면 5치 기억의 메모리 셀로 된다. 단, 후술하는 바와 같이, 2의 n승의 다치인 쪽이 리드된 후의 데이타 변환이 용이하다.
(200) 내지 (202)는 정전압 발생 회로이다. 각각 Vvfy1, Vvfy2, Vvfy3의 정전압을 출력한다. 상술한 바와 같이, 메모리 셀이 4치를 기억하고 있는 경우에는 Vvfy1, Vvfy2, Vvfy3의 순으로 1. 5V, 3. 0V, 4. 5V로 설정하면 좋다. 실제로는 후술하는 바와 같이, 더 다수의 정전압 회로 내지 참조 전압 발생 회로를 더 갖고 있고, 워드선을 몇개의 전위로 설정하면서 라이트, 리드를 실행하는 것에 의해 2치에서 예를 들면 8치 까지의 다치수의 가변의 기억이 가능하게 된다.
또한, (203)은 라이트 전압 발생 회로이고, 라이트시에 워드선에 인가하는 전압 Vpp(예를 들면, 20V 또는 라이트 회로에 따라, 16V, 16. 5V, 17V의 방식으로 스텝 업하는 전압)을 공급한다.
이어서, 도 1의 회로에 있어서의 라이트 동작을 도 2를 참조하여 설명한다. 4치 기억의 경우는 3스텝으로 라이트를 실행한다. 라이트전에는 소거 동작이 이루어지고, 예를 들면, 메모리 셀의 임계값은 -1V로 설정되어 있다. 이것은 "11"("3")기억에 대응한다. 도 2에는 프로그램 시간과 임계값의 경시 변화를 도면에 도시한 것이다. 라이트가 빠른 셀 fast cell 및 라이트가 늦은 셀 slow cell을 함께 나타내고 있다.
(스텝1):이하의 11 내지 51의 동작을 반복한다.
11. 라이트 데이타의 디코드값의 제1 데이타를 센스 앰프내의 라이트 데이타 래치에 세트한다. 디코드값의 제1 데이타라는 것은 "11"("3")이면, "1", "10"("2")이면, "0", "01"("1")이면, "1", "00"("0")이면, "1"이다. 또한, "1"은 라이트 금지 전압에 대응하고, "0"은 라이트 전압에 대응한다. 즉, "10"을 라이트하는 메모리 셀에 대응하는 비트선에만 라이트 전압을 인가하고, 그 이외의 메모리 셀에 대응하는 비트선에는 라이트 금지 전압을 인가한다.
21. 워드선 WL에 Vpp(20V)를 인가하고, 라이트 동작을 라이트시간 tP만큼 실행한다. 보다 상세하게는 워드선에는 20V를, "10"을 라이트하는 메모리 셀에 대응하는 비트선에는 라이트 전압인 0V를, 그이외의 메모리 셀에 대응하는 비트선에는 라이트 금지 전압인 10V를 인가한다. 이 결과, "10"을 라이트하는 메모리 셀의 임계값만이 약간 상승하고 다른 메모리 셀의 임계값은 변화하지 않는다.
31. 워드선 WL을 Vvfy1(1. 5V)까지 구동하고, 베리파이 동작을 실행한다. 즉, 비트선을 모두 5V로 프리차지하고, 얼마의 시간이 경과한 후, 비트선의 전위를 센스 앰프가 검지한다. 그리고, 라이트가 완료하고 있으면 센스 앰프내의 라이트 데이타 래치를 "0"에서 "1"로 반전시킨다.
41. 모든 라이트 데이타 래치의 데이타가 "1"로 되어 있는 가, 아닌 가를 검지한다. 되어 있으면, 종료.
51. 모든 라이트 데이타 래치의 데이타가 "1"로 되어 있지 않으면, 다음 회의 11이후의 스텝에 대비하여, Vpp를 ΔVpp(예를 들면, 0. 5V)만큼 상승시키고 또는 라이트 시간 tP를 ΔtP만큼 증가시킨다. 또한, 이 스텝은 생략해도 좋다.
(스텝2) : 이하의 12 내지 52의 동작을 반복한다.
12. 라이트 데이타의 디코드값의 제2 데이타를 센스 앰프내의 라이트 데이타 래치에 세트한다. 디코드값의 제2 데이타라는 것은 "11"이면, "1", "10"이면, "1", "01"이면, "0", "00"이면 "1"이다. 즉, "01"을 라이트하는 메모리 셀에 대응하는 비트선에만 라이트 전압을 인가하고, 그 이외의 메모리 셀에 대응하는 비트선에는 라이트 금지 전압을 인가한다.
22. 워드선 WL에 Vpp(20V)를 인가하고, 라이트 동작을 라이트시간 tP만큼 실행한다. 이 결과, "01"을 라이트하는 메모리 셀의 임계값만이 약간 상승하고, 다른 메모리 셀의 임계값은 변화하지 않는다.
32. 워드선 WL을 Vvfy2(3.0V)까지 구동하고, 베리파이 동작을 실행한다. 즉, 비트선을 모두 5V로 프리차지하고, 얼마의 시간이 경과한 후, 비트선의 전위를 센스 앰프가 검지한다. 그리고, 라이트가 완료하고 있으면 센스 앰프내의 라이트 데이타 래치를 "0"에서 "1"로 반전시킨다.
42. 모든 라이트 데이타 래치의 데이타가 "1"로 되어 있는 가, 아닌 가를 검지한다. 되어 있으면, 종료.
52. 모든 라이트 데이타 래치의 데이타가 "1"로 되어 있지 않으면, 다음 회의 11이후의 스텝에 대비하여, Vpp를 ΔVpp(예를 들면, 0. 5V)만큼 상승시키고 또는 라이트 시간 tP를 ΔtP만큼 증가시킨다. 또한, 이 스텝은 생략해도 좋다.
(스텝3) : 이하의 13 내지 53의 동작을 반복한다.
13. 라이트 데이타의 디코드값의 제3 데이타를 센스 앰프내의 라이트 데이타 래치에 세트한다. 디코드값의 제3 데이타라는 것은 "11"이면, "1", "10"이면, "1", "01"이면, "1", "00"이면 "0"이다. 즉, "00"을 라이트하는 메모리 셀에 대응하는 비트선에만 라이트 전압을 인가하고, 그이외의 메모리 셀에 대응하는 비트선에는 라이트 금지 전압을 인가한다.
23. 워드선 WL에 Vpp(20V)를 인가하고, 라이트 동작을 라이트시간 tP만큼 실행한다. 이 결과, "00"을 라이트하는 메모리 셀의 임계값만이 약간 상승하고, 다을 메모리 셀의 임계값은 변화하지 않는다.
33. 워드선 WL을 Vvfy3(4. 5V)까지 구동하고, 베리파이 동작을 실행한다. 즉, 비트선을 모두 5V로 프리차지하고, 얼마의 시간이 경과한 후, 비트선의 전위를 센스 앰프가 검지한다. 그리고, 라이트가 완료하고 있으면 센스 앰프내의 라이트 데이타 래치를 "0"에서 "1"로 반전시킨다.
43. 모든 라이트 데이타 래치의 데이타가 "1"로 되어 있는 가, 아닌 가를 검지한다. 되어 있으면, 종료.
53. 모든 라이트 데이타 래치의 데이타가 "1"로 되어 있지 않으면, 다음 회의 스텝에 대비하여, Vpp를 ΔVpp(예를 들면, 0. 5V)만큼 상승시키거나 또는 라이트 시간 tP를 ΔtP만큼 증가시킨다. 또한, 이 스텝은 생략해도 좋다.
이상의 3스텝에 의해, 다치의 라이트가 이루어지는 것이 이해된다. 이상을 종합하면, 디코드값의 데이타라는 것은 제1, 제2, 제3 순으로, "3"이면, "111", "2"이면, "011", "1"이면, "101", "0"이면, "110"이다. 이것이 3치 기억이면, "2"를 "11", "1"을 "01", "0"을 "10"으로 디코드하는 것으로 된다. 또한, 5치 기억이면, "4"를 "1111", "3"을 "0111", "2"를 "1011", "1"을 "1101", "0"을 "1110"으로 디코드한다. n치로 일반화하면, "n"을 "1111...11"으로, "n-1"을 "0111...11"으로, "n-2"를 "1011...11"으로, "1"을 "1111...01"으로, "0"을 "1111...10"으로 디코드한다. 또한, 임계값은 "n"인 경우가 가장 낮고, "0"의 경우가 가장 높다.
이와 같이, 라이트 데이타를 상술한 바와 같이 디코드하고, 이 디코드한 데이타를 순차 라이트 데이타로서 사용하고, 작게 나누어 메모리 셀의 임계값을 상승시킴과 동시에 라이트 데이타에 대응하는 전위를 워드선에 부여하여 라이트 베리파이를 실행하는 것에 의해, 하나의 메모리 셀을 임의의 다치수로 기억하는 것이 가능하게 된다. 그리고, 리드시에는 베리파이 전위보다도 약간 낮은 전위를 사용하고, 이것을 워드선에 공급하면서 리드 동작을 실행하면, "3"이면 "000", "2"이면 "100", "1"이면 "110", "0"이면 "111"로 하여 순서대로 리드된다. 이것을 인코드하여 다치 데이타를 생성하면 좋다. 일반화하면, "n"을 "0000...00"으로서, "n-1"은 "1000...00"로서, "n-2"는 "1100...00"으로서, "1"은 "1111...10"으로서, "0"는 "1111...11"로서 리드되므로 이것을 인코드하여 다치 데이타를 생성한다.
이상 설명한 바와 같은 라이트 방식, 리드 방식을 채용하면,
1. 센스 앰프 부분의 면적이 작게 되고, 다치수에 관계없이 1개의 센스 앰프를 구비하는 것만으로 좋고,
2. 참조셀을 대신하여 복수의 정전압 회로(200) 내지 (203)을 사용하므로, 다치수를 가변할 수 있는 등의 작용 효과가 얻어진다. 이 결과, 다치의 수에 플렉시블하게 대응할 수 있고, 또한 칩 사이즈를 최소로 할 수 있는 다치의 플래쉬 메모리의 아키텍쳐를 제공할 수 있다.
이어서, 도 3을 사용하여, 다른 라이트 방식을 나타낸다. 즉, 라이트 데이타의 디코드 방식은 상술한 것과 같지만, 스텝2, 3의 제1회 째의 사이클에 있어서의 라이트를 강하게(즉, Vpp의 초기값을 높게 또는 라이트 시간의 초기값을 길게) 실행한다. 이 결과, 전체적인 라이트 시간을 단축하는 것이 가능하게 된다.
이어서, 도 4를 사용하여, 또 다른 라이트 방식을 나타낸다. 이것은 라이트 데이타의 디코드 방식을 바꾼 것이다. 즉, 4치의 경우, "3"이면 "111", "2"이면 "011", "1"이면 "001", "0"이면 "000"로 디코드하여, 라이트를 실행한다. 이것을 일반화하면, "n"은 "1111...11"로, "n-1"은 "0111...11"로, "n-2"는 "0011...11"로, "1"은 "0000...01"로, "0"는 "0000...00"으로 디코드한다. 이 결과, 도시한 바와 같이, 라이트 시간이 단축된다.
이어서, 도 5를 사용하여, 본 발명의 실시예의 회로 구성의 상세를 설명한다. 본 발명의 메모리 시스템은 다치 메모리(100), CPU(300), RAM(301), 플래그 데이타 메모리(302)로 구성된다. 이들 소자는 버스(120), 제어 신호선(121) 등으로 접속되어 있다.
다치 메모리(100)는 워드선 구동 전압 데이타 래치 회로(101), 로우 어드레스 래치 회로(102), 컬럼 어드레스 래치 회로(103), 워드선 구동 전압 발생 회로(104), 로우 디코드 회로(105), 워드선 구동 회로(106), 컬럼 디코드 회로(107), 메모리 셀 어레이(108), 프리차지 회로(109), 센스 앰프 어레이(110), 컬럼 게이트(111) 등으로 구성된다.
버스는 예를 들면, 8비트의 비트폭을 갖는 버스이다. 또한, 워드선 구동 전압 데이타 래치 회로(101), 로우 어드레스 래치 회로(102), 컬럼 어드레스 래치 회로(103)는 각각 8비트의 래치이다.
메모리 셀 어레이(108)는 64M개의 소자 용량을 갖는다. 2층 게이트형 MOS 트랜지스터를 32K행 2K열의 행렬 형상으로 배치하여 구성된다. 그리고, 그 메모리 셀은 NAND 구성을 취하고 있다. 이것을 도 6에 도시한다. NAND형 메모리 셀은 게이트가 드레인측 셀렉트 게이트선 SG1에 의해 구동되는 MOS 트랜지스터 Q41, 콘트롤 게이트가 워드선 WL에 의해 구동되는 2층 게이트형 MOS 트랜지스터 Q42내지 Q45, 게이트가 소스측 셀렉트 게이트선 SG2에 의해 구동되는 MOS 트랜지스터 Q46을 직렬로 접속하는 것에 의해 구성된다. MOS 트랜지스터 Q46의 소스측 단자는 공통 소스선 CSL에 접속된다. 하나의 메모리 셀 어레이(108) 내에는 이 NAND 묶음이 행방향으로 2K개, 열방향으로 2K개 배치되어 있다. 또한, 동일행에 속하는 메모리 셀(1워드선에 접속되는 메모리 셀)이 1페이지(2K비트)를 구성하고, 행방향으로 나란한 NAND 묶음이 1블럭(32K비트)을 구성한다. 하나의 64M비트의 메모리 셀 어레이는 2K개의 블럭을 갖는 것으로 된다.
메모리 셀 어레이(108), 프리차지 회로(109), 센스 앰프 어레이(110), 컬럼 게이트 회로(111) 등의 구성을 도 7에 도시한다. 상술한 바와 같이, 비트선은 2K줄 존재하지만, 그중 3줄만을 인출하여 도시하고 있다. 프리차지 회로(109)는 신호 Φ1에 의해 제어되는 P형 MOS 트랜지스터 Q3으로 구성되어 있다. NAND 묶음(2-1) 내지 (2-3)은 도 6에 도시한 구조이다. 센스 앰프 어레이(110)는 복수의 센스 앰프 회로 S/A로 구성되고, 이 센스 앰프 회로는 플립플롭 회로(1-1) 내지 (1-3), N형 MOS 트랜지스터 Q2, Q4, Q7, Q8로 구성되고, 또한 Q201내지 Q203, Q21, 인버터 회로(20)로 구성되는 일괄 베리파이 검지 회로를 구비한다. 또한, 컬럼 게이트 회로(111)는 버스(120)에 접속된 IO선쌍에 컬럼 선택선 CS의 제어에 따라 선택적으로 플립플롭 회로를 접속한다.
플립플롭 회로(1-1) 내지 (1-3)은 라이트 데이타 래치 및 리드 데이타 래치로서 기능한다. 즉, 데이타 라이트시에는 라이트 데이타 래치로서 기능한다.
라이트 동작의 스텝은 이하와 같다. 메모리 셀의 임계값 상승(프로그램)을 실행할 때, 즉 "0" 라이트에 있어서는 IO에 "L", IOB에 "H"를 공급하여, 컬럼 게이트 트랜지스터를 거쳐 플립플롭 회로 (1-1)의 노드 N1은 "L"로, BN1은 "H"로 세트된다. 이어서, 플립플롭의 전원 레벨을 승압하고, 신호 Φ2에 승압된 "H" 레벨을 부여하고 MOS 트랜지스터 Q4를 도통시켜 비트선을 0V로 한다. 이어서, 워드선을 20V까지 승압하면, 선택된 메모리 셀의 콘트롤 게이트와 채널 사이의 전위차가 20V로 되고, 전자가 플로팅 게이트에 주입되고, 그 결과 임계값이 상승한다. 이어서, 이하의 베리파이 동작을 실행한다. 신호 Φ1을 "L" 레벨로 하여 MOS 트랜지스터 Q3을 도통시키고, 비트선 BL을 5V로 프리차지한다. 계속해서 라이트를 실행한 메모리 셀의 워드선 WL을 베리파이 레벨(상술한 바와 같이, 라이트 다치 데이타에 따라 0V 내지 5V 사이로 결정됨)의 전위를 공급한다. 소정 시간 경과후, 비트선상의 전하는 메모리 셀의 임계값에 따라 접지 단자(공통 소스선 CSL)로 방전한다. 이 때의 비트선 BL의 전위를 검지하기 위한 신호 Φ3을 "H"로 하고, MOS 트랜지스터 Q8을 도통시킨다. 이 결과, 비트선 전위에 따라 MOS 트랜지스터 Q7이 도통 제어되고, 비트선이 "H" 레벨인 채로 머물러 있으면 플립플롭은 반전하고, 비트선 전위가 방전되어 있으면 플립플롭은 반전하지 않는다. 이것은 라이트가 종료한 때에 플립플롭이 반전하는 것에 대응한다. 이상의 라이트 동작을 조금씩 반복하고, 메모리 셀의 임계값을 순차 상승시키는 것은 상술한 바와 같다.
메모리 셀의 임계값을 일정하게 유지하는 경우, 즉 "1" 라이트에 있어서 IO에는 "H", IOB에는 "L"을 공급하고, 컬럼 게이트 트랜지스터를 거쳐, 플립플롭 회로(1-1)의 노드 N1은 "H"로, BN1은 "L"로 세트된다. 이어서, 플립플롭의 전원 레벨을 승압하고, 신호 Φ2에 승압된 "H" 레벨(10V)을 부여하고 MOS 트랜지스터 Q4를 도통시켜 비트선을 10V로 한다. 이어서, 워드선을 20V 까지 승압하면, 선택된 메모리 셀의 콘트롤 게이트와 채널 사이의 전위차가 10V로 되고, 전자의 플로팅 게이트로의 주입은 차단되며, 그 결과 임계값이 일정값을 유지한다. 이어서, 이하의 베리파이 동작에서는 비트선의 전위에 관계없이 플립플롭은 직전의 상태를 유지한다. 또한, 이들 동작은 "1" 라이트뿐만 아니라, "0" 라이트가 완료한 후의 스텝에 대해서도 마찬가지이다.
라이트가 종료한 것의 검지는 일괄 베리파이 검지 회로에 의해 검출한다. 즉, Φ5에 "L"레벨을 부여하고, MOS 트랜지스터 Q21을 도통시키는 것에 의해, 공통 베리파이선(26)을 "H"로 프리차지한다. 여기서, 만일 라이트가 완료하지 않은 셀이 존재하면, 노드 BN은 "H"레벨이다. 라이트를 하지 않은 셀 및 라이트가 완료한 셀에 대응하는 노드 BN은 "L"레벨로 되기때문이다. 따라서, 하나라도 라이트가 완료하지 않은 셀이 존재하면, MOS 트랜지스터 Q201내지 Q203중 하나가 도통하고, 공통 베리파이선(26)은 "L"로 된다. 또한, 모든 셀의 라이트가 완료하고 있으면, 공통 베리파이선(26)은 "H"로 된다. 이와 같이, 인버터 회로(20)의 출력 VFY가 "H"인 동안은 라이트가 완료하고 있지 않고, 라이트가 완료하면 VFY는 "L"로 변화한다.
또한, 리드는 이하의 스텝을 따른다. 신호 Φ6에 "H" 펄스를 부여하고, N1을 "L"로, BN1을 "H"로 리세트한 후, 신호 Φ1을 "L" 레벨로 하고, MOS 트랜지스터 Q3을 도통시키고, 비트선 BL을 5V로 프리차지한다. 계속해서 선택된 메모리 셀의 워드선 WL을 리드 레벨(상술한 바와 같이 라이트 다치 데이타에 따라 0V 내지 5V 사이로 결정됨)의 전위를 공급한다. 소정 시간 경과후, 비트선상의 전하는 메모리 셀의 임계값에 따라 접지 단자(공통 소스선 CSL)로 방전한다. 이때의 비트선 BL의 전위를 검지하기 위한 신호 Φ3을 "H"로 하고, MOS 트랜지스터 Q8을 도통시킨다.이 결과, 비트선 전위에 따라 MOS 트랜지스터 Q7이 도통 제어되고, 비트선이 "H" 레벨인 채로 머무르면 플립플롭은 반전하고, 비트선 전위가 방전되어 있으면 플립플롭은 반전하지 않는다. 이와 같이, 메모리 셀의 임계값이 워드선의 전위보다도 낮은 경우에는 비트선 레벨은 "L"로 되고, MOS 트랜지스터 Q7은 도통하지 않고 노드 N1은 "L"을 그대로 유지한다. 이것을 "0" 리드라고 한다. 메모리 셀의 임계값이 워드선의 전위보다도 높은 경우에 비트선 레벨은 "H"로 되고, MOS 트랜지스터 Q7은 도통하고 노드 N1은 "H" 레벨로 된다. 이것을 "1" 리드라고 한다.
워드선 구동 전압 발생 회로(104)는 도 8에 도시한 구성이다. 워드선 구동 전압 발생 회로(104)는 디코드 회로(151), 참조 전압 발생 회로(150), 전송 게이트 회로(152), 전류 미러형 비교 회로(153), 구동용 인버터 회로(154) 등으로 구성되어 있다.
디코드 회로(151)는 워드선 구동 전압 데이타 래치 회로(101)에 래치된 데이타 d1내지 d8을 디코드하고 256개의 출력(이것보다 작아도 좋음)을 발생한다.
참조 전압 발생 회로(150)는 저항 소자 R을 복수단 직렬 접속하여 구성되고, 저항 분할에 의해 소정의 전위를 출력한다.
이와 같이 분할된 참조 전위 출력은 256개의 전송 게이트(이것보다 작아도 좋음)를 거쳐 전류 미러형 비교 회로(153), 구동용 인버터 회로(154)로 구성되는 소스 폴로우 회로에 공급된다. 이상과 같이 하여 워드선 구동 전압 VWL을 발생시킨다.
이어서, 로우 디코드 회로(105)의 상세를 설명한다. 로우 디코드 회로는 부분 디코드 방식을 채용하고, 블럭내 디코드 회로RD1과 블럭 디코드 회로RD2로 구성된다. 도 9에 블럭내 디코드 회로 RD1의 회로 구성의 상세를 도시한다. 이것은 로우 어드레스 R.Add를 디코드하는 디코드부와 워드선 구동 전압 VWL을 전원으로 하는 CG 구동 회로(702)로 구성된다. 블럭내 디코드 회로 RD1은 NAND 묶음중, 어느 워드선이 선택되어야 하는 가를 결정한다.
도 10에 블럭 디코드 회로 RD2와 워드선 구동 회로(106)의 상세를 도시한다.
블럭 디코드 회로 RD2는 로우 어드레스 R.Add(블럭내 디코드 회로 RD1에 입력되는 로우 어드레스와는 다른 어드레스, 예를 들면 상위 어드레스임)를 디코드하고, 블럭을 선택한다.
워드선 구동 회로(106)는 전송 게이트(401), (402), (410), MOS 트랜지스터 Q134, Q135, Q136, Q121, Q122,Q131, Q132, Q133, 레벨 시프터(709), 워드선 접지 회로(411) 등으로 구성된다.
블럭 디코드 회로 RD2선택된 블럭에 대응하는 워드선 구동 회로(106)는 CG1내지 CG16신호에 따라 워드선 WL1내지 WL16을 구동한다. 신호 A 내지 E, 전원 VA, VB, VC에 인가하는 전위를 도 11에 도시한다. 여기서, VPP는 20V, Vm은 10V, GND는 0V를 나타내고 있다.
도 5에 있어서, RAM(301)은 리드한 데이타, 라이트해야할 데이타 등을 일시적으로 저장하기 위한 것이고, 플래그 데이타 메모리(302)는 메모리 셀 어레이(108)내의 각 블럭에 대응하여 다치수를 기억하는 불휘발성의 메모리이다. 메모리 셀 어레이의 용량이 작으면 하나의 메모리 셀 어레이의 특성은 균일하고, 어떤 셀을 취급하여 봐도 최대 다치수는 일정하다고 고려되지만, 예를 들면 64M개의 메모리 셀에서는 그 메모리 셀상의 위치에 의해 최대 다치수는 어긋날 가능성이 있음과 동시에 근방의 메모리 셀에서는 다치수가 거의 같은 것으로 고려된다. 플래그 데이타 메모리(302)는 메모리 셀 어레이(108)내의 각 블럭에 대응하여 다치수를 기억하므로, 블럭마다 다치수를 개별로 설정할 수 있다. 예를 들면, 블럭1 내지 20은 3치 메모리로서, 블럭20 내지 40은 4치 메모리로서, 블럭 40 내지 2000은 5치 메모리로서, 블럭 2000 내지 2020은 4치 메모리로서, 블럭 2020 내지 2048은 3치 메모리로서 사용하는 것이 가능하다. CPU(300)는 리드·라이트 제어, 데이타 전송 제어, 라이트 데이타의 디코드, 리드 데이타의 인코드(데이타 변환) 등의 동작을 실행한다.
또한, 1칩 내의 메모리 셀은 모두 같은 다치수로 사용하는 경우에 플래그 데이타 메모리는 필요하지 않다. 4치 메모리로서 사용하고 있으면, 리드, 라이트 모두 항상 3스텝으로 실행하도록 CPU가 제어하면 좋다.
이어서, 도 12를 참조하여 도 5의 메모리 시스템의 동작 방법을 설명한다. 도 12는 리드의 흐름도를 나타내고 있다.
처음에 플래그 데이타의 리드를 실행한다(S001). 예를 들면, 블럭1내의 메모리 셀의 데이타를 리드할 때에는 이 블럭에 대응하는 플래그 데이타 메모리(302)내의 플래그 데이타를 리드한다. 플래그 데이타는 대응하는 블럭의 다치수 n에 상당한다. 예를 들어 블럭1내의 메모리 셀이 3치 메모리이면, n은 3이다. 이어서, CPU(300)는 워드선 구동 전압 데이타 래치 회로(101)에 다치수 n에 상당하는 제1회째의 베리파이 전압에 상당하는 데이타를 래치한다(S002). 그러면, 워드선 구동 전압 발생 회로(104)는 이 데이타에 대응하는 예를 들면 1. 8V를 출력한다. 이어서 로우 어드레스를 입력한다(S003). 이것은 8비트에서는 충분하지 않으므로, 2사이클로 나누어 어드레스 데이타를 전송하는 것이 필요하다. 이어서, 워드선의 1. 8V로의 구동, 센스 동작(S004)을 실행한다. 이 결과, 기억 데이타가 "2"이면 센스 앰프내의 플립플립에 "0"이, "1"이면 "1"이, "0"이면 "1"이 래치된다. 이것을 컬럼 어드레스를 변화시키는 것에 의해 순차적으로 리드하고, RAM(301)에 저장한다(S005). 이것에 이어서, 이상의 스텝(S002) 내지 (S005)를 또 한번 반복한다.
2회째의 사이클에서는 워드선 전압이 예를 들면 3. 6V인 것을 제외하면 상술한 사이클과 같다. 이 결과, 기억 데이타가 "2"이면 센스 앰프내의 플립플롭에 "0"이, "1"이면 "0"이, "0"이면 "1"이 래치되고, 이 데이타가 RAM(301)에 저장된다.
이어서, RAM(301)에 저장된 데이타를 인코드하여 비트열을 생성한다. 3진수(3비트 정보)를 2진수로 변환하는 알고리즘을 사용한다. 이 예에서는 CPU와 이것을 제어하는 소프트웨어에 의해 인코드, 디코드 동작을 실행하는 것을 나타내지만, 이들 동작은 하드웨어에 의해 실행하여도 좋다. 이것을 도 19, 도 20에 도시한다.
도 19는 데이타 비트열 D0D1과 이것을 디코드하여 RAM(301)에 저장하고 라이트시에 메모리 셀 어레이에 전송하는 데이타열 d0d1d2의 대응 관계를 도시한 도표이다. 그리고, 도 20은 이 인코드 동작 및 디코드 동작을 실현하기 위한 회로도이다. (a)는 디코드 동작을 실현하는 회로이고, 앤드 회로 AND11, 오어 회로 OR11등으로 구성되어 있다. (b)는 인코드 동작을 실현하는 회로이고, 앤드 회로 AND12, AND13, 오어 회로 OR12, 인버터 회로 INV11,INV12등으로 구성되어 있다.
도 13에 상술한 시스템을 대용량화한 때의 시스템 구성을 도시한다. 도 5중, 다치 메모리(100)와 CPU(300), RAM(301), 플래그 데이타 메모리(302)는 동일 칩에 등재하고, 이것을 복수 사용한 예가 도 13(a)이다. 콘트롤부[CPU(300), RAM(301), 플래그 데이타 메모리(302)]를 특히 다른 칩에 모아서 등재한 예가 도 13(b)이다. 또한 도 20의 인코더, 디코더 회로를 사용하는 경우에는 콘트롤 회로로서 공통으로 가져야 한다.
또한, 이 구성에 한정되지 않고, 다치 메모리 칩만을 보드 또는 카드상에 다수 등재하고, 콘트롤러는 다른 보드에 모으는 것도 고려할 수 있다. 이와 같이 구성하면, 콘트롤러는 공통으로 하여, 필요에 따라 기억 용량을 증대하는 것이 가능하게 된다. 물론 콘트롤러를 복수 칩으로 구성하여도 좋다.
도 14는 블럭을 워드선마다 구성한 예이다. 도 5에 도시한 예보다도 보다 세세한 블럭으로 되고, 1칩에 기억할 수 있는 데이타의 총량이 증대하는 것은 물론이다. 도 15는 각 칩마다 플래그 데이타 메모리(302)를 갖는 예이다. 이와 같이 구성하면, 시스템의 확장이 용이하게 된다. 또한, 하나의 칩 내에서 블럭 분할을 시키지 않고, 항상 같은 다치의 메모리 셀로서 사용하는 것이면, 1칩에 하나의 불휘발성 레지스터를 마련하고, 이 불휘발성 레지스터에 1칩의 메모리 셀에 공통의 다치수를 기억시켜 두면 좋다.
이상과 같은 메모리 시스템 구성을 취하는 것이면, 그 판매 방법은 특수한 것으로 될것이다. 즉, 메이커측이 각 칩의 다치수를 테스트하고, 테스트 결과에 따라 충분히 확보할 수 있는 범위내의 다치수를 미리 불휘발성의 다치수 레지스터에 기억시켜 두는 것을 먼저 고려할 수 있다. 1칩 내에서 블럭 분할하고, 블럭마다 다치수를 달리하는 메모리이면, 메이커측의 테스트 결과에 따라 모든 블럭당 다치수를 미리 기억시켜 두는 것이 고려된다. 또한, 이상의 테스트를 모두 사용자의 부담으로 하는 것도 고려된다. 이 경우, 사용자의 책임으로 다치수를 결정한다. 이와 같은 판매 방법을 취하면, 다른 종류의 메모리와는 비교도 되지 않는 아주 저가의 다치 메모리를 제공할 수 있도록 될 것이다.
이상과 같이, CPU(300)(디코더, 인코더)를 오프칩 구성으로 한 경우에는 4치이면 3회의 리드 사이클을, 8치이면 7회의 리드 사이클을 반복할 필요가 있어, 성능의 열화는 피하지 못한다. 이것을 개선한 예가 도 16의 리드 방법이다. 먼저, 비트선을 프리차지하여 워드선을 가장 높은 Vvfy의 값으로 세트한다. 그리고,"11"의 셀이 비트선을 디스차지한 시각 t1에서 센스 앰프의 Φ3 펄스를 세워서, 이때의 비트선의 정보를 래치한다. 이때, "11"이외의 센스 앰프는 리셋트 상태에서 반전하므로, 어느 비트선이 "11"에 대응하는지가 판정된다. 이 자양법(滋養法)을 전 센스 앰프에 대하여 "10"의 셀이 비트선을 디스차지하여 버리기 전에 리드하여 버리고, 콘트롤러내의 RAM(302)내에 저장하여 버린다. 이것을 도면용의 "10"과 "01"에 대하여 실행하면 한번의 프리차지로 모든 정보를 리드하는 것이 가능하게 된다.
이 타이밍에서 엄격한 것은 인접하는 셀 데이타의 디스차지 시간 내에서 정보를 전부 리드하는 것이고, 정보량이 증가하면, 시리얼 액세스에 큰 고속화가 요구되게 된다. 이것에 대한 대책을 도시한 것이 도 17이다. 센스 앰프를 각 비트선당 2개 마련하고, 2방향으로 액세스한다. 즉, 센스 앰프 S/A1로 리드되는 것은 "11"과 "01"에 상당하는 데이타뿐이고, 그 동안의 "10"은 센스 앰프 S/A2로 래치한다. 데이타 버스선은 이 경우 2쌍 필요하지만, 컬럼 게이트를 적절히 전환하는 것에 의해 교대로 데이타 버스에 나타나도록 하면, 데이타 버스선은 1쌍으로 좋다.
이 경우, 프로그램시의 데이타 로드에 동일 수법을 사용하면, MOS 트랜지스터 Q4, Q4`의 2개의 MOS 트랜지스터가 필요하게 된다. 그러나, 데이타 로드가 사양적으로 늦어져도 좋은 경우에는 비트선마다 베리파이의 라이트는 센스 앰프 S/A1만으로 실행하면 좋으므로, MOS 트랜지스터 Q4`는 필요없게 된다.
이상, 본 발명에 의해 다치의 크기(다치수)를 셀의 실제 역량으로부터 정할수 있는 플렉시블하면서도 칩 사이즈를 최소로 할 수 있는 다치 플래쉬 메모리를 실현할 수 있다. 또한, 본 발명은 상기 실시예에 한정되는 것은 아니고, 발명의 취지를 일탈하지 않는 한, 다양한 변경이 가능한 것은 물론이다. 또한, 메모리 셀은 NAND 구성의 것만 도시하였지만, NOR형에도 적용할 수 있는 것은 물론이다.
다.
본 발명에 의해, 다치의 크기(다치수)를 셀의 실력으로부터 정할 수 있는 플렉시블하면서도 칩 사이즈를 최소로 할 수 있는 다치 플래쉬 메모리를 실현할 수 있다.

Claims (3)

  1. 콘트롤 게이트, 플로팅 게이트, 드레인 및 소스를 갖는 불휘발성 메모리 셀을 갖는 불휘발성 반도체 기억 장치의 사용 방법에 있어서,
    다치 데이타중 제1 값을 라이트할 때에는 상기 콘트롤 게이트·드레인 사이에 소정의 라이트 전압을 인가하는 것에 의해 상기 플로팅 게이트에 전하를 주입하여 상기 불휘발성 메모리 셀의 임계값을 변위(變位)시키고, 계속해서 상기 콘트롤 게이트에 제1 정전압 발생 회로로부터 출력된 상기 제1 값에 대응하는 전압을 인가함과 함께 상기 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 상기 제1 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 상기 제1 값의 라이트가 완료할 때까지 반복하고,
    상기 다치 데이타중 제2 값을 라이트할 때에는 제1 스텝에 있어서 상기 콘트롤 게이트·드레인 사이에 상기 라이트 전압을 인가하는 것에 의해 상기 플로팅 게이트에 전하를 주입하여 상기 불휘발성 메모리 셀의 임계값을 상기 제1 값을 라이트할 때 보다도 크게 변위시키고, 계속해서 상기 콘트롤 게이트에 제2 정전압 발생 회로로부터 출력된 상기 제2 값에 대응하는 전압을 인가함과 함께 상기 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 상기 제2 값의 라이트가 완료되었는지의 여부를 판정하고, 또한 상기 제1 스텝에 이어지는 제2 스텝에 있어서 상기 콘트롤 게이트·드레인 사이에 상기 라이트 전압을 인가하는 것에 의해 상기 플로팅 게이트에 전하를 주입하여 상기 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 상기 콘트롤 게이트에 상기 제2 값에 대응하는 전압을 인가함과 함께 상기 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 상기 제2 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 상기 제2 값의 라이트가 완료할 때까지 반복하며, 상기 제2 값의 베리파이 리드를 행할 때에, 상기 제1 정전압 발생 회로의 출력으로부터 상기 제2 정전압 발생 회로의 출력으로 전환함으로써 상기 대응하는 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법.
  2. 콘트롤 게이트, 플로팅 게이트, 드레인 및 소스를 갖는 불휘발성 메모리 셀을 갖는 불휘발성 반도체 기억 장치의 사용 방법에 있어서,
    다치 데이타중 제1 값을 라이트할 때에는 상기 콘트롤 게이트·드레인 사이에 소정의 라이트 전압을 인가하는 것에 의해 상기 플로팅 게이트에 전하를 주입하여 상기 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 상기 콘트롤 게이트에 제1 정전압 발생 회로로부터 출력된 상기 제1 값에 대응하는 전압을 인가함과 함께 상기 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 상기 제1 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 상기 제1 값의 라이트가 완료할 때까지 반복하고,
    상기 다치 데이타중 제2 값을 라이트할 때에는 상기 소정의 라이트 전압 보다 일정한 증분만큼 높은 전압을 인가하여 상기 제1 값을 라이트하는 동작을 상기 불휘발성 메모리 셀에 대하여 실시하고, 이것에 부가하여, 상기 콘트롤 게이트·드레인 사이에 상기 라이트 전압을 인가하는 것에 의해 상기 플로팅 게이트에 전하를 주입하여 상기 불휘발성 메모리 셀의 임계값을 변위시키고, 계속해서 상기 콘트롤 게이트에 제2 정전압 발생 회로로부터 출력된 상기 제2 값에 대응하는 전압을 인가함과 함께 상기 불휘발성 메모리 셀의 소스·드레인 사이에 흐르는 전류를 검지·증폭하는 것에 의해 베리파이 리드를 실행하여 상기 제2 값의 라이트가 완료되었는지의 여부를 판정하는 일련의 동작을 상기 제2 값의 라이트가 완료할 때까지 반복하며, 상기 제2 값의 베리파이 리드를 행할 때에, 상기 제1 정전압 발생 회로의 출력으로부터 상기 제2 정전압 발생 회로의 출력으로 전환함으로써 상기 대응하는 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 값을 라이트할 때에 인가되는 상기 라이트 전압의 초기값은 상기 제1 값을 라이트할 때에 인가되는 상기 라이트 전압의 초기값보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치의 사용 방법.
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