TW202016803A - 類神經網絡系統 - Google Patents

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Abstract

一種類神經網絡系統，執行積項和操作，包括記憶體元件及控制器，記憶體元件包括：立體記憶胞陣列，具有多個記憶胞具有多個可寫入電導；閘極驅動器耦接至閘極線，施加多個控制閘極電壓結合可寫入電導，對應多個乘積項的複數個權重；輸入驅動器對記憶胞施加多個電壓，以對應多個輸入變數；多條輸入線將記憶胞本體線連接至輸入驅動器；感測電路連接至記憶胞本體線，以感測通過每一條記憶胞本體線的電流，對應其中一個乘積項；和緩衝電路，耦接至感測電路，以儲存對應的乘積項。控制器耦接至記憶體元件，用來控制記憶體元件，將乘積項加總以計算積項和。 。

Description

類神經網絡系統
本說明書是有關於一種可以用於執行積項和(sum-of-products)操作的電路，特別是一種應用此電路的類神經網絡(Neural Network，NN)系統。
在神經形態工程學(neuromorphic computing systems)、機器學習系統(machine learning systems)以及用於某一些以線性代數為基礎之式運算的電路中，積項和函數可能是一個重要的組成部分。此函數可以用算式表示如下：
Figure 02_image001
此算式中，每一個乘積項是一個輸入變數Xi 與一個權重Wi 二者的乘積。其中，權重Wi 在這些乘積項(terms)中是可變化的，例如權重Wi 可以對應輸入變數Xi 的係數改變而產生變化。
積項和函數可以被理解為一種使用交叉點陣列架構(cross-point array architectures)的電路操作。其中陣列架構中多個記憶胞的電子特性(electrical characteristics)可以實現此函數。
在高速運算中實施，需要有一個非常大的陣列，以使多個操作可以被平行地執行，或者可以對非常大的積項和級數(sum-of-products series) 進行運算。
因此有需要提供一種適用於在大型陣列中實施積項和操作的結構。
一種類神經網絡(Neural Network，NN)系統，用於執行積項和(sum-of-products)操作，包括記憶體元件以及控制器。記憶體元件包括：立體記憶胞陣列、閘極驅動器(gate driver)、輸入驅動器(input driver)、複數條輸入線、感測電路(sensing circuit)、緩衝電路。立體記憶胞陣列具有複數個記憶胞，設置在複數條記憶胞本體線(cell body lines)與複數條閘極線的複數個交叉點(cross-points)上，其中這些記憶胞具有複數個可寫入電導(programmable conductances)。閘極驅動器耦接至這些閘極線，用來施加複數個控制閘極電壓(control gate voltages)，其中這些控制閘極電壓係結合這些記憶胞的可寫入電導，用以對應積項和操作中複數個乘積項(terms)的複數個權重。輸入驅動器用來對立體記憶胞陣列中的記憶胞施加複數個電壓，以對應複數個輸入變數。輸入線記憶胞本體線連接至輸入驅動器，用以輸入這些輸入變數；感測電路連接至記憶胞本體線，用來感測通過記憶胞本體線之一者的一電流，以對應這些乘積項中的一個對應乘積項。緩衝電路耦接至感測電路，以儲存此一對應乘積項。控制器用來控制記憶體元件，將這些乘積項進行加總，以計算積項和。
根據上述實施例，提供一種具有垂直通道結構的立體記憶體元件的類神經網絡系統。利用立體記憶體元件既有的感測讀取特性來進行積項和操作。其中，輸入變數係經由複數條輸入線(位元線)輸入立體記憶體結構，並藉由閘極線來選取記憶胞，並藉由記憶體內建的感測電路讀取通過所選記憶胞的電流，並將其儲存於內建的緩衝電路中。通過所選記憶胞的電流即為積項和操作的乘積項，而被選取記憶胞的電導值即為每一乘積項的權重。這些乘積項可以在感測電路或緩衝電路中直接加總，或者藉由外部的邏輯電路進行加總，而計算出積項和。
另外，感測電路在被選取記憶胞的乘積項同時，將每一對應的乘積項當作複數個第二輸入變數，分別經由的同一條輸入線對應地再輸入記憶體元件之中，以執行另一次的積項和操作。由於積項和操作可以直接在記憶體元件中或部分在記憶體元件中進行，可以減少資料在記憶體和中央處理器之間的往復讀取，有助於大幅減少類神經網絡運算時間。
為了讓本發明之其他方面及優點更明顯易懂，特舉出下述的附圖、詳細的說明書與申請專利範圍來進行說明。
以下敘述僅係參照特定的結構實施例與方法的例示。必須理解的是，其並無意圖將本發明限定為具體揭露的實施例與方法，其他特徵、元件、方法與實施例仍可用來實現本發明。所述的較佳實施例係以說明本發明的技術內容，並非用以限定本發明之保護範圍，其當視申請專利範圍所界定者為準。所屬技術領域中具有通常知識者可根據如下所述的說明書來作各種等效變化。
第1圖係繪示一種立體記憶體元件的透視圖，包括一立體記憶胞陣列100，用於執行立體可堆疊AND快閃記憶體架構。
位於立體記憶胞陣列100中的多個記憶胞(例如記憶胞160)係設置在複數條垂直線與複數條水平線的交叉點上。這些記憶胞具有可寫入電導，使用設置在複數條垂直線與複數條水平線的交叉點上的複數個電荷儲存結構161來實現。可寫入電導也可以使用其他類型的記憶體技術來實現。複數條垂直線與複數條水平線的其中一者可以包括多條記憶胞本體線，複數條垂直線與複數條水平線的另一者可以包括多條閘極線 (例如閘極線WL(y, z-1)、WL(y, z)、WL(y, z+1))。在本實施例中，這些垂直線即是記憶胞本體線。
在本實施例中，每一條記憶胞本體線包括沿著這些記憶胞本體線平行延伸的第一導線與第二導線(例如第一導線1111D與第二導線1111S)。複數個記憶胞本體係設置在記憶胞本體線與閘極線的複數個交叉點上。記憶胞本體係連接在第一導線與第二導線之間，且配置來作為立體記憶胞陣列的記憶胞位於第一導線和第二導線之中的第一源/汲極端和第二源/汲極端，以及配置來作為立體記憶胞陣列位於第一導線與第二導線之間的一第三區(例如第三區1111C)中的記憶胞的通道。每一條閘極線，包括配置來作為立體記憶胞陣列中的記憶胞控制閘極的一導體，且鄰接位於閘極線與記憶胞本體線的交叉點上的電荷儲存結構。
複數條輸入線(例如輸入線BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))連接至記憶胞本體線中的多條第一導線(例如第一導線1111D與1113D)。複數條輸出線(例如輸出線SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))連接至記憶胞本體線中的多條第二導線(例如第二導線1111S與1113S)。第一層間連接器(interlayer connectors) (例如第一層間連接器191)可以將輸入線(例如輸入線BLodd(2))連接至記憶胞本體線中的第一導線，且第二層間連接器(例如第二層間連接器192)可以將輸出線(例如輸出線SLodd(2)) 連接至記憶胞本體線中的第二導線。
一般而言，立體記憶胞陣列可以包括數目為X的輸入線、位於記憶胞Z層的每一記憶胞階層中數目為Y的閘極線。因此，記憶胞堆疊結構耦接至其中一條輸入線(例如輸入線BLeven(2))、耦接至Z階層中的每一記憶胞階層中的多條閘極線(例如閘極線WL(y, z-1)、WL(y, z)、WL(y, z+1))，且包括Z個相互平行的記憶胞位於其中一條輸入線與其中一條輸出線之間。對於積項和操作的執行而言，一個記憶胞堆疊結構中的電流，係積項和的輸入值X(y)乘以此記憶胞堆疊結構中的Z個記憶胞的權重W(xyz)。
記憶胞本體線包括多個半導體條帶，其具有配置來作為第一導線(例如第一導線1111D與第一導線1113D)的一第一導電摻雜區、配置來作為第二導線(例如第二導線1111S與第二導線1113S)的一第二導電摻雜區以及位於第一導電摻雜區和第二導電摻雜區之間的一第三區(例如第三區1111C、第三區1113C)。其中，第三區具有記憶胞的通道的摻雜輪廓。
立體記憶胞陣列包括位於複數條垂直線中的多條垂直線之間的多個隔離結構(例如隔離結構1190)，設置在多個閘極線堆疊結構(stacks of gate lines)之間的多個溝槽中。
在另一實施例中，複數條垂直線中的多條垂直線係多條閘極線。記憶胞本體線包括藉由多個溝槽所隔離的多個半導體條帶堆疊結構，這些半導體條帶具有配置來作為第一導線的一第一導電摻雜區、配置來作為第二導線的一第二導電摻雜區以及位於第一導電摻雜區與第二導電摻雜區之間的一第三區。其中，第三區具有記憶胞的通道的摻雜輪廓。閘極線包括垂直地設置在多個溝槽中的複數個導電條帶。
此記憶體元件可以包括複數個半導體條帶，垂直地設置並與位於導電條帶堆疊結構的第一側壁與第二側壁之上的多個電荷儲存結構接觸。這些半導體條帶可以具有配置來作為第一垂直導線的一第一導電摻雜區、配置來作為第二垂直導線的一第二導電摻雜區以及位於第一導電摻雜區與第二導電摻雜區之間的一第三區。其中，第三區具有記憶胞堆疊結構中的記憶胞的通道的摻雜輪廓。
記憶胞堆疊結構中的記憶胞可以具有位於第一垂直導線中的第一載流終端(current carrying terminals)、位於第二垂直導線中的第二載流終端、位於半導體條帶第三區中的通道以及位於導電條帶堆疊結構的導電條帶中的閘極。
此記憶體元件可以包括一第一導電單元及一第二導電單元。其中，第一導電單元連接複數個半導體條帶中的一第一半導體條帶的第一垂直導線與複數個半導體條帶中的一第二半導體條帶中的第一垂直導線；第二半導體條帶係藉由一隔離結構與第一半導體條帶分離。第二導電單元連接第一半導體條帶中的第二垂直導線與第二半導體條帶中的第二垂直導線。
此記憶體元件可以包括將多條輸入線連接至各自的第一導電單元的第一層間連接器，以及將多條輸出線連接至各自的第二導電單元的第二層間連接器。
第2圖係繪示第1圖所示立體記憶胞陣列中的4行4列的16個記憶胞堆疊結構，在Z層記憶胞階層中的一給定(z)階層中的布局視圖。
閘極線是使用沿著X-方向延伸，且在Z層記憶胞階層中的一給定(z)階層中排列成行(y、y+1、y+2、y+3) 的多條字元線(例如閘極線WL(y, z)、WL(y+1, z)、WL(y+2, z)、WL(y+3, z))來實現。輸入線是使用沿著Y方向延伸，排列成列(例如x列、x+1列、x+2列、x+3列)，且覆蓋在記憶胞陣列上的多條位元線(例如輸入線BLeven(1)、BLodd(1)、BLeven(2)及BLodd(2))來實現。輸出線是使用覆蓋於記憶胞陣列上的多條源極線(例如輸出線SLeven(1)、SLodd(1)、SLeven(2)和SLodd(2))來實現。舉例而言，輸出線SLeven(2)係與(x+2)列中的輸入線BLeven(2)成對，輸出線SLodd(2)係與(x+3)列中的輸入線BLodd(2)成對。
如第2圖所繪示的實施例，記憶胞陣列的Z層記憶胞階層中的第一記憶胞堆疊結構，係位於記憶胞陣列一給定的(y)行與一給定的(x)列上，且包括位於給定的(z)階層中的一第一記憶胞210。第一記憶胞堆疊結構中的第一垂直連接器係連接至在給定的(x)列上的一對應輸入線BLeven(1)，第一記憶胞堆疊結構中的第二垂直導線係連接至在給定的(x)列上的一輸出線SLeven(1)。
第一記憶胞堆疊結構中的第一記憶胞210具有一第一載流終端 (例如橢圓形第一記憶胞210內的D)、一第二載流終端(例如橢圓形第一記憶胞210內的S)、半導體條帶中的一水平通道(例如橢圓形第一記憶胞210內的C)以及閘極線WL(y, z)中的一閘極。其中，第一載流終端位於第一記憶胞堆疊結構中的第一垂直導線內；第二載流終端位於第一記憶胞堆疊結構中的第二垂直導線中。
記憶胞陣列的Z層記憶胞階層中的第二記憶胞堆疊結構，位於記憶胞陣列的一給定(y)行與一給定(x+1)列中，且包括位於給定的(z)階層中的第二記憶胞220。第二記憶胞堆疊結構包括第一垂直導線以及第二垂直導線(例如第3圖的第一垂直導線311與第二垂直導線312)，位於包含有閘極線WL(y, z)的第一導電條帶堆疊結構的第二側壁112上。第二記憶胞堆疊結構中的第一垂直連接器係連接至位於給定的(x+1)列上的一對應輸入線BLodd(1) ；第二記憶胞堆疊結構中的第二垂直導線係連接至位於給定的(x+1)列上的一輸出線SLodd(1)。
第二記憶胞堆疊結構中的第二記憶胞220具有一第一載流終端(例如橢圓形第二記憶胞220內的D)、一第二載流終端(例如橢圓形第二記憶胞220內的S)、第二半導體條帶中的一水平通道(例如橢圓形第二記憶胞220內的C)、以及閘極線WL(y, z)中的一閘極。其中，第一載流終端具有第二記憶胞堆疊結構中的第一垂直導線中；第二載流終端具有第二記憶胞堆疊結構中的第二垂直導線。
記憶胞陣列的Z層記憶胞階層中的第三記憶胞堆疊結構，位於記憶胞陣列一給定的(y+1)行與一給定的(x+1)列上，且包括第三記憶胞230。第三記憶胞堆疊結構包括第一垂直導線321以及第二垂直導線322(見圖3)，位於包含有閘極線WL(y+1, z)的第二導電條帶堆疊結構的第一側壁121上。第三記憶胞堆疊結構中的第一垂直連接器係連接至位於給定的(x+1)列上的對應輸入線BLodd(1)，第三記憶胞堆疊結構中的第二垂直導線係連接至位於給定的(x+1)列上的輸出線SLodd(1)。
第三記憶胞堆疊結構中的第三記憶胞230具有第一載流終端(例如橢圓形第三記憶胞230內的D)、第二載流終端(例如橢圓形第三記憶胞230內的S)、第三半導體條帶中的一水平通道(例如橢圓形第三記憶胞230內的C)以及閘極線WL(y+1, z)中的一閘極。其中，第一載流終端位於第三記憶胞堆疊結構中的第一垂直導線中；第二載流終端位於第三記憶胞堆疊結構中的第二垂直導線中。
隔離結構340(如第3圖所繪示)係設置在第二記憶胞堆疊結構和第三記憶胞堆疊結構之間。第二記憶胞堆疊結構包括第一記憶胞220，位於包含有閘極線WL(y, z)的第一導電條帶堆疊結構的第二側壁112上；第三記憶胞堆疊結構包括第三記憶胞230，位於包含有閘極線WL(y+1, z)的第二導電條帶堆疊結構的第一側壁121上。
包含有位於第一導電條帶堆疊結構的第一側壁上的第一記憶胞210的第一記憶胞堆疊結構，沿著方向(X方向)偏離包含有位於第一導電條帶堆疊結構的第二側壁122上的第二記憶胞220的第二記憶胞堆疊結構。其中，第一導電條帶堆疊結構的導電條帶係沿著此方向(X方向)延伸。
所述的偏離是指，第一記憶胞堆疊結構中的第一垂直導線(例如橢圓形第一記憶胞210內的D)，沿著第一導電條帶堆疊結構中的導電條帶延伸方向，設置在第一垂直導線與第二記憶胞堆疊結構中的第二垂直導線(例如橢圓形第二記憶胞220內的D和S)之間。
此外，所述的偏離是指，第二記憶胞堆疊結構中的第二垂直導線(例如橢圓形第二記憶胞220內的S)，沿著第一導電條帶堆疊結構中的導電條帶延伸方向，設置在第一垂直導線與第一記憶胞堆疊結構中的第二垂直導線(例如橢圓形第一記憶胞210內的D和S)之間。
因此，第一記憶胞210和第二記憶胞220的輸入線和輸出線，與記憶胞陣列中的其他相似的記憶胞配對的輸入線和輸出線係彼此交錯，如此可以增加記憶胞密度。
第2A圖係繪示第1圖所示立體記憶體元件的兩個導電條帶堆疊結構(例如，導電條帶堆疊結構225)的例示設計規範 (example design rule)。例示設計規範包括沿著閘極線延伸的第一方向(例如，X方向)排列，X-間距 X-pitch為0.2μm(微米)的兩條堆疊閘極線、沿著與直交於第一方向的第二方向(例如，Y方向) 排列，Y-間距Y-pitch為0.2μm的兩條堆疊源極線。
第3圖係繪示位於相鄰二記憶胞堆疊結構中多個記憶胞的結構放大圖。其中這些記憶胞係設置在相鄰二記憶胞堆疊結構之間的一溝槽或開口的側壁上。
第一閘極線係藉由位於第一導電條帶堆疊結構110 (如第1圖所繪示)中的一導電條帶310所提供。導電條帶310具有面對電荷儲存結構351的一第一側壁111與一第二側壁112，第二側壁112係位於於第一側壁111的相反一側。第二閘極線係藉由位於第二導電條帶堆疊結構120 (如第1圖所繪示)中的一導電條帶320所提供。導電條帶320帶具有面對於電荷儲存結構352的一第一側壁121與一第二側壁122，第二側壁122係位於第一側壁121的相反一側。導電條帶堆疊結構中的導電條帶係藉由絕緣條帶(insulating strips)(例如，絕緣條帶360)來彼此隔離。
電荷儲存結構351係設置在第一導電條帶堆疊結構110的第二側壁112上，電荷儲存結構352係設置在第二導電條帶堆疊結構120的第一側壁121上。電荷儲存結構可以包括多層介電電荷捕捉結構(multilayer dielectric charge trapping structures) (例如矽氧化物層/氮化矽層/矽氧化物層)，例如使用於矽-氧化矽-氮化矽-氧化矽- 矽(silicon-oxide-nitride-oxide-silicon，SONOS)、及能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap-engineered silicon-oxide-nitride-oxide-silicon， BE-SONOS)、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS)、金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon， BE-SONOS)和其他電荷捕捉記憶體元件(charge trapping memory devices)中的多層介電電荷捕捉結構。
垂直半導體條帶係垂直地設置並與位於導電條帶的第一側壁與第二側壁上的多個電荷儲存結構(電荷儲存結構351、352)接觸。半導體條帶具有配置來作為第一垂直導線(第一垂直導線311、321)的第一導電摻雜區、配置來作為第二垂直導線(第二垂直導線312、322)的多個第二導電摻雜區、以及位於第一導電摻雜區與第二導電摻雜區之間的一第三區(第三區313、323)，具有記憶胞堆疊結構中記憶胞的通道的摻雜輪廓。如本文所使用的，立體記憶胞陣列中的每一個記憶胞包括一個電晶體。其中，此電晶體包括電荷儲存結構(例如，電荷儲存結構351)、具有第一導電摻雜區(例如，第一垂直導線311、第二垂直導線312與第三區313)的一個半導體條帶以及位於導電條帶(例如導電條帶310)中的一個閘極。
位於第二記憶胞堆疊結構中的第二記憶胞220和其他記憶胞，具有位於第一垂直導線311中的第一載流終端(源/汲極端)、位於第二垂直導線312中的第二載流終端(源/汲極端)、位於第三區313中的水平通道以及位於第一導電條帶堆疊結構110中的導電條帶310的一閘極。
位於第三記憶胞堆疊結構中的第三記憶胞230和其他記憶胞，具有位於第一垂直導線321中的第一載流終端、位於第二垂直導線322中的第二載流終端、位於第三區323中的水平通道以及第二導電條帶堆疊結構120中的導電條帶320的一閘極。
隔離結構係設置在複數個半導體條帶中的多個垂直半導體條帶之間。舉例而言，隔離結構340係設置在第一半導體條帶和第二半導體條帶之間。第一半導體條帶位於包含有導電條帶310的第一導電條帶堆疊結構的第二側壁112上。第二半導體條帶位於包含有導電條帶320的第二導電條帶堆疊結構的第一側壁121上。第一半導體條帶具有配置來作為一第一垂直導線311的一第一導電摻雜區、配置來作為一第二垂直導線312的一第二導電摻雜區以及位於第一導電摻雜區和第二導電摻雜區之間的一第三區313。第二半導體條帶具有配置來作為一第一垂直導線321的一第一導電摻雜區、配置來作為一第二垂直導線322的一第二導電摻雜區以及位於第一導電摻雜區和第二導電摻雜區之間的一第三區323。
第一導電單元331可以設置在垂直半導體條帶上，以連結位於第一記憶胞堆疊結構中的第一垂直導線311與位於第二記憶胞堆疊結構中的第一垂直導線321，藉以提供層間連接器落著區(landing area)來覆蓋金屬線。一第二導電單元332可以設置在垂直半導體條帶上，用以連結第一記憶胞堆疊結構中的第二垂直導線312與第二記憶胞堆疊結構中的第二垂直導線322，藉以提供層間連接器落著區來覆蓋金屬線。
第一層間連接器(例如第1圖的第一層間連接器191)可以將多條輸入線(例如，第1圖的輸入線BLodd(2)) 連接至各自的第一導電單元(例如，第3圖所繪示的第一導電單元331)。第二層間連接器(例如第1圖的第二層間連接器192) 可以將多條輸出線(例如第1圖所繪示的輸出線SLodd(2)) 連接至各自的第二導電單元(例如，第3圖的第二導電單元332)。
關於例示的尺寸，位於半導體條帶的第三區(第三區313、323)中的記憶胞的通道，可以具有大約100奈米(nm)的通道長度Lg、大約30奈米的通道寬度W以及大約10奈米的通道厚度Tsi。隔離結構340可以具有大於30奈米的厚度d。多個電荷儲存結構(例如電荷儲存結構351、352)可以具有大約14奈米的厚度。當然，可以根據特定實施例中的需求與技術來變化記憶胞的尺寸。
舉例而言，具有半導體條帶的第三區(第三區313、323)中的記憶胞的通道，可以包括未摻雜的多晶矽(undoped polysilicon)。多個例如第一垂直導線311、321、第二垂直導線312、322可以是擴散線(diffusion lines)。其中，擴散線係使用電漿摻雜(plasma doping)，在半導體條帶的側壁上所形成。
第4圖係繪示4行16列的64個記憶胞以及耦接至複數條輸出線的一感測電路的布局視圖。如第4圖所繪示的實施例，閘極線(例如閘極線WL(y, z)…閘極線WL(y+3, z))係沿著Y行排列，在z層記憶胞階層中的階層(z)上，耦接至階層(z)中各自的行(例如y…y+3)中的第一記憶胞210。閘極驅動器(例如閘極驅動器411、412)係連接至多條閘極線。
輸入線(例如，第2圖所繪示的輸入線BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))係沿著X列(例如，第2圖的x列、x+1列、x+2列與x+3列)排列，且覆蓋記憶胞陣列與多條閘極線。輸入驅動器420係耦接至複數條輸入線，選擇性地用來對多條輸入線施加電壓，以對應輸入變數Xy 。在一實施例中，與用來存取位於單一個記憶體元件中的記憶胞中的8千位元組(kilo-bytes， KB)數目一樣多的輸入線，被實現在單一個記憶體元件上，且可以同步地進行操作。
複數個輸出線(例如，第2圖所繪示的輸出線SLeven(1)、SLodd(1)、SLeven(2)與SLodd(2))係沿著X列(例如，第2圖所繪示的x列、x+1列、x+2列與x+3列)排列，且覆蓋記憶胞陣列與多條閘極線。複數條輸出線中的多條輸出線，係在各自的列中與輸入線搭配成對。
感測電路430係耦接至複數條輸出線以感測複數條輸出線中的一組輸出線(具有至少一條輸出線)中的電流總和。在一實施例中，輸出線係耦接至複數個導電條帶堆疊結構，且輸出線上的電流，可以代表此複數個導電條帶堆疊結構上的電流總和。在另一實施例中，複數條輸出線中的多條輸出線，可以在多條輸出線所構成的群組中被連接在一起。例如，一個群組中可以具有8或16條連接在一起的輸出線。在執行積項和操作時，一個群組中連接在一起的多條輸出線上的電流，可以代表耦接至此群組中彼此連接在一起的輸出線的複數個導電條帶堆疊結構上的電流總和。在對一個連接在一起的多條輸出線群組執行讀取操作時，可以選擇單一輸出線以進行讀取，同時可以將群組中的其他輸出線接地。
在第1圖至第4圖所描述的結構中，立體記憶胞陣列中的記憶胞係設置在複數條垂直線與複數條水平線的交叉點上。這些記憶胞具有設置在複數條垂直線與複數條水平線的交叉點上的電荷儲存結構。複數條垂直線與複數條水平線的其中一者，可以包括多條記憶胞本體線，複數條垂直線與複數條水平線的另一者可以包括多條閘極線。
每一條記憶胞本體線可以包括沿著記憶胞本體線平行延伸的第一導線與第二導線以及位於記憶胞本體線和閘極線的交叉點上的複數個記憶胞本體。其中，記憶胞本體係連接在第一導線與第二導線之間，且配置來作為第一源/汲極端、第二源/汲極端以及立體記憶胞陣列中的記憶胞的通道。每一條閘極線包括配置來作為立體記憶胞陣列中的記憶胞的控制閘極的導體，並鄰接位於閘極線與記憶胞本體線的交叉點上的電荷儲存結構。
如同上述，第5至13圖係繪示製造包括用於執行積項和操作的立體記憶胞陣列的記憶體元件的製程結構透視圖。
第5圖係繪示形成藉由多個溝槽(例如溝槽115、125、135)來隔離的複數個導電條帶堆疊結構(例如導電條帶堆疊結構110、120、130、140)之後的製程階段。每一個導電條帶堆疊結構具有一第一側壁和一第二側壁。舉例而言，第一導電條帶堆疊結構110具有一第一側壁111和一第二側壁112；第二導電條帶堆疊結構120具有一第一側壁121和一第二側壁122。第二導電條帶堆疊結構120的第二側壁122係位於第一導電條帶堆疊結構110的第一側壁111的相反一側。導電條帶堆疊結構中的多個導電條帶510係藉由多個絕緣條520來彼此隔離。
導電條帶堆疊結構中的導電條帶可當作多個閘極線。這些閘極線係沿著Z層記憶胞階層中對應階層中的Y行來進行排列。例如，使用第一導電條帶堆疊結構110中的多個導電條帶來實現的閘極線WL(y, z-1)、閘極線WL(y, z)與閘極線WL(y, z+1)，係沿著Z層記憶胞階層中的z-1對應階層、z對應階層與z+1對應階層中的一給定的(y)行來進行排列。又例如，使用第二導電條帶堆疊結構120中的多個導電條帶來實現的閘極線WL(y+1, z-1)、閘極線WL(y+1, z)與閘極線WL(y+1, z+1)係沿著Z層記憶胞階層中的z-1對應階層、z對應階層與z+1對應階層中的一給定的(y+1)行來進行排列。
第6圖係繪示在形成材料層610之後的製程階段。其中，材料層610係用來作為位於導電條帶堆疊結構(例如，第一導電條帶堆疊結構110和第二導電條帶堆疊結構120)中第一側壁與第二側壁上的多個電荷儲存結構。
第7圖與第8圖係繪示形成與材料層610接觸的半導體薄膜。其中，材料層610係用來作為導電條帶堆疊結構(例如，第一導電條帶堆疊結構110和第二導電條帶堆疊結構120) 的第一側壁與第二側壁上的多個電荷儲存結構。
第7圖係繪示在材料層610上形成半導體材料層710之後的製程階段。其中，這些半導體材料層710是形成於位在導電條帶堆疊結構的第一側壁與第二側壁上的這些材料層610，以及導電條帶堆疊結構(例如，第一導電條帶堆疊結構110和第二導電條帶堆疊結構120)的頂表面上，這些材料層610係用來作為多個電荷儲存結構。半導體材料層可以是未摻雜且共形於多個電荷儲存結構。在本發明的其他實施態樣中，材料層610可形成於導電條帶堆疊結構的第一側壁與第二側壁，以及導電條帶堆疊結構的頂表面上，而半導體材料層710共形地形成於材料層610。
第8圖係繪示在移除導電條帶堆疊結構(例如，第一導電條帶堆疊結構110和第二導電條帶堆疊結構120)頂表面以及溝槽的底表面上的半導體材料層710，以形成位於導電條帶堆疊結構的第一側壁和第二側壁上的半導體薄膜810之後的製程的階段，其中多個半導體薄膜係彼此分離。可以根據半導體材料選擇使用間隙壁蝕刻(spacer etch)或非等向性蝕刻製程(anisotropic etch process)來完成前述製程。
第9圖係繪示使用，例如是氧化矽，的絕緣體910來填充溝槽之後的製程階段。其中，這些溝槽係用來形成隔離結構，位於導電條帶堆疊結構的第一側壁與第二側壁上的半導體薄膜810之間。
第10圖係繪示在對絕緣體910進行回蝕，且在凹陷的絕緣體910上方沈積一半導體材料1010，並對此結構進行平坦化之後的製程階段。結果，半導體材料1010連接位於第一導電條帶堆疊結構110的第一側壁上以及位於第二導電條帶堆疊結構120的第二側壁上的半導體薄膜810。其中，第一導電條帶堆疊結構110鄰接第二導電條帶堆疊結構120。
第11圖係繪示在蝕刻穿過用來作為電荷儲存結構的材料層610、半導體薄膜810、絕緣體910以及位於絕緣體910上的半導體材料1010的開孔，藉以在第一導電條帶堆疊結構110和第二導電條帶堆疊結構120之間形成垂直島(vertical islands)1111、1113之後的製程階段。每一個垂直島具有分別位於第一導電條帶堆疊結構110和第二導電條帶堆疊結構120中的第一半導體條帶(例如第一半導體條帶1110a)和第二半導體條帶(例如第二半導體條帶1110b)、位於第一導電條帶堆疊結構110和第二導電條帶堆疊結構120中的導電條帶延伸方向(例如X方向)上的一第一側壁以及一第二側壁。其中，第二側壁位於第一側壁的相反一側。在本製程階段中，絕緣體910會被蝕刻(如第10圖所繪示)而形成多個隔離結構1190。
如第11圖的實施例所示，第一島(island)1111具有一第一側壁1111a以及一第二側壁1111b，且第二側壁1111b，在X方向上，位於第一側壁1111a的相反一側。第二島1113具有一第一側壁1113a以及一第二側壁1113b，且第二側壁1113b，在X方向上，位於第一側壁1113a的相反一側。用來作為電荷儲存結構的材料層610、第一半導體條帶1110a、第二半導體條帶1110b、隔離結構1190以及隔離結構上的半導體材料1010，係通過位於第一側壁與第二側壁上的開孔而曝露於外。
位於第一導電條帶堆疊結構110的第一側壁111上的多個島，係與沿著第一導電條帶堆疊結構110中的導電條帶延伸方向，偏離位於第一導電條帶堆疊結構110的第二側壁112上的多個島 (例如，第11圖所繪示的偏離1120)。
第12圖係繪示在對位於島的第一側壁與第二側壁(例如，第11圖所繪示的第一側壁1111a和第二側壁1111b、第一側壁1113a和第二側壁1113b)上的第一半導體條帶和第二半導體條帶(例如，第11圖所繪示的第一半導體條帶1110a和第二半導體條帶1110b)經由開孔而曝露於外的部分進行摻雜，以形成配置來作為第一導線(例如，第一導線1111D、1113D)的一第一導電摻雜區、配置來作為第二導線(例如，第二導線1111S、1113S)的一第二導電摻雜區以及一第三區(例如，第三區1111C、1113C) 之後的製程階段。其中，第三區位於第一導電摻雜區與第二導電摻雜區之間，具有立體記憶體陣列中的記憶胞的通道的摻雜輪廓。
在一實施例中，摻雜製程的結果，第一導線與第二導線可以包括N+擴散形成區(diffusion formation)。在另一實施例中，摻雜製程的結果，第一導線和第二導線可以包括P+擴散形成區。立體記憶胞陣列中的記憶胞，具有第一導線中的第一載流終端、第二導線中的第二載流終端、位於半導體條帶第三區中的通道以及位於複數個導電條帶堆疊結構中的導電條帶中的閘極。
製程的此階段包括對位於島的第一側壁與第二側壁的隔離結構上方的半導體材料進行摻雜。此摻雜步驟可以形成一第一導電單元1111DP和一第二導電單元1111SP。其中，第一導電單元1111DP係用以連接位於第一導電條帶堆疊結構的第一側壁上的第一導線1111D和位於第二導電條帶堆疊結構的第二側壁上的第一導線1111D2；第二導電單元1111SP係用以連接位於第一導電條帶堆疊結構的第一側壁上的第二導線1111S和位於第二導電條帶堆疊結構的第二側壁上的第二導線1111S2。
第13圖係繪示在形成複數條輸入線(例如輸入線BLeven(1)) 以及複數條輸出線(例如輸出線SLeven(1))之後的製程階段。其中複數條輸入線係連接至導電條帶堆疊結構的半導體條帶(例如第一半導體條帶1110a、第二半導體條帶1110b)中的第一導線(例如第一導線1111D、1113D)；而複數條輸出線(例如輸入線SLeven(1))係連接至導電條帶堆疊結構的半導體條帶(例如第一半導體條帶1110a、第二半導體條帶1110b)中的第二導線(例如第二導線1111S、1113S)。在此一製程階段中，形成第一層間連接器(例如第一層間連接器1301)，藉以將輸入線(例如輸入線BLeven(1))連接至各自的第一導電單元(例如第一導電單元1111DP)。形成第二層間連接器(例如第二層間連接器1302) 藉以將輸出線(例如輸出線SLeven(1))連接至各自的第二導電單元(例如第二導電單元1111SP)。接著，形成包括這些輸入線(位元線)與這些輸出線(源極線)的多個圖案化導體層(patterned conductor layers)。
如第5圖至第13圖所描述，第14A圖與第14B圖係繪示製造包括用於執行積項和操作的立體記憶胞陣列的記憶體元件流程圖。
請參照步驟1410，形成用來作來閘極線的複數個導電條帶堆疊結構，並且藉由多個溝槽彼此分隔，使每一個導電條帶堆疊結構具有一第一側壁與一第二側壁。此一步驟可以參照第5圖來進一步描述。
請參照步驟1420，在導電條帶堆疊結構的第一側壁與第二側壁上形成用來作為電荷儲存結構的材料層。此一步驟可以參照第6圖來進一步描述。
請參照步驟1430，於導電條帶堆疊結構的第一側壁與第二側壁上形成半導體薄膜，使其與用來作為電荷儲存結構的材料層接觸。此一步驟可以參照第7圖至第8圖來進一步描述。
請參照步驟1440，在半導體薄膜之間形成多個絕緣體。此步驟可以參照第9圖來進一步描述。
請參照步驟1450，對絕緣體進行回蝕，以形成多個凹陷部，在絕緣體上的多個凹陷部中沈積半導體材料。位於凹陷部中的半導體材料，形成多個落著區，並且連接位於第一導電條帶堆疊結構的第一側壁上的多個半導體薄膜，以及連接位於第二導電條帶堆疊結構的第二側壁上的多個半導體薄膜。其中，第二導電條帶堆疊結構係鄰接第一導電條帶堆疊結構。此一步驟可以參照第10圖來進一步描述。
請參照步驟1460，蝕刻多個開孔，穿過用來作為電荷儲存結構的多個材料層、半導體薄膜、隔離結構、位於隔離結構上方的半導體材料，藉以在第一導電條帶堆疊結構以及第二導電條帶堆疊結構之間形成複數個島，每一個島各自地具有位於第一導電條帶堆疊結構和第二導電條帶堆疊結構上的第一半導體條帶和第二半導體條帶以及沿著第一導電條帶堆疊結構和第二導電條帶堆疊結構中的導電條帶延伸方向排列的一第一側壁和一第二側壁。其中，第二側壁位於第一側壁和的相反一側。此一步驟可以參照第11圖來進一步描述。
請參照步驟1470，通過開孔對島的第一側壁和第二側壁上的第一半導體薄膜和第二半導體薄膜進行摻雜，以形成配置來作為第一導線的一第一導電摻雜區、配置來作為第二導線的一第二導電摻雜區以及位於第一導電摻雜區與第二導電摻雜區之間的一第三區。其中，第三區具有立體記憶胞陣列中記憶胞的通道的摻雜輪廓。此一步驟可以參照第12圖來進一步描述。
請參照步驟1480，形成複數條輸入線，用來連接至記憶胞本體線中的第一導線。此一步驟可以參照第13圖來進一步描述。
請參照步驟1490，形成複數條輸出線，用來連接至記憶胞本體線中的第二導線。此一步驟可以參照第13圖來進一步地描述。
此製程可進一步形成一閘極驅動器(例如第19圖所繪示的閘極驅動器1940)，在鄰接記憶胞陣列的一接觸區域中，耦接至用來作為閘極線的水平導電條帶。閘極驅動器，可選擇性地施加控制閘極電壓，結合記憶胞中的電荷儲存結構的電荷，以對應積項和操作中的乘積項的權重Wxyz ，以響應位址信號來選擇立體記憶胞陣列中的記憶胞來作為積項和操作中的乘積項。
此製程可進一步形成一輸入驅動器(例如，第19圖所繪示的輸入驅動器1970)，耦接至複數條輸入線，可選擇性地施加電壓，以對應輸入變數Xy ；以及形成一感測電路(例如，第19圖所繪示的感測電路1950)，耦接至複數個輸出線，以感測複數個輸出線中的一組輸出線的電流總和。
第15圖至第18圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的積項和操作以及包括讀取操作、寫入操作和抹除操作的記憶體操作的範例。具有多個記憶胞的立體記憶胞陣列係根據第1圖至第4圖來描述。如本文所使用的，在記憶體操作中，輸入線(例如，輸入線BLeven(1))可以稱作位元線，輸出線(例如，輸出線SLeven(1))可以稱作源極線，閘極線(例如，閘極線WL(y,z))可以稱作字元線。
第15圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一積項和操作範例。選擇記憶胞1521具有耦接至一選擇位元線(輸入線)BLeven(1)的第一載流終端D、耦接至選擇源極線(輸出線)SLeven(1)的第二載流終端S以及耦接至一選擇字元線(閘極線)WL(y, z)的閘極。積項和操作執行以下方程式：
Figure 02_image003
其中，VBL(x) 代表施加至(x)列上的輸入線的電壓，且此處亦稱作輸入值X(x)。W(x, y, z)代表在(x)列、(y)行與(z)記憶胞階層的記憶胞陣列中的記憶胞權重因數。Sum 代表一群組x=1~N的輸出線的電流總和(例如電流1551、1552、1553、1554)。在一實施例中，在積項和操作中，N可以是一偶數，例如N=2、4、8、16、32等。在另一實施例中，在積項和操作中，N可以是一奇數，例如N=3、5、9、17、33等。
感測電路430(如第4圖所繪示)係耦接至複數個輸出線以感測複數條輸出線中的一組輸出線(具有至少一條輸出線)中的電流總和。在一實施例中，輸出線係耦接至複數個導電條帶堆疊結構，且輸出線上的電流能代表此複數個導電條帶堆疊結構上的電流總和。在另一實施例中，複數條輸出線中的多條輸出線可以連接在一起形成具有多條輸出線的群組。例如，一群組可以具有8或16條連接在一起的輸出線。在執行積項和操作時，在一個連接在一起的多條輸出線群組中的電流，可以代表與該群組中連接在一起的多條輸出線耦接的複數個導電條帶堆疊結構上的電流總和。對一群組中連接在一起的多條輸出線中的一單一輸出線執行讀取操作時，可以選擇單一輸出線來進行讀取，而可以將群組中的其他輸出線接地。
如第15圖所繪示的實施例，位於導電條帶堆疊結構的(z)記憶胞階層的第一側壁(例如第一側壁111)上的多個記憶胞(例如記憶胞1511、1512)以及位於導電條帶堆疊結構的(z) 記憶胞階層的第二側壁112上的多個記憶胞(例如記憶胞1521、1522)係藉由導電條帶堆疊結構中的閘極線WL(y,z)來進行選取。輸出線SLeven(1)、輸出線SLodd(1)、輸出線SLeven(2)與輸出線SLodd(2)分別耦接至記憶胞1521、1511、1522、1512，且亦耦接至其他閘極線(例如閘極線WL(y+1, z)、WL(y+2, z)、WL(y+3, z))上的多個記憶胞。
在執行積項和操作時，可以對被選取的閘極線WL(y, z)施加電壓為+3伏特(V)的偏壓(be biased)，並且可以對輸出線(例如輸出線SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))施加電壓為0V的偏壓。可以對輸入線(例如輸入線BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))施加一個範圍的電壓(例如，+0.3V、+0.6V、+0.2V、+0.5V)，用以代表輸入值i(x) (例如VBL(x) )。
第16圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一讀取操作範例。被選取的記憶胞1521係參照第15圖來描述。
在執行讀取操作時，可以對被選取的位元線(輸入線)BLeven(1)施加電壓為+1V的偏壓，而可以對未被選取的位元線(例如輸入線BLodd(1)、BLeven(2)、BLodd(2))施加電壓為0V的偏壓。可以對源極線(例如輸出線SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))施加電壓為0V的偏壓。可以對被選取的字元線(閘極線)WL(y, z)施加電壓為+3V的偏壓，而可以對未被選取的字元線(例如閘極線WL(y+1, z)、WL(y+2, z)、WL(y+3, z))施加電壓為0V的偏壓。
在給定的偏壓條件下，讀取電流(例如讀取電流1501)可以從選擇源極線(輸出線)SLeven(1)流過選擇記憶胞1521的通道(例如通道1521C)到達選擇位元線(輸入線)BLeven(1)。
第17圖繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一寫入操作範例。其中，被選取的記憶胞1521係參照第15圖來描述。
在執行寫入操作時，為誘發+FN(Fowler-Nordheim)寫入，可以對被選取的字元線(閘極線)WL(y, z)施加電壓為+20V的寫入脈衝(program pulse)，可以對被選取的位元線(輸入線)BLeven(1)施加電壓為0V的偏壓，可以對被選取的源極線(輸出線)SLeven(1)施加電壓為0V的偏壓，這樣可以誘發記憶胞臨界電壓的增加。可以對未被選取的字元線(例如閘極線WL(y+1, z)、WL(y+2, z)、WL(y+3, z))施加0V的偏壓。可以對未被選取的位元線(例如輸入線BLodd(1)、BLeven(2)、BLodd(2))及未被選取的源極線(例如輸出線SLodd(1)、SLeven(2)、SLodd(2))施加電壓為+6V的偏壓來抑制(inhibit)寫入。可以使用增量步進脈衝寫入(Incremental step pulse programming，ISPP)來進行操作。也可以使用多階層的每單位-多位元寫入(multiple-bit-per-cell programming)來進行操作。亦可以使用每單位-單位元寫入(Single-bit-per-cell programming)來進行操作。
在使用+FN(Fowler-Nordheim)穿隧寫入的一個實施例中，被選取記憶胞的位元線和源極線可以被施加相同的電壓(例如0V)；而未被選取記憶胞的位元線和源極線可以被施加一相同的電壓(例如6V)，因此沒有電流會流過通道，不會有元件被電壓擊穿(punch-through)的顧慮。
根據可用作記憶體或讀取用於積之和操作的陣列中的多個記憶胞的狀態的具有多個記憶胞的一3D陣列範例，第18圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一抹除操作範例。其中，被選取的記憶胞1521係參照第15圖來描述。
在執行抹除操作時，為誘發–FN(Fowler-Nordheim)穿隧抹除，可以對被選取的字元線(閘極線)WL(y, z)施加電壓為-12V的脈衝，對被選取的位元線(輸入線)BLeven(1)施加電壓為+6V的偏壓，對被選取的源極線(輸出線)SLeven(1)施加電壓為+6V的偏壓。可以對未被選取的字元線(例如閘極線WL(y+1, z)、WL(y+2, z)、WL(y+3, z)) 施加0V的偏壓，對未被選取的位元線(例如輸入線BLodd(1)、BLeven(2)、BLodd(2))施加電壓為0V的偏壓，對未被選取的源極線(例如輸出線SLodd(1)、SLeven(2)、SLodd(2))施加電壓為0V的偏壓。可以使用各種抹除操作來執行。
第19圖係繪示包括用於執行積項和操作的立體記憶胞陣列1960的積體電路元件的一種簡化晶片方塊圖。立體記憶胞陣列中的多個記憶胞設置在複數條垂直線與複數條水平線的交叉點上，這些記憶胞具有設置在複數條垂直線與複數條水平線的交叉點上的電荷儲存結構。複數條垂直線與複數條水平線的其中一者可以包括多個記憶胞本體線，複數條垂直線與複數條水平線的另一者可以包括多個閘極線。
每一條記憶胞本體線包括沿著記憶胞本體線平行延伸的第一導線與第二導線以及位於記憶胞本體線與閘極線的交叉點上的複數個記憶胞本體。記憶胞本體連接在第一導線與第二導線之間，且配置來做為第一源/汲極端、第二源/汲極端以及立體記憶胞陣列中的記憶胞的通道。每一條閘極線1945包括配置來做為立體記憶胞陣列中的記憶胞的控制閘極的導體，鄰接位於於閘極線與記憶胞本體線的交叉點上的電荷儲存結構。
複數條輸入線1965係連接至記憶胞本體線中的第一導線。複數條輸出線1955係連接至記憶胞本體線中的第二導線。
閘極驅動器1940耦接至閘極線1945，用來施加控制閘極電壓，並結合記憶胞的電荷儲存結構中的電荷以對應積項和操作中的乘積項的權重Wxyz ，以響應位址信號(例如，匯流排(bus)1930上)來選取立體記憶胞陣列中的記憶胞作為積項和操作中的乘積項。
輸入驅動器1970耦接至複數條輸入線1965，用來施加電壓以對應輸入變數Xy 。感測電路1950耦接至複數條輸出線1955，以感測複數條輸出線中的一組輸出線中的電流總和，接著通過匯流排1953耦接至緩衝電路1990，以將感測結果儲存於緩衝電路1990。
立體記憶胞陣列包括數目為X的多條輸入線以及數目為Y的閘極線位於數目為Z的記憶胞階層的每一記憶胞階層中。藉此形成一個記憶胞堆疊結構(stack of cells)，以耦接至位於Z層記憶胞階層中的每一者中的多條輸入線的其中一者以及多條閘極線的其中一者。使記憶胞堆疊結構在多條輸入線的其中一者與多條輸出線的其中一者之間，具有Z個平行排列的記憶胞。
位址係以匯流排1930從控制邏輯(控制器)1910提供至輸入驅動器1970和閘極驅動器1940。電路中的電壓感測感測放大器(Voltage sensing sense amplifiers)1980係通過線路1975來耦接至輸入驅動器1970，接著耦接至緩衝電路1990。緩衝電路1990可以通過匯流排1985來與電路中的感測放大器1980耦接，以儲存立體記憶胞陣列中記憶胞的電晶體的寫入資料(program data)。緩衝電路1990可以藉由匯流排1993來與輸入/輸出電路1991耦接。此外，控制邏輯1910可以包括選擇性地將寫入電壓(program voltages) 施加至立體記憶胞陣列中的記憶胞中的電晶體的電路，以響應緩衝電路1990的寫入資料值(program data values)。
輸入/輸出電路1991將資料傳輸至積體電路裝置1900外部的目的地。輸入/輸出資料與控制信號係通過位於輸入/輸出電路1991之間的資料匯流排(data bus)1905、位於積體電路裝置1900上的控制邏輯1910以及輸入/輸出埠(input/output ports)或位於積體電路裝置1900的內部或外部的其他資料源來移動。其中，內部或外部的其他資料源，可以是例如，通用處理器(general purpose processor)、特殊用途應用電路(special purpose application circuitry)或被立體記憶胞陣列1960所支持，可以提供系統單晶片功能性(system-on-a-chip functionality)的組合模組。
控制邏輯1910係耦接至緩衝電路1990、立體記憶胞陣列1960以及用來進行記憶體存取和內存積項和操作所使用的其他週邊電路(peripheral circuits)。
在一些實施例中，控制邏輯1910係使用偏壓配置狀態機(bias arrangement state machine)來控制通過電壓供應或方塊(偏壓配置供給電壓(biasing arrangement supply voltages))1920所產生或提供的供應電壓的應用，以進行記憶體操作。其他實施例中，控制邏輯1910使用偏壓配置狀態機來控制通過電壓供應或方塊(偏壓配置供給電壓)1920所供應來產生或提供的供應電壓的應用，以進行積項和操作。
控制邏輯1910可以使用所屬技術領域中所習知的專用邏輯電路(special-purpose logic circuitry)來實現。在另一實施例中，控制邏輯包括可以在相同的積體電路上實施的一通用處理器，可以在相同積體電路中執行電腦程式以控制元件的操作。在又一實施例中，可以使用專用邏輯電路和通用處理器的組合來實現控制邏輯。
第20圖係繪示用於執行積項和操作的立體記憶胞陣列中的薄膜電晶體介電電荷捕捉記憶胞(能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽)的Id-Vg曲線圖。舉例而言，可以藉由設定多個記憶胞的臨界電壓Vt，採用作為偏壓之函數的電導來對記憶胞進行漸進式的寫入。圖中繪示記憶胞IV曲線在Vt=1V(A狀態)、Vt=1.7V(B狀態)、Vt=2.2V(C狀態)和Vt=2.5V(D狀態)的狀態。在恆定讀取閘極電壓(constant read gate voltage) (例如Vg=+3V)之下，四個記憶胞中的讀取電流ID ，在汲極電壓Vd=+1V時，其範圍從5μA (5x10-6 )至0μA。記憶胞的可寫入電導的範圍從5μA/V至0μA/V。對於使用多階記憶胞(multi-level cells，MLC)的積項和操作而言，電導分佈是比臨界電壓分佈更重要的，因此可以採用寫入驗證(program-verify)來緊縮電導分佈，而不是緊縮臨界電壓分佈。
第21圖繪示用於執行積項和操作的立體記憶胞陣列中的薄膜電晶體介電電荷捕捉記憶胞(能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽)的Id-Vd特性圖。為了執行積項和操作，Id-Vd(電導)的線性特性是被期望的。第21圖繪示薄膜電晶體記憶胞在汲極電壓Vd＜1V、臨界電壓Vt=1V以及讀取閘極電壓(read gate voltage)Vg=+3V之下，所得到的量測資料，其中Id-Vd曲線具有線性特性。
第22圖係繪示用於執行積項和操作的立體記憶胞陣列的電導分佈估計圖。在本實施例中，立體記憶胞陣列中的記憶胞可以是多階記憶胞。電導分佈在恆定的閘極電壓Vg=+3.5V下，估計具有4個階層： A：電導=0μA/V(在Vt＞3.5V) B：電導=大約1.5μA/V C：電導=大約4.5μA/V D：電導=大約7μA/V
藉由控制寫入電壓與讀取電壓，可以根據不同的設計感測需求來設計不同的電導分佈。
第23圖係根據本說明書的一第二實施例所繪示的立體可堆疊AND快閃記憶體架構。第二實施例係描述用於執行積項和操作的立體記憶胞陣列2300。
如同參照第1圖的第一實施例，在第二實施例中，立體記憶胞陣列中的記憶胞(例如記憶胞160)係設置在多條記憶胞本體線與多條閘極線(例如閘極線WL(y, z-1)、WL(y, z)、WL(y, z+1))的交叉點上。閘極線包括藉由多條溝槽(例如溝槽115、125、135)彼此隔離的導電條帶堆疊結構(例如導電條帶堆疊結構110、120、130、140)。記憶胞本體線係垂直地設置在溝槽中。記憶胞具有設置在記憶胞本體線與閘極線的交叉點上的電荷儲存結構(例如電荷儲存結構161)。
記憶胞本體線包括半導體條帶，其具有配置來作為第一導線(例如，第一導線1111D)的一第一導電摻雜區、配置來作為第二導線(例如，第二導線1111S)的一第二導電摻雜區、以及位於第一導電摻雜區與第二導電摻雜區之間的一第三區(例如，第三區1111C)。其中，第三區具有記憶胞的通道的摻雜輪廓。隔離結構(例如，絕緣體910)係設置在半導體條帶之間。
複數條輸入線(例如輸入線BL(1)、BL(2))係連接至記憶胞本體線中的第一導線(例如第一導線1111D、1113D)。複數條輸出線(例如輸出線SL(1)、SL(2))係連接至記憶胞本體線中的第二導線(例如第二導線1111S、1113S)。
如第一實施例所述，第二實施例可以包括耦接至閘極線的閘極驅動器1940(如第19圖所繪示)、耦接至複數條輸入線的輸入驅動器1970(如第19圖所繪示)以及耦接至複數條輸出線的感測電路1950(如第19圖所繪示)。
第二實施例與第一實施例的差異在於，在第二實施例中，複數個記憶胞堆疊結構中的多個記憶胞堆疊結構係以交錯行(alternate row)的方式排列，並且耦接至輸入線和輸出線。同時，位於那些被耦接至輸入線和輸出線，且以交錯行方式排列的記憶胞堆疊結構之間的多行記憶胞堆疊結構，並沒有任何記憶胞被耦接至輸入線和輸出線。那些沒有被耦接至輸入線和輸出線的多行記憶胞堆疊結構，可被稱作空置區域(empty regions)。隨著輸入線(例如，輸入線BL(1)、BL(2))和輸出線(例如，輸出線SL(1)、SL(2))數量的減少，與第一實施例的第2A圖所示的X-間距 X-pitch相比，用來製備輸入線和輸出線的X-間距 X-pitch可以加倍。因此，空置區域可以藉由減少列方向(Y方向)上的干擾，以及減少有佈線(routed)和解碼需求的閘極線的數量，來改善元件性能。
第24圖係根據本說明書的一第三實施例所繪示的立體可堆疊AND快閃記憶體架構。其係採用閘極替換製程(gate replacement process)，使用位於相鄰犧牲條帶堆疊結構(stacks of sacrificial strips)的多個溝槽來形成上述元件。第三實施例描述用於執行積項和操作的立體記憶胞陣列2400。
如同參照第1圖的第一實施例，在第三實施例中，立體記憶胞陣列中的記憶胞(例如記憶胞2460)係設置在多條記憶胞本體線與多條閘極線(例如閘極線WL(y, z))的交叉點上。閘極線包括藉由多個溝槽(例如溝槽2415、2425、2435)彼此隔離的多個導電條帶堆疊結構(例如，導電條帶堆疊結構2410、2420、2430、2440)。記憶胞本體線係垂直地設置在溝槽中。記憶胞具有設置在記憶胞本體線與閘極線的交叉點上的電荷儲存結構(例如，電荷儲存結構2461)。
記憶胞本體線包括半導體條帶，其具有配置來作為第一導線(例如，第一導線1111D、1113D)的一第一導電摻雜區、配置來作為第二導線(例如，第二導線1111S、1113S)的一第二導電摻雜區以及位於第一導電摻雜區和第二導電摻雜區之間的一第三區(例如第三區1111C、1113C)。其中，第三區具有記憶胞的通道的摻雜輪廓。
複數條輸入線(例如，輸入線BL(1)、BL(2))係連接至記憶胞本體線中的第一導線(例如第一導線1111D)。複數條輸出線(例如，輸出線SL(1)、SL(2))係連接至記憶胞本體線中的第二導線(例如，第二導線1111S)。
如第一實施例所述，第三實施例可以包括耦接至閘極線的一閘極驅動器1940(如第19圖所繪示)、耦接至複數條輸入線的輸入驅動器1970(如第19圖所繪示)以及耦接至複數條輸出線的感測電路1950(如第19圖所繪示)。
第三實施例與第一實施例的差異在於，在第三實施例中，有多行的記憶胞堆疊結構，係形成在多個導電條帶堆疊結構(例如導電條帶堆疊結構2420、2430)之間的多個交替排列的溝槽(例如溝槽2425)之中。同時，位於具有多行的記憶胞堆疊結構的多個交錯排列的溝槽之間的多個溝槽(例如溝槽2415、2435)中，則不會形成記憶胞堆疊結構。未具有多行的記憶胞堆疊結構的多個溝槽，可以用於閘極替換製程中，以形成導電條帶堆疊結構中的導電條帶。
舉例而言，為了形成第一和第二導電條帶堆疊結構(例如，導電條帶堆疊結構2410和2420)，閘極替換製程可以包括以下步驟：                形成第一和第二犧牲條帶堆疊結構，第一和第二犧牲條帶堆疊結構的每一者，具有位於一基板上的一第一側壁和一第二側壁，第二導電條帶堆疊結構的第二側壁(例如，第二側壁2422)係位於第一導電條帶堆疊結構的第一側壁(例如，第一側壁2411)的相反一側。第一和第二犧牲條帶堆疊結構係藉由溝槽(例如，溝槽2415)來彼此隔離；                在第二犧牲條帶堆疊結構的第一側壁(例如第一側壁2421)上以及第一犧牲條帶堆疊結構的第二側壁(例如第二側壁2412)上形成半導體條帶。每一個半導體條帶具有配置來作為第一導線的一第一導電摻雜區、配置來作為第二導線的一第二導電摻雜區以及位於第一導電摻雜區和第二導電摻雜區之間的一第三區。其中，第三區具有記憶胞的通道的摻雜輪廓；                通過溝槽來移除第一犧牲條帶堆疊結構和第二犧牲條帶堆疊結構中的犧牲條帶，以形成多個開口；                通過溝槽，在半導體薄膜的側壁上的多個開口中形成用來作為多個電荷儲存結構(例如，電荷儲存結構2461)的材料層；以及                在多個開口中形成多個導電條帶(例如導電條帶WL(y,z))，使其與用來作為電荷儲存結構的材料層接觸。
第三實施例與第一實施例的另一個差異在於，在第三實施例中，單一半導體條帶設置在相鄰導電條帶堆疊結構(例如，導電條帶堆疊結構2420和2430)的側壁之間的溝槽(例如溝槽2425)中。與第1圖所繪示的第一實施例相比較，還包括一個隔離結構設置在二半導體條帶之間，位於相鄰導電條帶堆疊結構的側壁所定義的溝槽中。
第25圖係根據本說明書的一第四實施例所繪示的立體可堆疊AND快閃記憶體架構。其中，記憶胞堆疊結構係形成在多個交替排列的溝槽之中，且並未形成在具有記憶胞堆疊結構的多個交替排列的溝槽之間的多個溝槽之中。第四實施例描述用於執行積項和操作的立體記憶胞陣列2500。此外，這些記憶胞堆疊結構係設置在一扭轉陣列(twisted array)中，且記憶胞堆疊結構的交替排列的行(alternate rows)在位元線方向上彼此偏離，進而可以增加輸出線的密度。
如同參照第1圖的第一實施例，第四實施例中，立體記憶胞陣列中的記憶胞(例如，記憶胞160)係設置在記憶胞本體線與閘極線(例如閘極線WL(y, z-1)、WL(y, z)、WL(y, z+1))的交叉點上。閘極線包括藉由溝槽(例如溝槽115、125、135)所隔離的多個導電條帶堆疊結構(例如，導電條帶堆疊結構110、120、130、140)，記憶胞本體線係垂直地設置在溝槽中。記憶胞具有設置在記憶胞本體線與閘極線的交叉點上的電荷儲存結構(例如，電荷儲存結構161)。
記憶胞本體線包括半導體條帶，其具有配置來作為第一導線(例如，第一導線1111D)的一第一導電摻雜區、配置來作為第二導線(例如，第二導線1111S)的一第二導電摻雜區以及位於第一導電摻雜區與第二導電摻雜區之間的一第三區(例如第三區1111C)，具有記憶胞的通道的摻雜輪廓。隔離結構(例如隔離結構1190)係設置在半導體條帶之間。
複數條輸入線(例如，輸入線BLeven(1))係連接至記憶胞本體線中的第一導線(例如，第一導線1111D)。複數條輸出線(例如，輸出線SLeven(1))係連接至記憶胞本體線中的第二導線(例如，第二導線1111S)。
如第一實施例所述，第四實施例可以包括耦接至閘極線的閘極驅動器1940(如第19圖所繪示)、耦接至複數條輸入線的輸入驅動器1970(如第19圖所繪示)以及耦接至複數條輸出線的感測電路1950(如第19圖所繪示)。
第四實施例與第一實施例的差異在於，在第四實施例中，多行的記憶胞堆疊結構形成多個導電條帶堆疊結構(例如，導電條帶堆疊結構120和130)之間的多個交替排列的溝槽(例如，溝槽125)中。而並沒有多行的記憶胞堆疊結構形成在位於具有上述多行的記憶胞堆疊結構的交替排列的溝槽之間的溝槽(例如溝槽115、135)之中。如同參照第24圖的第三實施例，舉例而言，這些未具有多個行的記憶胞堆疊結構的多個溝槽可以用於閘極替換製程中，以形成導電條帶堆疊結構中的導電條帶。
兩相鄰的導電條帶堆疊結構(例如，導電條帶堆疊結構110、120)，二者間的溝槽(例如溝槽115)中，不具有多行的記憶胞堆疊結構，且在對應階層的多條閘極線(例如，閘極線WL(y,z))可以被耦接以進行閘極線解碼，以節省閘極線解碼電路(gate line decoding circuitry)的面積。
第26圖係根據本說明書所繪示的一第五實施例。其中，輸入線係與輸出線正交排列。第五實施例描述用於立體可堆疊NOR快閃記憶體架構中執行積項和操作的立體記憶胞陣列2600。
如同參照第1圖的立體可堆疊AND快閃記憶體架構，在第五實施例中，立體記憶胞陣列中的記憶胞(例如，記憶胞160)係設置在記憶胞本體線與多個閘極線(例如，閘極線WL(y, z-1)、WL(y, z)、WL(y, z+1))的交叉點上。閘極線包括藉由多個溝槽(例如，溝槽115、125、135)所隔離的多個導電條帶堆疊結構(例如，導電條帶堆疊結構110、120、130、140)，記憶胞本體線係垂直地設置在溝槽中。記憶胞具有設置在記憶胞本體線與閘極線的交叉點上的電荷儲存結構(例如，電荷儲存結構161)。
記憶胞本體線包括多個半導體條帶，其具有配置來作為第一導線(例如第一導線1111D)的第一導電摻雜區、配置來作為第二導線(例如第二導線1111S)的第二導電摻雜區以及位於第一導電摻雜區和第二導電摻雜區之間的一第三區(例如第三區1111C)，具有記憶胞的通道的摻雜輪廓。隔離結構(例如，隔離結構1190)係設置在半導體條帶之間。
複數條輸入線(例如，輸入線BLeven(1))係連接至記憶胞本體線中的第一導線(例如，第一導線1111D)。複數條輸出線(例如，輸出線SLeven(1))係連接至記憶胞本體線中的第二導線(例如，第二導線1111S)。
如第一實施例所述，第五實施例可以包括耦接至閘極線的閘極驅動器1940(如第19圖所繪示)、耦接至複數條輸入線的輸入驅動器1970(如第19圖所繪示)以極耦接至複數條輸出線的感測電路1950(如第19圖所繪示)。
與參照第1圖所述的第一實施例的差異在於，第五實施例包括與複數條輸入線(例如，輸入線BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))正交地排列的複數條輸出線(輸出線SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))。舉例而言，在第五實施例中，複數條輸入線可以沿著一第一方向(X方向)上的多個行延伸，其中導電條帶堆疊結構中的導電條帶(例如，閘極線WL(y, z))係沿著第一方向延伸，且在與第一方向直交的一第二方向(Y方向)上來排列，而複數條輸出線可以沿著與第一方向直交的第二方向延伸，且沿著第一方向排列。相較而言，第一實施例包括複數條輸入線與複數條輸出線皆沿著與第一方向直交的第二方向延伸，且皆沿著第一方向來排列。
在第五實施例中，複數條輸入線中的多條輸入線可以連接至位於記憶胞堆疊結構沿著行方向(X方向)上的各行的記憶胞本體線中的第一導線(例如第一導線1111D)，複數條輸出線中的多條輸出線可以被連接至位於記憶胞堆疊結構沿著直交於行方向的列方向(Y方向)上的各行的記憶胞本體線中的第二導線(例如，第二導線1111S)。
在第五實施例中，積項和操作可以藉由將從各種輸入線的輸出線上輸出的電流進行加總來實現。
如第26圖的實施例所示，積項和操作可以藉由將位於第一偶數輸出線SLeven(1)上的源電流(source current) 加總來實現。其中源電流係來自於第一偶數位元線(輸入線)BLeven(1)和第二偶數位元線(輸入線)BLeven(2)，並通過記憶胞堆疊結構的Z階層，位於記憶胞陣列的(y)行、(y+2)行和(x)列的記憶胞。積項和操作可以藉由將位於一第一奇數輸出線SLodd(1)上的源電流加總來實現。其中源電流係來自於第一奇數位元線(輸入線)BLodd(1)和第二奇數位元線(輸入線)BLodd(2)，並通過記憶胞堆疊結構的Z階層中，位於記憶胞陣列的(y+1)行、(y+3)行和(x+1)列的記憶胞。
如第26圖的實施例所示，積項和操作可以藉由將位於第二偶數輸出線SLeven(2)上的源電流加總來實現。其中源電流係來自於第一偶數位元線(輸入線)BLeven(1)和第二偶數位元線(輸入線)BLeven(2)，並通過記憶胞堆疊結構的Z階層，位於記憶胞陣列的(y)行、(y+2)行和(x+2)列的記憶胞。積項和操作可以藉由將位於第二奇數輸出線SLodd(2)上的源電流加總來實現。其中源電流係來自於第一奇數位元線(輸入線)BLodd(1)和第二奇數位元線(輸入線)BLodd(2)，並通過記憶胞堆疊結構的Z階層，位於記憶胞陣列的(y+1)行、(y+3)行和(x+3)列的記憶胞。
描述一種用於人工智慧應用的立體可堆疊NOR快閃記憶體架構，可以支持「內存積項和(in-memory sum-of-products)」計算的人工智慧應用的用於記憶體與人工智慧應用。具有高密度、高頻寬和NOR型隨機存取速度(NOR-type random access speed)，符合人工智慧記憶體(AI memory)的需求。此外，所述的立體可堆疊NOR快閃記憶體架構可用於具有高密度與低成本的快速隨機存取記憶體(fast random access memory)中。
請參照第27圖，第27圖係根據本說明書的一實施例所繪示的一種類神經網絡系統270簡化方塊圖。其中，此類神經網絡系統270可以用於執行多次反覆的用於積項和操作。類神經網絡系統270包括記憶體元件280以及控制器271。記憶體元件280包括立體記憶胞陣列100、閘極驅動器272、輸入驅動器273、複數條輸入線(例如輸入線BLeven(1)和BLodd(1))、感測電路(sensing circuit)274及緩衝電路275。
立體記憶胞陣列100 (如第1圖至第2B圖所述)具有複數個記憶胞(例如記憶胞210和220)，設置在複數條記憶胞本體線與複數條閘極線(例如閘極線 WL(y-1, z)和 WL(y+1, z))的複數個交叉點上，其中這些記憶胞210和220具有複數個可寫入電導。在本說明書的一些實施例中，立體記憶胞陣列100可以是包括具有垂直通道的非揮發性記憶體(non-volatile memory)，例如NAND型快閃記憶體(NAND flash memory)或NOR型快閃記憶體(NOR flash memory)。
閘極驅動器272耦接至這些閘極線WL(y-1, z)和WL(y+1, z)，用來施加複數個控制閘極電壓，其中這些控制閘極電壓係結合這些記憶胞210和220的可寫入電導，用以對應積項和操作中複數個乘積項的複數個權重Wxyz 。輸入驅動器273用來對立體記憶胞陣列100中的記憶胞210和220施加複數個電壓，以對應複數個輸入變數VBL(x) 。
每一條輸入線BLeven(1)和BLeven(2)將一條記憶胞本體線連接至輸入驅動器273，用以輸入一個輸入變數。感測電路274通過不同的輸出線(例如，輸出線SLeven(1)和SLeven (2))連接至每一條記憶胞本體線，用來感測通過每一條記憶胞本體線的電流276A和276B，以對應一個乘積項。在本說明書的一些實施例中，輸入線BLeven(1)和BLeven(2)可以是立體記憶胞陣列100的複數條位元線；輸出線SLeven(1)和SLeven(2) 可以是立體記憶胞陣列100的複數條源極線；感測電路274可以包括一電壓感測感測放大器。
緩衝電路274耦接至感測電路274，以儲存每一個被閘極線 WL(y-1, z)和 WL(y+1, z)選取之記憶胞210和220所對應的乘積項。控制器用271則是用來控制記憶體元件100，將每一個被選取記憶胞210和220所對應的乘積項進行加總，以得到積項和。在本說明書的一些實施例中，緩衝電路274可以是一種頁面緩衝器(page buffer)，其可以包含一栓鎖(latch)電路和一靜態隨機存取記憶體(Static Random-Access Memory，SRAM)其中至少一者。
請參照第28A圖和第28B圖，第28A圖係根據第27圖所繪示的類神經網絡系統270等效電路圖；第28B圖係根據第28A圖所繪示的類神經網絡系統270簡化等效電路圖。在執行積項和操作時，可以對被選取(ON)的閘極線WL(y+1, z)施加電壓為+3伏特(V)的偏壓，並且可以對輸出線SLeven(1)和SLeven(2)施加電壓為0V的偏壓。可以對輸入線BLeven(1)和BLeven(2)施加一個範圍的電壓(例如，+0.3V、+0.6V、+0.2V、+0.5V)，用以代表輸入值VBL(x) ，並以被選取記憶胞210和220的可寫入電導值作為權重因數Wxyz ，則由感測電路274所量測出來的電流值276A和276B即是每一個被選取記憶胞210和220的乘積項VBL(x)* Wxyz 。
在本實施例中，記憶體元件280僅具有一個感測電路274和一個緩衝電路275。其中，被選取記憶胞210和220的乘積項，係在感測電路274或緩衝電路275中進行加總，以得到積項和。感測電路274在獲取被選取記憶胞210和220的乘積項同時，將每一該對應的乘積項當作複數個第二輸入變數277A和277B，分別經由的同一條輸入線BLeven(1)和BLeven(2)對應地再輸入記憶體元件280之中，以執行另一次的積項和操作。換言之，此處所謂同一條輸入線，係指連接用來獲取與第二輸入變數277A和277B相同之電流值276A和276B之對應記憶胞本體線的輸入線BLeven(1)和BLeven(2)
請參照第29圖，第29圖係根據本說明書的另一實施例所繪示的類神經網絡系統270簡化等效電路圖。第29圖所繪示的等效電路圖大致與第28B圖所繪示者相同，差別在於記憶體元件280包含負數個感測電路(例如，感測電路274A和274B)以及複數個緩衝電路(例如，緩衝電路275A和275B)。每一條輸出線SLeven(1)或SLeven(2)連接一個感測電路274A或274A；且該感測電路274A或274B和一個緩衝電路275A或275B對應耦接。
在本實施例中，藉由感測電路274A或274B可分別量測出通過被選取記憶胞210和220的電流值276A和276B (即每一個被選取記憶胞210和220的乘積項)，並分別儲存於個別的緩衝電路275A或275B中。感測電路274A和274B在獲取被選取記憶胞210和220的乘積項同時，可以將對應的乘積項當作複數個第二輸入變數277A和277B，分別經由的同一條輸入線BLeven(1)和BLeven(2)對應地再輸入記憶體元件280之中，以執行另一次的積項和操作。
另外在本實施例中，每一個被選取記憶胞210和220的乘積項，並未在記憶體元件280所內建的感測電路274A和274B或緩衝電路275A和275B中進行加總，而是在記憶體元件280的一外部電路進行，以計算積項和。例如，類神經網絡系統270可以更包括一個邏輯電路278，耦接於記憶體元件280和控制器271上，可以響應控制器271的指令，將儲存於緩衝電路275A和275B中的乘積項進行加總，以得到積項和。在本說明書的一些實施例中，邏輯電路278可以是例如，通用電路、特殊用途應用電路或被立體記憶胞陣列100所支持，可以提供系統單晶片功能性的組合模組。根據上述實施例，提供一種具有垂直通道結構的立體記憶體元件的類神經網絡系統。利用立體記憶體元件既有的感測讀取特性來進行積相合操作。其中，輸入變數係經由複數條輸入線(位元線)輸入立體記憶體結構，並藉由閘極線來選取記憶胞，並藉由記憶體內建的感測電路讀取通過所選記憶胞的電流，並將其儲存於內建的緩衝電路中。通過所選記憶胞的電流即為積項和操作的乘積項，而被選取記憶胞的電導值即為每一乘積項的權重。這些乘積項可以在感測電路或緩衝電路中直接加總，或者藉由外部的邏輯電路進行加總，而計算出積項和。
另外，感測電路在被選取記憶胞的乘積項同時，將每一對應的乘積項當作複數個第二輸入變數，分別經由的同一條輸入線對應地再輸入記憶體元件之中，以執行另一次的積項和操作。由於立體記憶體元件可以執行全部或部分的積項和操作，減少資料在記憶體和中央處理器之間的往復存取，有助於大幅減少類神經網絡運算時間。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:立體記憶胞陣列110、120、130、140、2410、2420、2430、2440:導電條帶堆疊結構310、320、510:導電條帶115、125、135、2415、2425、2435:溝槽111、121、1111a、1113a、2411、2421:第一側壁112、122、1111b、1113b、2412、2422:第二側壁160、1511、1512、1521、1522、2460:記憶胞161、351、352、2461:電荷儲存結構191、1301:第一層間連接器192、1302:第二層間連接器210:第一記憶胞220:第二記憶胞225:兩個堆疊230:第三記憶胞270:類神經網絡系統271:控制器272:閘極驅動器273:輸入驅動器274、274A、274B:感測電路275、275A、275B:緩衝電路276A、276B:記憶胞本體線的電流277A、277B:第二輸入變數278:邏輯電路280:記憶體元件311、321:第一垂直導線312、322:第二垂直導線313、323、1111C、1113C:第三區331、1111DP:第一導電單元332、1111SP:第二導電單元340、1190:隔離結構360、520:絕緣條(insulating strips)411、412、1940:閘極驅動器420:輸入驅動器430:感測電路610:材料層710:半導體材料層810:半導體薄膜910:絕緣體1010:半導體材料1110a:第一半導體條帶1110b:第二半導體條帶1111、1113:島(island)1111D、1111D2、1113D:第一導線1111S、1111S2、1113S:第二導線1120:偏離1410:形成藉由多個溝槽所隔離的複數個導電條帶堆疊結構，使每一個導電條帶堆疊結構具有一第一側壁與一第二側壁1420:在導電條帶堆疊結構的第一側壁與第二側壁上形成用來作為資料儲存結構的材料層1430:形成半導體薄膜，使其與用來作為資料儲存結構的材料層接觸1440:在溝槽中的半導體薄膜之間填充絕緣體1450:進行回蝕，並使用位於絕緣體上方的半導體材料來填充凹部，且連接位於第一導電條帶堆疊結構的第一側壁上的半導體薄膜與第二導電條帶堆疊結構第二側壁上的半導體薄膜。1460:蝕刻開孔穿過用來作為資料儲存結構的材料層、半導體薄膜、隔離結構、隔離結構上的半導體材料，以在第一導電條帶堆疊結構和第二導電條帶堆疊結構之間形成多個島1470:摻雜多個島的第一側壁與第二側壁上的第一半導體條帶與第二半導體條帶，以形成第一導電摻雜區、第二導電摻雜區與位於第一導電摻雜區和第二導電摻雜區之間的第三區。1480:形成複數條輸入線，連接至記憶胞本體線中的第一導線1490:形成複數條輸出線，連接至多憶胞本體線中的第二導線1450、1460、1470、1480、1490:步驟1501:讀電流1521C:通道1551、1552、1553、1554:電流1900:積體電路裝置1905:資料匯流排1910:控制邏輯1920:偏壓配置供給電壓1930、1953、1985、1993:匯流排1945、WL(y, z-1)、WL(y, z)、WL(y, z+1)、WL(y+1, z-1)、WL(y+1, z)、WL(y+1, z+1)、WL(y+2, z-1)、WL(y+2, z)、WL(y+2, z+1)、WL(y+3, z-1)、WL(y+3, z)、WL(y+3, z+1):閘極線1950:感測電路1955、SL(1)、SL(2)、SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2):輸出線1960、2300、2400、2500、2600:具有多個記憶胞的3D陣列1965、BL(1)、BL(2)、BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2):輸入線1970:輸入驅動器1975:線路1980:感測放大器1990:緩衝電路1991:輸入/輸出電路d:厚度Lg:通道長度Tsi:通道厚度W:通道寬度x、x+1、x+2、x+3:列X-pitch:X-間距Y-pitch:Y-間距
第1圖係繪示一種立體記憶體元件的透視圖，包括一立體記憶胞陣列，用於執行立體可堆疊AND快閃記憶體架構中的積項和操作。
第2圖係繪示第1圖所示立體記憶胞陣列中的4行4列的16個記憶胞堆疊結構的布局視圖(layout view)。
第2A圖係繪示第1圖所示的立體記憶體元件的例示設計規範 (example design rule)。
第3圖係繪示位於相鄰二記憶胞堆疊結構中多個記憶胞的結構放大圖。其中這些記憶胞係設置在相鄰二記憶胞堆疊結構之間的一溝槽或開口的側壁上。
第4圖係繪示4行16列的64個記憶胞以及耦接至複數條輸出線的一感測電路的布局視圖。
第5至13圖係繪示製造包括用於執行積項和操作的立體記憶胞陣列的記憶體元件的製程結構透視圖。
第14A圖與第14B圖係繪示製造包括用於執行積項和操作的立體記憶胞陣列的記憶體元件流程圖。
第15圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於進行積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一積項和操作範例。
第16圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於進行積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一讀取操作範例。
第17圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一寫入操作(program operation)範例。
第18圖係繪示藉由參照用來作為記憶體的立體記憶胞陣列或藉由讀取用於積項和操作的立體記憶胞陣列中的記憶胞狀態所進行的一抹除操作範例。
第19圖係繪示包括用於執行積項和操作的立體記憶胞陣列的積體電路元件的一種簡化晶片方塊圖。
第20圖係繪示用於執行積項和操作的立體記憶胞陣列中的記憶胞的Id-Vg特性圖。
第21圖係繪示用於執行積項和操作的立體記憶胞陣列中的記憶胞的Id-Vd特性圖。
第22圖係繪示用於執行積項和操作的立體記憶胞陣列的電導分佈估計圖。
第23圖係根據本說明書的一第二實施例所繪示的立體可堆疊AND快閃記憶體架構。
第24圖係根據本說明書的一第三實施例所繪示的立體可堆疊AND快閃記憶體架構。
第25圖係根據本說明書的一第四實施例所繪示的立體可堆疊AND快閃記憶體架構。
第26圖係根據本說明書的一第五實施例所繪示的立體可堆疊NOR快閃記憶體架構。
第27圖係根據本說明書的一實施例所繪示的一種類神經網絡系統簡化方塊圖。
第28A圖係根據本說明書的一實施例繪示第27圖之類神經網絡系統的等效電路圖。
第28B圖係根據第28A圖所繪示的類神經網絡系統簡化等效電路圖。
第29圖係根據本說明書的另一實施例繪示的類神經網絡系統簡化等效電路圖。
280:記憶體元件
270:類神經網絡系統
271:控制器
274:感測電路
275:緩衝電路
276A、276B:記憶胞本體線的電流
277A、277B:第二輸入變數
278:邏輯電路
BLeven(1)、BLodd(1):輸入線
SLeven(1)、SLodd(1):輸出線
WL(y,z)、WL(y+1,z)、WL(y-1,z)、WL(y-2,z):閘極線

Claims (8)

  1. 一種類神經網絡(Neural Network，NN)系統，用於執行一積項和(sum-of-products)操作，包括： 一記憶體元件，包括： 一立體記憶胞陣列，具有複數個記憶胞，設置在複數條記憶胞本體線(cell body lines)與複數條閘極線的複數個交叉點(cross-points)上，其中該些記憶胞具有複數個可寫入電導(programmable conductances)； 一閘極驅動器(gate driver)，耦接至該些閘極線，用來施加複數個控制閘極電壓(control gate voltages)，其中該些控制閘極電壓係結合該些記憶胞的該些可寫入電導，用以對應該積項和操作中複數個乘積項(terms)的複數個權重； 一輸入驅動器(input driver)，用來對該些記憶胞施加複數個電壓，以對應複數個輸入變數； 複數條輸入線，將該些記憶胞本體線連接至該輸入驅動器，用以輸入該些輸入變數； 一感測電路(sensing circuit)，連接至該些記憶胞本體線，用來感測通過該些記憶胞本體線之一者的一電流，作為該些乘積項中的一對應乘積項；以及 一緩衝電路，耦接至該感測電路，以儲存該對應乘積項；以及 一控制器，耦接至該記憶體元件，用來控制該記憶體元件，將該些乘積項進行加總，以計算該積項和。
  2. 如申請專利範圍第1項所述之類神經網絡系統，其中該感測電路在獲取該些乘積項時，感測電路將應些乘積項當作一第二輸入變數，經由該些輸入線中對應於該些記憶胞本體線的複數個相同輸入線，輸入該記憶體元件，以執行另一積項和操作。
  3. 如申請專利範圍第1項所述之類神經網絡系統，其中該些乘積項係在該感測電路或該緩衝電路進行加總。
  4. 如申請專利範圍第3項所述之類神經網絡系統，其中將通過該些記憶胞本體線的複數個該電流進行加總，以形成一電流總和對應該積項和。
  5. 如申請專利範圍第1項所述之類神經網絡系統，其中該記憶體元件更包括複數條輸出線，每一該些輸出線將該些記憶胞本體線之一者連接至該感測電路。
  6. 如申請專利範圍第1項所述之類神經網絡系統，其中該記憶體元件更包括複數個感測電路和複數個緩衝電路，每一該些感測電路連接至該些記憶胞本體線之一者，用來感測該對應乘積項，且每一該些緩衝電路耦接至該些感測電路之一者，用來儲存該對應乘積項。
  7. 如申請專利範圍第6項所述之類神經網絡系統，更包括一邏輯電路，響應該控制器的一指令，將儲存於該些緩衝電路中的多個該對應乘積項進行加總。
  8. 如申請專利範圍第1項所述之類神經網絡系統，其中該緩衝電路包括一栓鎖(latch)電路和一靜態隨機存取記憶體(Static Random-Access Memory，SRAM)其中至少一者。
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