CN111105021B - 类神经网络系统 - Google Patents

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Abstract

一种类神经网络系统，执行积项和操作，包括存储器元件及控制器，存储器元件包括：立体存储单元阵列，具有多个存储单元具有多个可写入电导；栅极驱动器耦接至栅极线，施加多个控制栅极电压结合可写入电导，对应多个乘积项的多个权重；输入驱动器对存储单元施加多个电压，以对应多个输入变量；多条输入线将存储单元本体线连接至输入驱动器；感测电路连接至存储单元本体线，以感测通过每一条存储单元本体线的电流，对应其中一个乘积项；和缓冲电路，耦接至感测电路，以储存对应的乘积项。控制器耦接至存储器元件，用来控制存储器元件，将乘积项加总以计算积项和。

Description

类神经网络系统
技术领域
本发明涉及一种可以用于执行积项和(sum-of-products)操作的电路，特别是一种应用此电路的类神经网络(Neural Network，NN)系统。
背景技术
在神经形态工程学(neuromorphic computing systems)、机器学习系统(machinelearning systems)以及用于某一些以线性代数为基础式运算的电路中，积项和函数可能是一个重要的组成部分。此函数可以用算式表示如下：
此算式中，每一个乘积项是一个输入变量Xi与一个权重Wi二者的乘积。其中，权重Wi在这些乘积项(terms)中是可变化的，例如权重Wi可以对应输入变量Xi的系数改变而产生变化。
积项和函数可以被理解为一种使用交叉点阵列架构(cross-point arrayarchitectures)的电路操作。其中阵列架构中多个存储单元的电子特性(electricalcharacteristics)可以实现此函数。
在高速运算中实施，需要有一个非常大的阵列，以使多个操作可以被平行地执行，或者可以对非常大的积项和级数(sum-of-products series)进行运算。
因此有需要提供一种适用于在大型阵列中实施积项和操作的结构。
发明内容
一种类神经网络(Neural Network，NN)系统，用于执行积项和(sum-of-products)操作，包括存储器元件以及控制器。存储器元件包括：立体存储单元阵列、栅极驱动器(gatedriver)、输入驱动器(input driver)、多条输入线、感测电路(sensing circuit)、缓冲电路。立体存储单元阵列具有多个存储单元，设置在多条存储单元本体线(cell body lines)与多条栅极线的多个交叉点(cross-points)上，其中这些存储单元具有多个可写入电导(programmable conductances)。栅极驱动器耦接至这些栅极线，用来施加多个控制栅极电压(control gate voltages)，其中这些控制栅极电压结合这些存储单元的可写入电导，用以对应积项和操作中多个乘积项(terms)的多个权重。输入驱动器用来对立体存储单元阵列中的存储单元施加多个电压，以对应多个输入变量。输入线存储单元本体线连接至输入驱动器，用以输入这些输入变量；感测电路连接至存储单元本体线，用来感测通过存储单元本体线之一者的一电流，以对应这些乘积项中的一个对应乘积项。缓冲电路耦接至感测电路，以储存此一对应乘积项。控制器用来控制存储器元件，将这些乘积项进行加总，以计算积项和。
根据上述实施例，提供一种具有垂直通道结构的立体存储器元件的类神经网络系统。利用立体存储器元件既有的感测读取特性来进行积项和操作。其中，输入变量系经由多条输入线(位线)输入立体存储器结构，并通过栅极线来选取存储单元，并通过存储器内建的感测电路读取通过所选存储单元的电流，并将其储存于内建的缓冲电路中。通过所选存储单元的电流即为积项和操作的乘积项，而被选取存储单元的电导值即为每一乘积项的权重。这些乘积项可以在感测电路或缓冲电路中直接加总，或者通过外部的逻辑电路进行加总，而计算出积项和。
另外，感测电路在被选取存储单元的乘积项同时，将每一对应的乘积项当作多个第二输入变量，分别经由的同一条输入线对应地再输入存储器元件之中，以执行另一次的积项和操作。由于积项和操作可以直接在存储器元件中或部分在存储器元件中进行，可以减少数据在存储器和中央处理器之间的往复读取，有助于大幅减少类神经网络运算时间。
为了让本发明其他方面及优点更明显易懂，特举出下述的附图、详细的说明书来进行说明。
附图说明
图1绘示一种立体存储器元件的透视图，包括一立体存储单元阵列，用于执行立体可堆叠AND闪存架构中的积项和操作。
图2绘示图1所示立体存储单元阵列中的4行4列的16个存储单元堆叠结构的布局视图(layout view)。
图2A绘示图1所示的立体存储器元件的例示设计规范(example design rule)。
图3绘示位于相邻二存储单元堆叠结构中多个存储单元的结构放大图。其中这些存储单元设置在相邻二存储单元堆叠结构之间的一沟道或开口的侧壁上。
图4绘示4行16列的64个存储单元以及耦接至多条输出线的一感测电路的布局视图。
图5至13绘示制造包括用于执行积项和操作的立体存储单元阵列的存储器元件的工艺结构透视图。
图14A与图14B绘示制造包括用于执行积项和操作的立体存储单元阵列的存储器元件流程图。
图15绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于进行积项和操作的立体存储单元阵列中的存储单元状态所进行的一积项和操作范例。
图16绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于进行积项和操作的立体存储单元阵列中的存储单元状态所进行的一读取操作范例。
图17绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的一写入操作(program operation)范例。
图18绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的一抹除操作范例。
图19绘示包括用于执行积项和操作的立体存储单元阵列的集成电路元件的一种简化芯片方块图。
图20绘示用于执行积项和操作的立体存储单元阵列中的存储单元的Id-Vg特性图。
图21绘示用于执行积项和操作的立体存储单元阵列中的存储单元的Id-Vd特性图。
图22绘示用于执行积项和操作的立体存储单元阵列的电导分布估计图。
图23为根据本说明书的一第二实施例所绘示的立体可堆叠AND闪存架构。
图24为根据本说明书的一第三实施例所绘示的立体可堆叠AND闪存架构。
图25为根据本说明书的一第四实施例所绘示的立体可堆叠AND闪存架构。
图26为根据本说明书的一第五实施例所绘示的立体可堆叠NOR闪存架构。
图27为根据本说明书的一实施例所绘示的一种类神经网络系统简化方块图。
图28A为根据本说明书的一实施例绘示图27的类神经网络系统的等效电路图。
图28B为根据图28A所绘示的类神经网络系统简化等效电路图。
图29为根据本说明书的另一实施例绘示的类神经网络系统简化等效电路图。
【符号说明】
100：立体存储单元阵列
110、120、130、140、2410、2420、2430、2440：导电条带堆叠结构
310、320、510：导电条带
115、125、135、2415、2425、2435：沟道
111、121、1111a、1113a、2411、2421：第一侧壁
112、122、1111b、1113b、2412、2422：第二侧壁
160、1511、1512、1521、1522、2460：存储单元
161、351、352、2461：电荷储存结构
191、1301：第一层间连接器
192、1302：第二层间连接器
210：第一存储单元
220：第二存储单元
225：两个堆叠
230：第三存储单元
270：类神经网络系统
271：控制器
272：栅极驱动器
273：输入驱动器
274、274A、274B：感测电路
275、275A、275B：缓冲电路
276A、276B：存储单元本体线的电流
277A、277B：第二输入变量
278：逻辑电路
280：存储器元件
311、321：第一垂直导线
312、322：第二垂直导线
313、323、1111C、1113C：第三区
331、1111DP：第一导电单元
332、1111SP：第二导电单元
340、1190：隔离结构
360、520：绝缘条(insulating strips)
411、412、1940：栅极驱动器
420：输入驱动器
430：感测电路
610：材料层
710：半导体材料层
810：半导体薄膜
910：绝缘体
1010：半导体材料
1110a：第一半导体条带
1110b：第二半导体条带
1111、1113：岛(island)
1111D、1111D2、1113D：第一导线
1111S、1111S2、1113S：第二导线
1120：偏离
1410：形成通过多个沟道所隔离的多个导电条带堆叠结构，使每一个导电条带堆叠结构具有一第一侧壁与一第二侧壁
1420：在导电条带堆叠结构的第一侧壁与第二侧壁上形成用来作为数据储存结构的材料层
1430：形成半导体薄膜，使其与用来作为数据储存结构的材料层接触
1440：在沟道中的半导体薄膜之间填充绝缘体
1450：进行回蚀，并使用位于绝缘体上方的半导体材料来填充凹部，且连接位于第一导电条带堆叠结构的第一侧壁上的半导体薄膜与第二导电条带堆叠结构第二侧壁上的半导体薄膜。
1460：蚀刻开孔穿过用来作为数据储存结构的材料层、半导体薄膜、隔离结构、隔离结构上的半导体材料，以在第一导电条带堆叠结构和第二导电条带堆叠结构之间形成多个岛
1470：掺杂多个岛的第一侧壁与第二侧壁上的第一半导体条带与第二半导体条带，以形成第一导电掺杂区、第二导电掺杂区与位于第一导电掺杂区和第二导电掺杂区之间的第三区。
1480：形成多条输入线，连接至存储单元本体线中的第一导线
1490：形成多条输出线，连接至多忆胞本体线中的第二导线
1450、1460、1470、1480、1490：步骤
1501：读电流
1521C：通道
1551、1552、1553、1554：电流
1900：集成电路装置
1905：数据总线
1910：控制逻辑
1920：偏压配置供给电压
1930、1953、1985、1993：总线
1945、WL(y，z-1)、WL(y，z)、WL(y，z+1)、WL(y+1，z-1)、WL(y+1，z)、WL(y+1，z+1)、WL(y+2，z-1)、WL(y+2，z)、WL(y+2，z+1)、WL(y+3，z-1)、WL(y+3，z)、WL(y+3，z+1)：栅极线
1950：感测电路
1955、SL(1)、SL(2)、SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2)：输出线
1960、2300、2400、2500、2600：具有多个存储单元的3D阵列
1965、BL(1)、BL(2)、BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2)：输入线
1970：输入驱动器
1975：线路
1980：感测放大器
1990：缓冲电路
1991：输入/输出电路
d：厚度
Lg：通道长度
Tsi：通道厚度
W：通道宽度
x、x+1、x+2、x+3：列
X-pitch：X-间距
Y-pitch：Y-间距
具体实施方式
以下叙述仅参照特定的结构实施例与方法的例示。必须理解的是，其并无意图将本发明限定为具体揭露的实施例与方法，其他特征、元件、方法与实施例仍可用来实现本发明。所述的较佳实施例以说明本发明的技术内容，并非用以限定本发明的保护范围，其当视申请专利范围所界定者为准。本领域技术人员可根据如下所述的说明书来作各种等效变化。
图1绘示一种立体存储器元件的透视图，包括一立体存储单元阵列100，用于执行立体可堆叠AND闪存架构。
位于立体存储单元阵列100中的多个存储单元(例如存储单元160)设置在多条垂直线与多条水平线的交叉点上。这些存储单元具有可写入电导，使用设置在多条垂直线与多条水平线的交叉点上的多个电荷储存结构161来实现。可写入电导也可以使用其他类型的存储器技术来实现。多条垂直线与多条水平线的其中一者可以包括多条存储单元本体线，多条垂直线与多条水平线的另一者可以包括多条栅极线(例如栅极线WL(y，z-1)、WL(y，z)、WL(y，z+1))。在本实施例中，这些垂直线即是存储单元本体线。
在本实施例中，每一条存储单元本体线包括沿着这些存储单元本体线平行延伸的第一导线与第二导线(例如第一导线1111D与第二导线1111S)。多个存储单元本体设置在存储单元本体线与栅极线的多个交叉点上。存储单元本体连接在第一导线与第二导线之间，且配置来作为立体存储单元阵列的存储单元位于第一导线和第二导线之中的第一源/漏极端和第二源/漏极端，以及配置来作为立体存储单元阵列位于第一导线与第二导线之间的一第三区(例如第三区1111C)中的存储单元的通道。每一条栅极线，包括配置来作为立体存储单元阵列中的存储单元控制栅极的一导体，且邻接位于栅极线与存储单元本体线的交叉点上的电荷储存结构。
多条输入线(例如输入线BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))连接至存储单元本体线中的多条第一导线(例如第一导线1111D与1113D)。多条输出线(例如输出线SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))连接至存储单元本体线中的多条第二导线(例如第二导线1111S与1113S)。第一层间连接器(interlayer connectors)(例如第一层间连接器191)可以将输入线(例如输入线BLodd(2))连接至存储单元本体线中的第一导线，且第二层间连接器(例如第二层间连接器192)可以将输出线(例如输出线SLodd(2))连接至存储单元本体线中的第二导线。
一般而言，立体存储单元阵列可以包括数目为X的输入线、位于存储单元Z层的每一存储单元阶层中数目为Y的栅极线。因此，存储单元堆叠结构耦接至其中一条输入线(例如输入线BLeven(2))、耦接至Z阶层中的每一存储单元阶层中的多条栅极线(例如栅极线WL(y，z-1)、WL(y，z)、WL(y，z+1))，且包括Z个相互平行的存储单元位于其中一条输入线与其中一条输出线之间。对于积项和操作的执行而言，一个存储单元堆叠结构中的电流，为积项和的输入值X(y)乘以此存储单元堆叠结构中的Z个存储单元的权重W(xyz)。
存储单元本体线包括多个半导体条带，其具有配置来作为第一导线(例如第一导线1111D与第一导线1113D)的一第一导电掺杂区、配置来作为第二导线(例如第二导线1111S与第二导线1113S)的一第二导电掺杂区以及位于第一导电掺杂区和第二导电掺杂区之间的一第三区(例如第三区1111C、第三区1113C)。其中，第三区具有存储单元的通道的掺杂轮廓。
立体存储单元阵列包括位于多条垂直线中的多条垂直线之间的多个隔离结构(例如隔离结构1190)，设置在多个栅极线堆叠结构(stacks of gate lines)之间的多个沟道中。
在另一实施例中，多条垂直线中的多条垂直线为多条栅极线。存储单元本体线包括通过多个沟道所隔离的多个半导体条带堆叠结构，这些半导体条带具有配置来作为第一导线的一第一导电掺杂区、配置来作为第二导线的一第二导电掺杂区以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区。其中，第三区具有存储单元的通道的掺杂轮廓。栅极线包括垂直地设置在多个沟道中的多个导电条带。
此存储器元件可以包括多个半导体条带，垂直地设置并与位于导电条带堆叠结构的第一侧壁与第二侧壁之上的多个电荷储存结构接触。这些半导体条带可以具有配置来作为第一垂直导线的一第一导电掺杂区、配置来作为第二垂直导线的一第二导电掺杂区以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区。其中，第三区具有存储单元堆叠结构中的存储单元的通道的掺杂轮廓。
存储单元堆叠结构中的存储单元可以具有位于第一垂直导线中的第一载流终端(current carrying terminals)、位于第二垂直导线中的第二载流终端、位于半导体条带第三区中的通道以及位于导电条带堆叠结构的导电条带中的栅极。
此存储器元件可以包括一第一导电单元及一第二导电单元。其中，第一导电单元连接多个半导体条带中的一第一半导体条带的第一垂直导线与多个半导体条带中的一第二半导体条带中的第一垂直导线；第二半导体条带通过一隔离结构与第一半导体条带分离。第二导电单元连接第一半导体条带中的第二垂直导线与第二半导体条带中的第二垂直导线。
此存储器元件可以包括将多条输入线连接至各自的第一导电单元的第一层间连接器，以及将多条输出线连接至各自的第二导电单元的第二层间连接器。
图2绘示图1所示立体存储单元阵列中的4行4列的16个存储单元堆叠结构，在Z层存储单元阶层中的一给定(z)阶层中的布局视图。
栅极线是使用沿着X-方向延伸，且在Z层存储单元阶层中的一给定(z)阶层中排列成行(y、y+1、y+2、y+3)的多条字线(例如栅极线WL(y，z)、WL(y+1，z)、WL(y+2，z)、WL(y+3，z))来实现。输入线是使用沿着Y方向延伸，排列成列(例如x列、x+1列、x+2列、x+3列)，且覆盖在存储单元阵列上的多条位线(例如输入线BLeven(1)、BLodd(1)、BLeven(2)及BLodd(2))来实现。输出线是使用覆盖于存储单元阵列上的多条源极线(例如输出线SLeven(1)、SLodd(1)、SLeven(2)和SLodd(2))来实现。举例而言，输出线SLeven(2)与(x+2)列中的输入线BLeven(2)成对，输出线SLodd(2)与(x+3)列中的输入线BLodd(2)成对。
如图2所绘示的实施例，存储单元阵列的Z层存储单元阶层中的第一存储单元堆叠结构，位于存储单元阵列一给定的(y)行与一给定的(x)列上，且包括位于给定的(z)阶层中的一第一存储单元210。第一存储单元堆叠结构中的第一垂直连接器连接至在给定的(x)列上的一对应输入线BLeven(1)，第一存储单元堆叠结构中的第二垂直导线连接至在给定的(x)列上的一输出线SLeven(1)。
第一存储单元堆叠结构中的第一存储单元210具有一第一载流终端(例如椭圆形第一存储单元210内的D)、一第二载流终端(例如椭圆形第一存储单元210内的S)、半导体条带中的一水平通道(例如椭圆形第一存储单元210内的C)以与门极线WL(y，z)中的一栅极。其中，第一载流终端位于第一存储单元堆叠结构中的第一垂直导线内；第二载流终端位于第一存储单元堆叠结构中的第二垂直导线中。
存储单元阵列的Z层存储单元阶层中的第二存储单元堆叠结构，位于存储单元阵列的一给定(y)行与一给定(x+1)列中，且包括位于给定的(z)阶层中的第二存储单元220。第二存储单元堆叠结构包括第一垂直导线以及第二垂直导线(例如图3的第一垂直导线311与第二垂直导线312)，位于包含有栅极线WL(y，z)的第一导电条带堆叠结构的第二侧壁112上。第二存储单元堆叠结构中的第一垂直连接器连接至位于给定的(x+1)列上的一对应输入线BLodd(1)；第二存储单元堆叠结构中的第二垂直导线连接至位于给定的(X+1)列上的一输出线SLodd(1)。
第二存储单元堆叠结构中的第二存储单元220具有一第一载流终端(例如椭圆形第二存储单元220内的D)、一第二载流终端(例如椭圆形第二存储单元220内的S)、第二半导体条带中的一水平通道(例如椭圆形第二存储单元220内的C)、以与门极线WL(y，z)中的一栅极。其中，第一载流终端具有第二存储单元堆叠结构中的第一垂直导线中；第二载流终端具有第二存储单元堆叠结构中的第二垂直导线。
存储单元阵列的Z层存储单元阶层中的第三存储单元堆叠结构，位于存储单元阵列一给定的(y+1)行与一给定的(x+1)列上，且包括第三存储单元230。第三存储单元堆叠结构包括第一垂直导线321以及第二垂直导线322(见图3)，位于包含有栅极线WL(y+1，z)的第二导电条带堆叠结构的第一侧壁121上。第三存储单元堆叠结构中的第一垂直连接器连接至位于给定的(x+1)列上的对应输入线BLodd(1)，第三存储单元堆叠结构中的第二垂直导线连接至位于给定的(x+1)列上的输出线SLodd(1)。
第三存储单元堆叠结构中的第三存储单元230具有第一载流终端(例如椭圆形第三存储单元230内的D)、第二载流终端(例如椭圆形第三存储单元230内的S)、第三半导体条带中的一水平通道(例如椭圆形第三存储单元230内的C)以与门极线WL(y+1，z)中的一栅极。其中，第一载流终端位于第三存储单元堆叠结构中的第一垂直导线中；第二载流终端位于第三存储单元堆叠结构中的第二垂直导线中。
隔离结构340(如图3所绘示)设置在第二存储单元堆叠结构和第三存储单元堆叠结构之间。第二存储单元堆叠结构包括第一存储单元220，位于包含有栅极线WL(y，z)的第一导电条带堆叠结构的第二侧壁112上；第三存储单元堆叠结构包括第三存储单元230，位于包含有栅极线WL(y+1，z)的第二导电条带堆叠结构的第一侧壁121上。
包含有位于第一导电条带堆叠结构的第一侧壁上的第一存储单元210的第一存储单元堆叠结构，沿着方向(X方向)偏离包含有位于第一导电条带堆叠结构的第二侧壁122上的第二存储单元220的第二存储单元堆叠结构。其中，第一导电条带堆叠结构的导电条带沿着此方向(X方向)延伸。
所述的偏离是指，第一存储单元堆叠结构中的第一垂直导线(例如椭圆形第一存储单元210内的D)，沿着第一导电条带堆叠结构中的导电条带延伸方向，设置在第一垂直导线与第二存储单元堆叠结构中的第二垂直导线(例如椭圆形第二存储单元220内的D和S)之间。
此外，所述的偏离是指，第二存储单元堆叠结构中的第二垂直导线(例如椭圆形第二存储单元220内的S)，沿着第一导电条带堆叠结构中的导电条带延伸方向，设置在第一垂直导线与第一存储单元堆叠结构中的第二垂直导线(例如椭圆形第一存储单元210内的D和S)之间。
因此，第一存储单元210和第二存储单元220的输入线和输出线，与存储单元阵列中的其他相似的存储单元配对的输入线和输出线彼此交错，如此可以增加存储单元密度。
图2A绘示图1所示立体存储器元件的两个导电条带堆叠结构(例如，导电条带堆叠结构225)的例示设计规范(example design rule)。例示设计规范包括沿着栅极线延伸的第一方向(例如，X方向)排列，X-间距X-pitch为0.2μm(微米)的两条堆叠栅极线、沿着与直交于第一方向的第二方向(列如，Y方向)排列，Y-间距Y-pitch为0.2μm的两条堆叠源极线。
图3绘示位于相邻二存储单元堆叠结构中多个存储单元的结构放大图。其中这些存储单元设置在相邻二存储单元堆叠结构之间的一沟道或开口的侧壁上。
第一栅极线通过位于第一导电条带堆叠结构110(如图1所绘示)中的一导电条带310所提供。导电条带310具有面对电荷储存结构351的一第一侧壁111与一第二侧壁112，第二侧壁112位于于第一侧壁111的相反一侧。第二栅极线通过位于第二导电条带堆叠结构120(如图1所绘示)中的一导电条带320所提供。导电条带320带具有面对于电荷储存结构352的一第一侧壁121与一第二侧壁122，第二侧壁122位于第一侧壁121的相反一侧。导电条带堆叠结构中的导电条带通过绝缘条带(insulating strips)(例如，绝缘条带360)来彼此隔离。
电荷储存结构351设置在第一导电条带堆叠结构110的第二侧壁112上，电荷储存结构352设置在第二导电条带堆叠结构120的第一侧壁121上。电荷储存结构可以包括多层介电电荷捕捉结构(multilayer dielectric charge trapping structures)(例如硅氧化物层/氮化硅层/硅氧化物层)，例如使用于硅-氧化硅-氮化硅-氧化硅-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、及能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap-engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，siliconoxide，silicon，TANOS)、金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)和其他电荷捕捉存储器元件(charge trapping memory devices)中的多层介电电荷捕捉结构。
垂直半导体条带垂直地设置并与位于导电条带的第一侧壁与第二侧壁上的多个电荷储存结构(电荷储存结构351、352)接触。半导体条带具有配置来作为第一垂直导线(第一垂直导线311、321)的第一导电掺杂区、配置来作为第二垂直导线(第二垂直导线312、322)的多个第二导电掺杂区、以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区(第三区313、323)，具有存储单元堆叠结构中存储单元的通道的掺杂轮廓。如本文所使用的，立体存储单元阵列中的每一个存储单元包括一个晶体管。其中，此晶体管包括电荷储存结构(例如，电荷储存结构351)、具有第一导电掺杂区(例如，第一垂直导线311、第二垂直导线312与第三区313)的一个半导体条带以及位于导电条带(例如导电条带310)中的一个栅极。
位于第二存储单元堆叠结构中的第二存储单元220和其他存储单元，具有位于第一垂直导线311中的第一载流终端(源/漏极端)、位于第二垂直导线312中的第二载流终端(源/漏极端)、位于第三区313中的水平通道以及位于第一导电条带堆叠结构110中的导电条带310的一栅极。
位于第三存储单元堆叠结构中的第三存储单元230和其他存储单元，具有位于第一垂直导线321中的第一载流终端、位于第二垂直导线322中的第二载流终端、位于第三区323中的水平通道以及第二导电条带堆叠结构120中的导电条带320的一栅极。
隔离结构设置在多个半导体条带中的多个垂直半导体条带之间。举例而言，隔离结构340设置在第一半导体条带和第二半导体条带之间。第一半导体条带位于包含有导电条带310的第一导电条带堆叠结构的第二侧壁112上。第二半导体条带位于包含有导电条带320的第二导电条带堆叠结构的第一侧壁121上。第一半导体条带具有配置来作为一第一垂直导线311的一第一导电掺杂区、配置来作为一第二垂直导线312的一第二导电掺杂区以及位于第一导电掺杂区和第二导电掺杂区之间的一第三区313。第二半导体条带具有配置来作为一第一垂直导线321的一第一导电掺杂区、配置来作为一第二垂直导线322的一第二导电掺杂区以及位于第一导电掺杂区和第二导电掺杂区之间的一第三区323。
第一导电单元331可以设置在垂直半导体条带上，以连结位于第一存储单元堆叠结构中的第一垂直导线311与位于第二存储单元堆叠结构中的第一垂直导线321，藉以提供层间连接器着落区(landing area)来覆盖金属线。一第二导电单元332可以设置在垂直半导体条带上，用以链接第一存储单元堆叠结构中的第二垂直导线312与第二存储单元堆叠结构中的第二垂直导线322，藉以提供层间连接器着落区来覆盖金属线。
第一层间连接器(例如图1的第一层间连接器191)可以将多条输入线(例如，图1的输入线BLodd(2))连接至各自的第一导电单元(例如，图3所绘示的第一导电单元331)。第二层间连接器(例如图1的第二层间连接器192)可以将多条输出线(例如图1所绘示的输出线SLodd(2))连接至各自的第二导电单元(例如，图3的第二导电单元332)。
关于例示的尺寸，位于半导体条带的第三区(第三区313、323)中的存储单元的通道，可以具有大约100纳米(nm)的通道长度Lg、大约30纳米的通道宽度W以及大约10纳米的通道厚度Tsi。隔离结构340可以具有大于30纳米的厚度d。多个电荷储存结构(例如电荷储存结构351、352)可以具有大约14纳米的厚度。当然，可以根据特定实施例中的需求与技术来变化存储单元的尺寸。
举例而言，具有半导体条带的第三区(第三区313、323)中的存储单元的通道，可以包括未掺杂的多晶硅(undoped polysilicon)。多个例如第一垂直导线311、321、第二垂直导线312、322可以是扩散线(diffusion lines)。其中，扩散线使用等离子体掺杂(plasmadoping)，在半导体条带的侧壁上所形成。
图4绘示4行16列的64个存储单元以及耦接至多条输出线的一感测电路的布局视图。如图4所绘示的实施例，栅极线(例如栅极线WL(y，z)...栅极线WL(y+3，z))沿着Y行排列，在z层存储单元阶层中的阶层(z)上，耦接至阶层(z)中各自的行(例如y...y+3)中的第一存储单元210。栅极驱动器(例如栅极驱动器411、412)连接至多条栅极线。
输入线(例如，图2所绘示的输入线BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))沿着X列(例如，图2的x列、x+1列、x+2列与x+3列)排列，且覆盖存储单元阵列与多条栅极线。输入驱动器420耦接至多条输入线，选择性地用来对多条输入线施加电压，以对应输入变量Xy。在一实施例中，与用来存取位于单一个存储器元件中的存储单元中的8千字节(kilo-bytes，KB)数目一样多的输入线，被实现在单一个存储器元件上，且可以同步地进行操作。
多个输出线(例如，图2所绘示的输出线SLeven(1)、SLodd(1)、SLeven(2)与SLodd(2))沿着X列(例如，图2所绘示的x列、x+1列、x+2列与x+3列)排列，且覆盖存储单元阵列与多条栅极线。多条输出线中的多条输出线，在各自的列中与输入线搭配成对。
感测电路430耦接至多条输出线以感测多条输出线中的一组输出线(具有至少一条输出线)中的电流总和。在一实施例中，输出线耦接至多个导电条带堆叠结构，且输出线上的电流，可以代表此多个导电条带堆叠结构上的电流总和。在另一实施例中，多条输出线中的多条输出线，可以在多条输出线所构成的群组中被连接在一起。例如，一个群组中可以具有8或16条连接在一起的输出线。在执行积项和操作时，一个群组中连接在一起的多条输出线上的电流，可以代表耦接至此群组中彼此连接在一起的输出线的多个导电条带堆叠结构上的电流总和。在对一个连接在一起的多条输出线群组执行读取操作时，可以选择单一输出线以进行读取，同时可以将群组中的其他输出线接地。
在图1至图4所描述的结构中，立体存储单元阵列中的存储单元设置在多条垂直线与多条水平线的交叉点上。这些存储单元具有设置在多条垂直线与多条水平线的交叉点上的电荷储存结构。多条垂直线与多条水平线的其中一者，可以包括多条存储单元本体线，多条垂直线与多条水平线的另一者可以包括多条栅极线。
每一条存储单元本体线可以包括沿着存储单元本体线平行延伸的第一导线与第二导线以及位于存储单元本体线和栅极线的交叉点上的多个存储单元本体。其中，存储单元本体连接在第一导线与第二导线之间，且配置来作为第一源/漏极端、第二源/漏极端以及立体存储单元阵列中的存储单元的通道。每一条栅极线包括配置来作为立体存储单元阵列中的存储单元的控制栅极的导体，并邻接位于栅极线与存储单元本体线的交叉点上的电荷储存结构。
如同上述，图5至13绘示制造包括用于执行积项和操作的立体存储单元阵列的存储器元件的工艺结构透视图。
图5绘示形成通过多个沟道(例如沟道115、125、135)来隔离的多个导电条带堆叠结构(例如导电条带堆叠结构110、120、130、140)之后的工艺阶段。每一个导电条带堆叠结构具有一第一侧壁和一第二侧壁。举例而言，第一导电条带堆叠结构110具有一第一侧壁111和一第二侧壁112；第二导电条带堆叠结构120具有一第一侧壁121和一第二侧壁122。第二导电条带堆叠结构120的第二侧壁122位于第一导电条带堆叠结构110的第一侧壁111的相反一侧。导电条带堆叠结构中的多个导电条带510通过多个绝缘条520来彼此隔离。
导电条带堆叠结构中的导电条带可当作多个栅极线。这些栅极线沿着Z层存储单元阶层中对应阶层中的Y行来进行排列。例如，使用第一导电条带堆叠结构110中的多个导电条带来实现的栅极线WL(y，z-1)、栅极线WL(y，z)与栅极线WL(y，z+1)，沿着Z层存储单元阶层中的z-1对应阶层、z对应阶层与z+1对应阶层中的一给定的(y)行来进行排列。又例如，使用第二导电条带堆叠结构120中的多个导电条带来实现的栅极线WL(y+1，z-1)、栅极线WL(y+1，z)与栅极线WL(y+1，z+1)沿着Z层存储单元阶层中的z-1对应阶层、z对应阶层与z+1对应阶层中的一给定的(y+1)行来进行排列。
图6绘示在形成材料层610之后的工艺阶段。其中，材料层610用来作为位于导电条带堆叠结构(例如，第一导电条带堆叠结构110和第二导电条带堆叠结构120)中第一侧壁与第二侧壁上的多个电荷储存结构。
图7与图8绘示形成与材料层610接触的半导体薄膜。其中，材料层610用来作为导电条带堆叠结构(例如，第一导电条带堆叠结构110和第二导电条带堆叠结构120)的第一侧壁与第二侧壁上的多个电荷储存结构。
图7绘示在材料层610上形成半导体材料层710之后的工艺阶段。其中，这些半导体材料层710是形成于位在导电条带堆叠结构的第一侧壁与第二侧壁上的这些材料层610，以及导电条带堆叠结构(例如，第一导电条带堆叠结构110和第二导电条带堆叠结构120)的顶表面上，这些材料层610用来作为多个电荷储存结构。半导体材料层可以是未掺杂且共形于多个电荷储存结构。在本发明的其他实施态样中，材料层610可形成于导电条带堆叠结构的第一侧壁与第二侧壁，以及导电条带堆叠结构的顶表面上，而半导体材料层710共形地形成于材料层610。
图8绘示在移除导电条带堆叠结构(例如，第一导电条带堆叠结构110和第二导电条带堆叠结构120)顶表面以及沟道的底表面上的半导体材料层710，以形成位于导电条带堆叠结构的第一侧壁和第二侧壁上的半导体薄膜810之后的工艺的阶段，其中多个半导体薄膜彼此分离。可以根据半导体材料选择使用间隙壁刻蚀(spacer etch)或非等向性刻蚀工艺(anisotropic etch process)来完成前述工艺。
图9绘示使用，例如是氧化硅，的绝缘体910来填充沟道之后的工艺阶段。其中，这些沟道用来形成隔离结构，位于导电条带堆叠结构的第一侧壁与第二侧壁上的半导体薄膜810之间。
图10绘示在对绝缘体910进行回蚀，且在凹陷的绝缘体910上方沈积一半导体材料1010，并对此结构进行平坦化之后的工艺阶段。结果，半导体材料1010连接位于第一导电条带堆叠结构110的第一侧壁上以及位于第二导电条带堆叠结构120的第二侧壁上的半导体薄膜810。其中，第一导电条带堆叠结构110邻接第二导电条带堆叠结构120。
图11绘示在刻蚀穿过用来作为电荷储存结构的材料层610、半导体薄膜810、绝缘体910以及位于绝缘体910上的半导体材料1010的开孔，藉以在第一导电条带堆叠结构110和第二导电条带堆叠结构120之间形成垂直岛(vertical islands)1111、1113之后的工艺阶段。每一个垂直岛具有分别位于第一导电条带堆叠结构110和第二导电条带堆叠结构120中的第一半导体条带(例如第一半导体条带1110a)和第二半导体条带(例如第二半导体条带1110b)、位于第一导电条带堆叠结构110和第二导电条带堆叠结构120中的导电条带延伸方向(例如X方向)上的一第一侧壁以及一第二侧壁。其中，第二侧壁位于第一侧壁的相反一侧。在本工艺阶段中，绝缘体910会被刻蚀(如图10所绘示)而形成多个隔离结构1190。
如图11的实施例所示，第一岛(island)1111具有一第一侧壁1111a以及一第二侧壁1111b，且第二侧壁1111b，在X方向上，位于第一侧壁1111a的相反一侧。第二岛1113具有一第一侧壁1113a以及一第二侧壁1113b，且第二侧壁1113b，在X方向上，位于第一侧壁1113a的相反一侧。用来作为电荷储存结构的材料层610、第一半导体条带1110a、第二半导体条带1110b、隔离结构1190以及隔离结构上的半导体材料1010，通过位于第一侧壁与第二侧壁上的开孔而曝露于外。
位于第一导电条带堆叠结构110的第一侧壁111上的多个岛，与沿着第一导电条带堆叠结构110中的导电条带延伸方向，偏离位于第一导电条带堆叠结构110的第二侧壁112上的多个岛(例如，图11所绘示的偏离1120)。
图12绘示在对位于岛的第一侧壁与第二侧壁(例如，图11所绘示的第一侧壁1111a和第二侧壁1111b、第一侧壁1113a和第二侧壁1113b)上的第一半导体条带和第二半导体条带(例如，图11所绘示的第一半导体条带1110a和第二半导体条带1110b)经由开孔而曝露于外的部分进行掺杂，以形成配置来作为第一导线(例如，第一导线1111D、1113D)的一第一导电掺杂区、配置来作为第二导线(例如，第二导线1111S、1113S)的一第二导电掺杂区以及一第三区(例如，第三区1111C、1113C)之后的工艺阶段。其中，第三区位于第一导电掺杂区与第二导电掺杂区之间，具有立体存储器阵列中的存储单元的通道的掺杂轮廓。
在一实施例中，掺杂工艺的结果，第一导线与第二导线可以包括N+扩散形成区(diffusion formation)。在另一实施例中，掺杂工艺的结果，第一导线和第二导线可以包括P+扩散形成区。立体存储单元阵列中的存储单元，具有第一导线中的第一载流终端、第二导线中的第二载流终端、位于半导体条带第三区中的通道以及位于多个导电条带堆叠结构中的导电条带中的栅极。
工艺的此阶段包括对位于岛的第一侧壁与第二侧壁的隔离结构上方的半导体材料进行掺杂。此掺杂步骤可以形成一第一导电单元1111DP和一第二导电单元1111SP。其中，第一导电单元1111DP用以连接位于第一导电条带堆叠结构的第一侧壁上的第一导线1111D和位于第二导电条带堆叠结构的第二侧壁上的第一导线1111D2；第二导电单元1111SP用以连接位于第一导电条带堆叠结构的第一侧壁上的第二导线1111S和位于第二导电条带堆叠结构的第二侧壁上的第二导线1111S2。
图13绘示在形成多条输入线(例如输入线BLeven(1))以及多条输出线(例如输出线SLeven(1))之后的工艺阶段。其中多条输入线连接至导电条带堆叠结构的半导体条带(例如第一半导体条带1110a、第二半导体条带1110b)中的第一导线(例如第一导线1111D、1113D)；而多条输出线(例如输入线SLeven(1))连接至导电条带堆叠结构的半导体条带(例如第一半导体条带1110a、第二半导体条带1110b)中的第二导线(例如第二导线1111S、1113S)。在此一工艺阶段中，形成第一层间连接器(例如第一层间连接器1301)，藉以将输入线(例如输入线BLeven(1))连接至各自的第一导电单元(例如第一导电单元1111DP)。形成第二层间连接器(例如第二层间连接器1302)藉以将输出线(例如输出线SLeven(1))连接至各自的第二导电单元(例如第二导电单元1111SP)。接着，形成包括这些输入线(位线)与这些输出线(源极线)的多个图案化导体层(patterned conductor layers)。
如图5至图13所描述，图14A与图14B绘示制造包括用于执行积项和操作的立体存储单元阵列的存储器元件流程图。
请参照步骤1410，形成用来作来栅极线的多个导电条带堆叠结构，并且通过多个沟道彼此分隔，使每一个导电条带堆叠结构具有一第一侧壁与一第二侧壁。此一步骤可以参照图5来进一步描述。
请参照步骤1420，在导电条带堆叠结构的第一侧壁与第二侧壁上形成用来作为电荷储存结构的材料层。此一步骤可以参照图6来进一步描述。
请参照步骤1430，于导电条带堆叠结构的第一侧壁与第二侧壁上形成半导体薄膜，使其与用来作为电荷储存结构的材料层接触。此一步骤可以参照图7至图8来进一步描述。
请参照步骤1440，在半导体薄膜之间形成多个绝缘体。此步骤可以参照图9来进一步描述。
请参照步骤1450，对绝缘体进行回蚀，以形成多个凹陷部，在绝缘体上的多个凹陷部中沈积半导体材料。位于凹陷部中的半导体材料，形成多个着落区，并且连接位于第一导电条带堆叠结构的第一侧壁上的多个半导体薄膜，以及连接位于第二导电条带堆叠结构的第二侧壁上的多个半导体薄膜。其中，第二导电条带堆叠结构邻接第一导电条带堆叠结构。此一步骤可以参照图10来进一步描述。
请参照步骤1460，刻蚀多个开孔，穿过用来作为电荷储存结构的多个材料层、半导体薄膜、隔离结构、位于隔离结构上方的半导体材料，藉以在第一导电条带堆叠结构以及第二导电条带堆叠结构之间形成多个岛，每一个岛各自地具有位于第一导电条带堆叠结构和第二导电条带堆叠结构上的第一半导体条带和第二半导体条带以及沿着第一导电条带堆叠结构和第二导电条带堆叠结构中的导电条带延伸方向排列的一第一侧壁和一第二侧壁。其中，第二侧壁位于第一侧壁和的相反一侧。此一步骤可以参照图11来进一步描述。
请参照步骤1470，通过开孔对岛的第一侧壁和第二侧壁上的第一半导体薄膜和第二半导体薄膜进行掺杂，以形成配置来作为第一导线的一第一导电掺杂区、配置来作为第二导线的一第二导电掺杂区以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区。其中，第三区具有立体存储单元阵列中存储单元的通道的掺杂轮廓。此一步骤可以参照图12来进一步描述。
请参照步骤1480，形成多条输入线，用来连接至存储单元本体线中的第一导线。此一步骤可以参照图13来进一步描述。
请参照步骤1490，形成多条输出线，用来连接至存储单元本体线中的第二导线。此一步骤可以参照图13来进一步地描述。
此工艺可进一步形成一栅极驱动器(例如图19所绘示的栅极驱动器1940)，在邻接存储单元阵列的一接触区域中，耦接至用来作为栅极线的水平导电条带。栅极驱动器，可选择性地施加控制栅极电压，结合存储单元中的电荷储存结构的电荷，以对应积项和操作中的乘积项的权重Wxyz，以响应地址信号来选择立体存储单元阵列中的存储单元来作为积项和操作中的乘积项。
此工艺可进一步形成一输入驱动器(例如，图19所绘示的输入驱动器1970)，耦接至多条输入线，可选择性地施加电压，以对应输入变量Xy；以及形成一感测电路(例如，图19所绘示的感测电路1950)，耦接至多个输出线，以感测多个输出线中的一组输出线的电流总和。
图15至图18绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的积项和操作以及包括读取操作、写入操作和抹除操作的记忆体操作的范例。具有多个存储单元的立体存储单元阵列根据图1至图4来描述。如本文所使用的，在存储器操作中，输入线(例如，输入线BLeven(1))可以称作位线，输出线(例如，输出线SLeven(1))可以称作源极线，栅极线(例如，栅极线WL(y，z))可以称作字线。
图15绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的一积项和操作范例。选择存储单元1521具有耦接至一选择位线(输入线)BLeven(1)的第一载流终端D、耦接至选择源极线(输出线)SLeven(1)的第二载流终端S以及耦接至一选择字线(栅极线)WL(y，z)的栅极。积项和操作执行以下方程序：
其中，VBL(x)代表施加至(x)列上的输入线的电压，且此处也称作输入值X(x)。W(x，y，z)代表在(x)列、(y)行与(z)存储单元阶层的存储单元阵列中的存储单元权重因子。Sum代表一群组x＝1～N的输出线的电流总和(例如电流1551、1552、1553、1554)。在一实施例中，在积项和操作中，N可以是一偶数，例如N＝2、4、8、16、32等。在另一实施例中，在积项和操作中，N可以是一奇数，例如N＝3、5、9、17、33等。
感测电路430(如图4所绘示)耦接至多个输出线以感测多条输出线中的一组输出线(具有至少一条输出线)中的电流总和。在一实施例中，输出线耦接至多个导电条带堆叠结构，且输出线上的电流能代表此多个导电条带堆叠结构上的电流总和。在另一实施例中，多条输出线中的多条输出线可以连接在一起形成具有多条输出线的群组。例如，一群组可以具有8或16条连接在一起的输出线。在执行积项和操作时，在一个连接在一起的多条输出线群组中的电流，可以代表与该群组中连接在一起的多条输出线耦接的多个导电条带堆叠结构上的电流总和。对一群组中连接在一起的多条输出线中的一单一输出线执行读取操作时，可以选择单一输出线来进行读取，而可以将群组中的其他输出线接地。
如图15所绘示的实施例，位于导电条带堆叠结构的(z)存储单元阶层的第一侧壁(例如第一侧壁111)上的多个存储单元(例如存储单元1511、1512)以及位于导电条带堆叠结构的(z)存储单元阶层的第二侧壁112上的多个存储单元(例如存储单元1521、1522)通过导电条带堆叠结构中的栅极线WL(y，z)来进行选取。输出线SLeven(1)、输出线SLodd(1)、输出线SLeven(2)与输出线SLodd(2)分别耦接至存储单元1521、1511、1522、1512，且也耦接至其他栅极线(例如栅极线WL(y+1，z)、WL(y+2，z)、WL(y+3，z))上的多个存储单元。
在执行积项和操作时，可以对被选取的栅极线WL(y，z)施加电压为+3伏特(V)的偏压(be biased)，并且可以对输出线(例如输出线SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))施加电压为0V的偏压。可以对输入线(例如输入线BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))施加一个范围的电压(例如，+0.3V、+0.6V、+0.2V、+0.5V)，用以代表输入值i(x)(例如VBL(x))。
图16绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的一读取操作范例。被选取的存储单元1521参照图15来描述。
在执行读取操作时，可以对被选取的位线(输入线)BLeven(1)施加电压为+1V的偏压，而可以对未被选取的位线(例如输入线BLodd(1)、BLeven(2)、BLodd(2))施加电压为0V的偏压。可以对源极线(例如输出线SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))施加电压为0V的偏压。可以对被选取的字线(栅极线)WL(y，z)施加电压为+3V的偏压，而可以对未被选取的字线(例如栅极线WL(y+1，z)、WL(y+2，z)、WL(y+3，z))施加电压为0V的偏压。
在给定的偏压条件下，读取电流(例如读取电流1501)可以从选择源极线(输出线)SLeven(1)流过选择存储单元1521的通道(例如通道1521C)到达选择位线(输入线)BLeven(1)。
图17绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的一写入操作范例。其中，被选取的存储单元1521参照图15来描述。
在执行写入操作时，为诱发+FN(Fowler-Nordheim)写入，可以对被选取的字线(栅极线)WL(y，z)施加电压为+20V的写入脉冲(program pulse)，可以对被选取的位线(输入线)BLeven(1)施加电压为0V的偏压，可以对被选取的源极线(输出线)SLeven(1)施加电压为0V的偏压，这样可以诱发存储单元阈值电压的增加。可以对未被选取的字线(例如栅极线WL(y+1，z)、WL(y+2，z)、WL(y+3，z))施加0V的偏压。可以对未被选取的位线(例如输入线BLodd(1)、BLeven(2)、BLodd(2))及未被选取的源极线(例如输出线SLodd(1)、SLeven(2)、SLodd(2))施加电压为+6V的偏压来抑制(inhibit)写入。可以使用增量步进脉冲写入(Incremental step pulse programming，ISPP)来进行操作。也可以使用多阶层的每单位-多位写入(multiple-bit-per-cell programming)来进行操作。也可以使用每单位-单位元写入(Single-bit-per-cell programming)来进行操作。
在使用+FN(Fowler-Nordheim)穿隧写入的一个实施例中，被选取存储单元的位线和源极线可以被施加相同的电压(例如0V)；而未被选取存储单元的位线和源极线可以被施加一相同的电压(例如6V)，因此没有电流会流过通道，不会有元件被电压击穿(punch-through)的顾虑。
根据可用作存储器或读取用于积之和操作的阵列中的多个存储单元的状态的具有多个存储单元的一3D阵列范例，图18绘示通过参照用来作为存储器的立体存储单元阵列或通过读取用于积项和操作的立体存储单元阵列中的存储单元状态所进行的一抹除操作范例。其中，被选取的存储单元1521参照图15来描述。
在执行抹除操作时，为诱发-FN(Fowler-Nordheim)穿隧抹除，可以对被选取的字线(栅极线)WL(y，z)施加电压为-12V的脉冲，对被选取的位线(输入线)BLeven(1)施加电压为+6V的偏压，对被选取的源极线(输出线)SLeven(1)施加电压为+6V的偏压。可以对未被选取的字线(例如栅极线WL(y+1，z)、WL(y+2，z)、WL(y+3，z))施加0V的偏压，对未被选取的位线(例如输入线BLodd(1)、BLeven(2)、BLodd(2))施加电压为0V的偏压，对未被选取的源极线(例如输出线SLodd(1)、SLeven(2)、SLodd(2))施加电压为0V的偏压。可以使用各种抹除操作来执行。
图19绘示包括用于执行积项和操作的立体存储单元阵列1960的集成电路元件的一种简化芯片方块图。立体存储单元阵列中的多个存储单元设置在多条垂直线与多条水平线的交叉点上，这些存储单元具有设置在多条垂直线与多条水平线的交叉点上的电荷储存结构。多条垂直线与多条水平线的其中一者可以包括多个存储单元本体线，多条垂直线与多条水平线的另一者可以包括多个栅极线。
每一条存储单元本体线包括沿着存储单元本体线平行延伸的第一导线与第二导线以及位于存储单元本体线与栅极线的交叉点上的多个存储单元本体。存储单元本体连接在第一导线与第二导线之间，且配置来做为第一源/漏极端、第二源/漏极端以及立体存储单元阵列中的存储单元的通道。每一条栅极线1945包括配置来做为立体存储单元阵列中的存储单元的控制栅极的导体，邻接位于于栅极线与存储单元本体线的交叉点上的电荷储存结构。
多条输入线1965连接至存储单元本体线中的第一导线。多条输出线1955连接至存储单元本体线中的第二导线。
栅极驱动器1940耦接至栅极线1945，用来施加控制栅极电压，并结合存储单元的电荷储存结构中的电荷以对应积项和操作中的乘积项的权重Wxyz，以响应地址信号(例如，总线(bus)1930上)来选取立体存储单元阵列中的存储单元作为积项和操作中的乘积项。
输入驱动器1970耦接至多条输入线1965，用来施加电压以对应输入变量Xy。感测电路1950耦接至多条输出线1955，以感测多条输出线中的一组输出线中的电流总和，接着通过总线1953耦接至缓冲电路1990，以将感测结果储存于缓冲电路1990。
立体存储单元阵列包括数目为X的多条输入线以及数目为Y的栅极线位于数目为Z的存储单元阶层的每一存储单元阶层中。藉此形成一个存储单元堆叠结构(stack ofcells)，以耦接至位于Z层存储单元阶层中的每一者中的多条输入线的其中一者以及多条栅极线的其中一者。使存储单元堆叠结构在多条输入线的其中一者与多条输出线的其中一者之间，具有Z个平行排列的存储单元。
地址以总线1930从控制逻辑(控制器)1910提供至输入驱动器1970和栅极驱动器1940。电路中的电压感测感测放大器(Voltage sensing sense amplifiers)1980通过线路1975来耦接至输入驱动器1970，接着耦接至缓冲电路1990。缓冲电路1990可以通过总线1985来与电路中的感测放大器1980耦接，以储存立体存储单元阵列中存储单元的晶体管的写入数据(program data)。缓冲电路1990可以通过总线1993来与输入/输出电路1991耦接。此外，控制逻辑1910可以包括选择性地将写入电压(program voltages)施加至立体存储单元阵列中的存储单元中的晶体管的电路，以响应缓冲电路1990的写入数据值(programdata values)。
输入/输出电路1991将数据传输至集成电路装置1900外部的目的地。输入/输出数据与控制信号通过位于输入/输出电路1991之间的数据总线(data bus)1905、位于集成电路装置1900上的控制逻辑1910以及输入/输出端口(input/output ports)或位于集成电路装置1900的内部或外部的其他数据源来移动。其中，内部或外部的其他数据源，可以是例如，通用处理器(general purpose processor)、特殊用途应用电路(special purposeapplication circuitry)或被立体存储单元阵列1960所支持，可以提供系统单芯片功能性(system-on-a-chip functionality)的组合模块。
控制逻辑1910耦接至缓冲电路1990、立体存储单元阵列1960以及用来进行存储器存取和内存积项和操作所使用的其他外围电路(peripheral circuits)。
在一些实施例中，控制逻辑1910使用偏压配置状态机(bias arrangement statemachine)来控制通过电压供应或方块(偏压配置供给电压(biasing arrangement supplyvoltages))1920所产生或提供的供应电压的应用，以进行存储器操作。其他实施例中，控制逻辑1910使用偏压配置状态机来控制通过电压供应或方块(偏压配置供给电压)1920所供应来产生或提供的供应电压的应用，以进行积项和操作。
控制逻辑1910可以使用所属技术领域中所习知的专用逻辑电路(special-purpose logic circuitry)来实现。在另一实施例中，控制逻辑包括可以在相同的集成电路上实施的一通用处理器，可以在相同集成电路中执行计算机程序以控制元件的操作。在又一实施例中，可以使用专用逻辑电路和通用处理器的组合来实现控制逻辑。
图20绘示用于执行积项和操作的立体存储单元阵列中的薄膜晶体管介电电荷捕捉存储单元(能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅)的Id-Vg曲线图。举例而言，可以通过设定多个存储单元的阈值电压Vt，采用作为偏压之函数的电导来对存储单元进行渐进式的写入。图中绘示存储单元IV曲线在Vt＝1V(A状态)、Vt＝1.7V(B状态)、Vt＝2.2V(C状态)和Vt＝2.5V(D状态)的状态。在恒定读取栅极电压(constant read gate voltage)(例如Vg＝+3V)之下，四个存储单元中的读取电流ID，在漏极电压Vd＝+1V时，其范围从5μA(5x10-6)至0μA。存储单元的可写入电导的范围从5μA/V至0μA/V。对于使用多阶存储单元(multi-level cells，MLC)的积项和操作而言，电导分布是比阈值电压分布更重要的，因此可以采用写入验证(program-verify)来紧缩电导分布，而不是紧缩阈值电压分布。
图21绘示用于执行积项和操作的立体存储单元阵列中的薄膜晶体管介电电荷捕捉存储单元(能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅)的Id-Vd特性图。为了执行积项和操作，Id-Vd(电导)的线性特性是被期望的。图21绘示薄膜晶体管存储单元在漏极电压Vd＜1V、阈值电压Vt＝1V以及读取栅极电压(read gate voltage)Vg＝+3V之下，所得到的量测数据，其中Id-Vd曲线具有线性特性。
图22绘示用于执行积项和操作的立体存储单元阵列的电导分布估计图。在本实施例中，立体存储单元阵列中的存储单元可以是多阶存储单元。电导分布在恒定的栅极电压Vg＝+3.5V下，估计具有4个阶层：
A：电导＝0μA/V(在Vt＞3.5V)
B：电导＝大约1.5μA/V
C：电导＝大约4.5μA/V
D：电导＝大约7μA/V
通过控制写入电压与读取电压，可以根据不同的设计感测需求来设计不同的电导分布。
图23根据本说明书的一第二实施例所绘示的立体可堆叠AND闪存架构。第二实施例描述用于执行积项和操作的立体存储单元阵列2300。
如同参照图1的第一实施例，在第二实施例中，立体存储单元阵列中的存储单元(例如存储单元160)设置在多条存储单元本体线与多条栅极线(例如栅极线WL(y，z-1)、WL(y，z)、WL(y，z+1))的交叉点上。栅极线包括通过多条沟道(例如沟道115、125、135)彼此隔离的导电条带堆叠结构(例如导电条带堆叠结构110、120、130、140)。存储单元本体线垂直地设置在沟道中。存储单元具有设置在存储单元本体线与栅极线的交叉点上的电荷储存结构(例如电荷储存结构161)。
存储单元本体线包括半导体条带，其具有配置来作为第一导线(例如，第一导线1111D)的一第一导电掺杂区、配置来作为第二导线(例如，第二导线1111S)的一第二导电掺杂区、以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区(例如，第三区1111C)。其中，第三区具有存储单元的通道的掺杂轮廓。隔离结构(例如，绝缘体910)设置在半导体条带之间。
多条输入线(例如输入线BL(1)、BL(2))连接至存储单元本体线中的第一导线(例如第一导线1111D、1113D)。多条输出线(例如输出线SL(1)、SL(2))连接至存储单元本体线中的第二导线(例如第二导线1111S、1113S)。
如第一实施例所述，第二实施例可以包括耦接至栅极线的栅极驱动器1940(如图19所绘示)、耦接至多条输入线的输入驱动器1970(如图19所绘示)以及耦接至多条输出线的感测电路1950(如图19所绘示)。
第二实施例与第一实施例的差异在于，在第二实施例中，多个存储单元堆叠结构中的多个存储单元堆叠结构以交错行(alternate row)的方式排列，并且耦接至输入线和输出线。同时，位于那些被耦接至输入线和输出线，且以交错行方式排列的存储单元堆叠结构之间的多行存储单元堆叠结构，并没有任何存储单元被耦接至输入线和输出线。那些没有被耦接至输入线和输出线的多行存储单元堆叠结构，可被称作空置区域(emptyregions)。随着输入线(例如，输入线BL(1)、BL(2))和输出线(例如，输出线SL(1)、SL(2))数量的减少，与第一实施例的图2A所示的X-间距X-pitch相比，用来制备输入线和输出线的X-间距X-pitch可以加倍。因此，空置区域可以通过减少列方向(Y方向)上的干扰，以及减少有布线(routed)和解码需求的栅极线的数量，来改善元件性能。
图24根据本说明书的一第三实施例所绘示的立体可堆叠AND闪存架构。其采用栅极替换工艺(gate replacement process)，使用位于相邻牺牲条带堆叠结构(stacks ofsacrificial strips)的多个沟道来形成上述元件。第三实施例描述用于执行积项和操作的立体存储单元阵列2400。
如同参照图1的第一实施例，在第三实施例中，立体存储单元阵列中的存储单元(例如存储单元2460)设置在多条存储单元本体线与多条栅极线(例如栅极线WL(y，z))的交叉点上。栅极线包括通过多个沟道(例如沟道2415、2425、2435)彼此隔离的多个导电条带堆叠结构(例如，导电条带堆叠结构2410、2420、2430、2440)。存储单元本体线垂直地设置在沟道中。存储单元具有设置在存储单元本体线与栅极线的交叉点上的电荷储存结构(例如，电荷储存结构2461)。
存储单元本体线包括半导体条带，其具有配置来作为第一导线(例如，第一导线1111D、1113D)的一第一导电掺杂区、配置来作为第二导线(例如，第二导线1111S、1113S)的一第二导电掺杂区以及位于第一导电掺杂区和第二导电掺杂区之间的一第三区(例如第三区1111C、1113C)。其中，第三区具有存储单元的通道的掺杂轮廓。
多条输入线(例如，输入线BL(1)、BL(2))连接至存储单元本体线中的第一导线(例如第一导线1111D)。多条输出线(例如，输出线SL(1)、SL(2))连接至存储单元本体线中的第二导线(例如，第二导线1111S)。
如第一实施例所述，第三实施例可以包括耦接至栅极线的一栅极驱动器1940(如图19所绘示)、耦接至多条输入线的输入驱动器1970(如图19所绘示)以及耦接至多条输出线的感测电路1950(如图19所绘示)。
第三实施例与第一实施例的差异在于，在第三实施例中，有多行的存储单元堆叠结构，形成在多个导电条带堆叠结构(例如导电条带堆叠结构2420、2430)之间的多个交替排列的沟道(例如沟道2425)之中。同时，位于具有多行的存储单元堆叠结构的多个交错排列的沟道之间的多个沟道(例如沟道2415、2435)中，则不会形成存储单元堆叠结构。未具有多行的存储单元堆叠结构的多个沟道，可以用于栅极替换工艺中，以形成导电条带堆叠结构中的导电条带。
举例而言，为了形成第一和第二导电条带堆叠结构(例如，导电条带堆叠结构2410和2420)，栅极替换工艺可以包括以下步骤：
形成第一和第二牺牲条带堆叠结构，第一和第二牺牲条带堆叠结构的每一者，具有位于一基板上的一第一侧壁和一第二侧壁，第二导电条带堆叠结构的第二侧壁(例如，第二侧壁2422)位于第一导电条带堆叠结构的第一侧壁(例如，第一侧壁2411)的相反一侧。第一和第二牺牲条带堆叠结构通过沟道(例如，沟道2415)来彼此隔离；
在第二牺牲条带堆叠结构的第一侧壁(例如第一侧壁2421)上以及第一牺牲条带堆叠结构的第二侧壁(例如第二侧壁2412)上形成半导体条带。每一个半导体条带具有配置来作为第一导线的一第一导电掺杂区、配置来作为第二导线的一第二导电掺杂区以及位于第一导电掺杂区和第二导电掺杂区之间的一第三区。其中，第三区具有存储单元的通道的掺杂轮廓；
通过沟道来移除第一牺牲条带堆叠结构和第二牺牲条带堆叠结构中的牺牲条带，以形成多个开口；
通过沟道，在半导体薄膜的侧壁上的多个开口中形成用来作为多个电荷储存结构(例如，电荷储存结构2461)的材料层；以及
在多个开口中形成多个导电条带(例如导电条带WL(y，z))，使其与用来作为电荷储存结构的材料层接触。
第三实施例与第一实施例的另一个差异在于，在第三实施例中，单一半导体条带设置在相邻导电条带堆叠结构(例如，导电条带堆叠结构2420和2430)的侧壁之间的沟道(例如沟道2425)中。与图1所绘示的第一实施例相比较，还包括一个隔离结构设置在二半导体条带之间，位于相邻导电条带堆叠结构的侧壁所定义的沟道中。
图25根据本说明书的一第四实施例所绘示的立体可堆叠AND闪存架构。其中，存储单元堆叠结构形成在多个交替排列的沟道之中，且并未形成在具有存储单元堆叠结构的多个交替排列的沟道之间的多个沟道之中。第四实施例描述用于执行积项和操作的立体存储单元阵列2500。此外，这些存储单元堆叠结构设置在一扭转阵列(twisted array)中，且存储单元堆叠结构的交替排列的行(alternate rows)在位线方向上彼此偏离，进而可以增加输出线的密度。
如同参照图1的第一实施例，第四实施例中，立体存储单元阵列中的存储单元(例如，存储单元160)设置在存储单元本体线与栅极线(例如栅极线WL(y，z-1)、WL(y，z)、WL(y，z+1))的交叉点上。栅极线包括通过沟道(例如沟道115、125、135)所隔离的多个导电条带堆叠结构(例如，导电条带堆叠结构110、120、130、140)，存储单元本体线垂直地设置在沟道中。存储单元具有设置在存储单元本体线与栅极线的交叉点上的电荷储存结构(例如，电荷储存结构161)。
存储单元本体线包括半导体条带，其具有配置来作为第一导线(例如，第一导线1111D)的一第一导电掺杂区、配置来作为第二导线(例如，第二导线1111S)的一第二导电掺杂区以及位于第一导电掺杂区与第二导电掺杂区之间的一第三区(例如第三区1111C)，具有存储单元的通道的掺杂轮廓。隔离结构(例如隔离结构1190)设置在半导体条带之间。
多条输入线(例如，输入线BLeven(1))连接至存储单元本体线中的第一导线(例如，第一导线1111D)。多条输出线(例如，输出线SLeven(1))连接至存储单元本体线中的第二导线(例如，第二导线1111S)。
如第一实施例所述，第四实施例可以包括耦接至栅极线的栅极驱动器1940(如图19所绘示)、耦接至多条输入线的输入驱动器1970(如图19所绘示)以及耦接至多条输出线的感测电路1950(如图19所绘示)。
第四实施例与第一实施例的差异在于，在第四实施例中，多行的存储单元堆叠结构形成多个导电条带堆叠结构(例如，导电条带堆叠结构120和130)之间的多个交替排列的沟道(例如，沟道125)中。而并没有多行的存储单元堆叠结构形成在位于具有上述多行的存储单元堆叠结构的交替排列的沟道之间的沟道(例如沟道115、135)之中。如同参照图24的第三实施例，举例而言，这些未具有多个行的存储单元堆叠结构的多个沟道可以用于栅极替换工艺中，以形成导电条带堆叠结构中的导电条带。
两相邻的导电条带堆叠结构(例如，导电条带堆叠结构110、120)，二者间的沟道(例如沟道115)中，不具有多行的存储单元堆叠结构，且在对应阶层的多条栅极线(例如，栅极线WL(y，z))可以被耦接以进行栅极线译码，以节省栅极线译码电路(gate linedecoding circuitry)的面积。
图26根据本说明书所绘示的一第五实施例。其中，输入线与输出线正交排列。第五实施例描述用于立体可堆叠NOR闪存架构中执行积项和操作的立体存储单元阵列2600。
如同参照图1的立体可堆叠AND闪存架构，在第五实施例中，立体存储单元阵列中的存储单元(例如，存储单元160)设置在存储单元本体线与多个栅极线(例如，栅极线WL(y，z-1)、WL(y，z)、WL(y，z+1))的交叉点上。栅极线包括通过多个沟道(例如，沟道115、125、135)所隔离的多个导电条带堆叠结构(例如，导电条带堆叠结构110、120、130、140)，存储单元本体线垂直地设置在沟道中。存储单元具有设置在存储单元本体线与栅极线的交叉点上的电荷储存结构(例如，电荷储存结构161)。
存储单元本体线包括多个半导体条带，其具有配置来作为第一导线(例如第一导线1111D)的第一导电掺杂区、配置来作为第二导线(例如第二导线1111S)的第二导电掺杂区以及位于第一导电掺杂区和第二导电掺杂区之间的一第三区(例如第三区1111C)，具有存储单元的通道的掺杂轮廓。隔离结构(例如，隔离结构1190)设置在半导体条带之间。
多条输入线(例如，输入线BLeven(1))连接至存储单元本体线中的第一导线(例如，第一导线1111D)。多条输出线(例如，输出线SLeven(1))连接至存储单元本体线中的第二导线(例如，第二导线1111S)。
如第一实施例所述，第五实施例可以包括耦接至栅极线的栅极驱动器1940(如图19所绘示)、耦接至多条输入线的输入驱动器1970(如图19所绘示)以极耦接至多条输出线的感测电路1950(如图19所绘示)。
与参照图1所述的第一实施例的差异在于，第五实施例包括与多条输入线(例如，输入线BLeven(1)、BLodd(1)、BLeven(2)、BLodd(2))正交地排列的多条输出线(输出线SLeven(1)、SLodd(1)、SLeven(2)、SLodd(2))。举例而言，在第五实施例中，多条输入线可以沿着一第一方向(X方向)上的多个行延伸，其中导电条带堆叠结构中的导电条带(例如，栅极线WL(y，z))沿着第一方向延伸，且在与第一方向直交的一第二方向(Y方向)上来排列，而多条输出线可以沿着与第一方向直交的第二方向延伸，且沿着第一方向排列。相较而言，第一实施例包括多条输入线与多条输出线皆沿着与第一方向直交的第二方向延伸，且皆沿着第一方向来排列。
在第五实施例中，多条输入线中的多条输入线可以连接至位于存储单元堆叠结构沿着行方向(X方向)上的各行的存储单元本体线中的第一导线(例如第一导线1111D)，多条输出线中的多条输出线可以被连接至位于存储单元堆叠结构沿着直交于行方向的列方向(Y方向)上的各行的存储单元本体线中的第二导线(例如，第二导线1111S)。
在第五实施例中，积项和操作可以通过将从各种输入线的输出线上输出的电流进行加总来实现。
如图26的实施例所示，积项和操作可以通过将位于第一偶数输出线SLeven(1)上的源电流(source current)加总来实现。其中源电流来自于第一偶数位线(输入线)BLeven(1)和第二偶数位线(输入线)BLeven(2)，并通过存储单元堆叠结构的Z阶层，位于存储单元阵列的(y)行、(y+2)行和(x)列的存储单元。积项和操作可以通过将位于一第一奇数输出线SLodd(1)上的源电流加总来实现。其中源电流来自于第一奇数位线(输入线)BLodd(1)和第二奇数位线(输入线)BLodd(2)，并通过存储单元堆叠结构的Z阶层中，位于存储单元阵列的(y+1)行、(y+3)行和(x+1)列的存储单元。
如图26的实施例所示，积项和操作可以通过将位于第二偶数输出线SLeven(2)上的源电流加总来实现。其中源电流来自于第一偶数位线(输入线)BLeven(1)和第二偶数位线(输入线)BLeven(2)，并通过存储单元堆叠结构的Z阶层，位于存储单元阵列的(y)行、(y+2)行和(x+2)列的存储单元。积项和操作可以通过将位于第二奇数输出线SLodd(2)上的源电流加总来实现。其中源电流来自于第一奇数位线(输入线)BLodd(1)和第二奇数位线(输入线)BLodd(2)，并通过存储单元堆叠结构的Z阶层，位于存储单元阵列的(y+1)行、(y+3)行和(x+3)列的存储单元。
描述一种用于人工智能应用的立体可堆叠NOR闪存架构，可以支持“内存积项和(in-memory sum-of-products)”计算的人工智能应用的用于存储器与人工智能应用。具有高密度、高带宽和NOR型随机访问速度(NOR-type random access speed)，符合人工智能存储器(AI memory)的需求。此外，所述的立体可堆叠NOR闪存架构可用于具有高密度与低成本的快速随机存取存储器(fast random access memory)中。
请参照图27，图27为根据本说明书的一实施例所绘示的一种类神经网络系统270简化方块图。其中，此类神经网络系统270可以用于执行多次反复的用于积项和操作。类神经网络系统270包括存储器元件280以及控制器271。存储器元件280包括立体存储单元阵列100、栅极驱动器272、输入驱动器273、多条输入线(例如输入线BLeven(1)和BLodd(1))、感测电路(sensing circuit)274及缓冲电路275。
立体存储单元阵列100(如图1至第2B图所述)具有多个存储单元(例如存储单元210和220)，设置在多条存储单元本体线与多条栅极线(例如栅极线WL(y-1，z)和WL(y+1，z))的多个交叉点上，其中这些存储单元210和220具有多个可写入电导。在本说明书的一些实施例中，立体存储单元阵列100可以是包括具有垂直通道的非易失性存储器(non-volatile memory)，例如NAND型闪存(NAND flash memory)或NOR型闪存(NOR flashmemory)。
栅极驱动器272耦接至这些栅极线WL(y-1，z)和WL(y+1，z)，用来施加多个控制栅极电压，其中这些控制栅极电压结合这些存储单元210和220的可写入电导，用以对应积项和操作中多个乘积项的多个权重Wxyz。输入驱动器273用来对立体存储单元阵列100中的存储单元210和220施加多个电压，以对应多个输入变量VBL(x)。
每一条输入线BLeven(1)和BLeven(2)将一条存储单元本体线连接至输入驱动器273，用以输入一个输入变量。感测电路274通过不同的输出线(例如，输出线SLeven(1)和SLeven(2))连接至每一条存储单元本体线，用来感测通过每一条存储单元本体线的电流276A和276B，以对应一个乘积项。在本说明书的一些实施例中，输入线BLeven(1)和BLeven(2)可以是立体存储单元阵列100的多条位线；输出线SLeven(1)和SLeven(2)可以是立体存储单元阵列100的多条源极线；感测电路274可以包括一电压感测感测放大器。
缓冲电路274耦接至感测电路274，以储存每一个被栅极线WL(y-1，z)和WL(y+1，z)选取之存储单元210和220所对应的乘积项。控制器用271则是用来控制存储器元件100，将每一个被选取存储单元210和220所对应的乘积项进行加总，以得到积项和。在本说明书的一些实施例中，缓冲电路274可以是一种页面缓冲器(page buffer)，其可以包含一栓锁(latch)电路和一静态随机存取存储器(Static Random-Access Memory，SRAM)其中至少一者。
请参照图28A和图28B，图28A为根据图27所绘示的类神经网络系统270等效电路图；图28B为根据图28A所绘示的类神经网络系统270简化等效电路图。在执行积项和操作时，可以对被选取(ON)的栅极线WL(y+1，z)施加电压为+3伏特(V)的偏压，并且可以对输出线SLeven(1)和SLeven(2)施加电压为0V的偏压。可以对输入线BLeven(1)和BLeven(2)施加一个范围的电压(例如，+0.3V、+0.6V、+0.2V、+0.5V)，用以代表输入值VBL(x)，并以被选取存储单元210和220的可写入电导值作为权重因子Wxyz，则由感测电路274所量测出来的电流值276A和276B即是每一个被选取存储单元210和220的乘积项VBL(x)*Wxyz。
在本实施例中，存储器元件280仅具有一个感测电路274和一个缓冲电路275。其中，被选取存储单元210和220的乘积项，在感测电路274或缓冲电路275中进行加总，以得到积项和。感测电路274在获取被选取存储单元210和220的乘积项同时，将每一该对应的乘积项当作多个第二输入变量277A和277B，分别经由的同一条输入线BLeven(1)和BLeven(2)对应地再输入存储器元件280之中，以执行另一次的积项和操作。换言之，此处所谓同一条输入线，指连接用来获取与第二输入变量277A和277B相同之电流值276A和276B之对应存储单元本体线的输入线BLeven(1)和BLeven(2)
请参照图29，图29为根据本说明书的另一实施例所绘示的类神经网络系统270简化等效电路图。图29所绘示的等效电路图大致与图28B所绘示者相同，差别在于存储器元件280包含负数个感测电路(例如，感测电路274A和274B)以及多个缓冲电路(例如，缓冲电路275A和275B)。每一条输出线SLeven(1)或SLeven(2)连接一个感测电路274A或274A；且该感测电路274A或274B和一个缓冲电路275A或275B对应耦接。
在本实施例中，通过感测电路274A或274B可分别量测出通过被选取存储单元210和220的电流值276A和276B(即每一个被选取存储单元210和220的乘积项)，并分别储存于个别的缓冲电路275A或275B中。感测电路274A和274B在获取被选取存储单元210和220的乘积项同时，可以将对应的乘积项当作多个第二输入变量277A和277B，分别经由的同一条输入线BLeven(1)和BLeven(2)对应地再输入存储器元件280之中，以执行另一次的积项和操作。
另外在本实施例中，每一个被选取存储单元210和220的乘积项，并未在存储器元件280所内建的感测电路274A和274B或缓冲电路275A和275B中进行加总，而是在存储器元件280的一外部电路进行，以计算积项和。例如，类神经网络系统270可以还包括一个逻辑电路278，耦接于存储器元件280和控制器271上，可以响应控制器271的指令，将储存于缓冲电路275A和275B中的乘积项进行加总，以得到积项和。在本说明书的一些实施例中，逻辑电路278可以是例如，通用电路、特殊用途应用电路或被立体存储单元阵列100所支持，可以提供系统单芯片功能性的组合模块。根据上述实施例，提供一种具有垂直通道结构的立体存储器元件的类神经网络系统。利用立体存储器元件既有的感测读取特性来进行积相合操作。其中，输入变量经由多条输入线(位线)输入立体存储器结构，并通过栅极线来选取存储单元，并通过存储器内建的感测电路读取通过所选存储单元的电流，并将其储存于内建的缓冲电路中。通过所选存储单元的电流即为积项和操作的乘积项，而被选取存储单元的电导值即为每一乘积项的权重。这些乘积项可以在感测电路或缓冲电路中直接加总，或者通过外部的逻辑电路进行加总，而计算出积项和。
另外，感测电路在被选取存储单元的乘积项同时，将每一对应的乘积项当作多个第二输入变量，分别经由的同一条输入线对应地再输入存储器元件之中，以执行另一次的积项和操作。由于立体存储器元件可以执行全部或部分的积项和操作，减少数据在存储器和中央处理器之间的往复存取，有助于大幅减少类神经网络运算时间。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种类神经网络系统，用于执行一积项和操作，包括：
一存储器元件，包括：
一立体存储单元阵列，具有多个存储单元，设置在多条存储单元本体线与多条栅极线的多个交叉点上，其中所述存储单元具有多个可写入电导；
一栅极驱动器，耦接至所述栅极线，用来施加多个控制栅极电压，其中所述控制栅极电压系结合所述存储单元的所述可写入电导，用以对应该积项和操作中多个乘积项的多个权重；
一输入驱动器，用来对所述存储单元施加多个电压，以对应多个输入变量；
多条输入线，将所述存储单元本体线连接至该输入驱动器，用以输入所述输入变量；
一感测电路，连接至所述存储单元本体线，用来感测通过所述存储单元本体线之一者的一电流，作为所述乘积项中的一对应乘积项；
多条输出线，每一所述输出线将所述存储单元本体线之一者连接至该感测电路；以及
一缓冲电路，耦接至该感测电路，以储存该对应乘积项；以及
一控制器，耦接至该存储器元件，用来控制该存储器元件，将所述乘积项进行加总，以计算该积项和。
2.如权利要求1所述的类神经网络系统，其中该感测电路在获取所述乘积项时，感测电路将这些乘积项当作一第二输入变量，经由所述输入线中对应于所述存储单元本体线的多个相同输入线，输入该存储器元件，以执行另一积项和操作。
3.如权利要求1所述的类神经网络系统，其中所述乘积项系在该感测电路或该缓冲电路进行加总。
4.如权利要求3所述的类神经网络系统，其中将通过所述存储单元本体线的多个该电流进行加总，以形成一电流总和对应该积项和。
5.如权利要求1所述的类神经网络系统，其中该存储器元件还包括多个感测电路和多个缓冲电路，每一所述感测电路连接至所述存储单元本体线之一者，用来感测该对应乘积项，且每一所述缓冲电路耦接至所述感测电路之一者，用来储存该对应乘积项。
6.如权利要求5所述的类神经网络系统，还包括一逻辑电路，响应该控制器的一指令，将储存于所述缓冲电路中的多个该对应乘积项进行加总。
7.如权利要求1所述的类神经网络系统，其中该缓冲电路包括一栓锁电路和一静态随机存取存储器其中至少一者。
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