CN102544018B - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器件及其制造方法，所述非易失性存储器件包括存储串，所述存储串包括串联耦接的多个存储器单元。所述非易失性存储器件包括：存储串，其包括第一半导体层和第二导电层，第一半导体层与第二导电层之间具有存储器栅绝缘层；第一选择晶体管，其包括与第一半导体层的一端耦接的第二半导体层；第二选择晶体管，其包括与第一半导体层的另一端耦接的第三半导体层；以及第四半导体层，其与没有设置第二导电层的区域中的第一半导体层接触。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2010年12月30日提交的韩国专利申请No.10-2010-0138837的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种具有三维(3D)结构的非易失性存储器件及其制造方法，在所述非易失性存储器件中沿着从衬底垂直突出的沟道形成存储器单元。
背景技术
非易失性存储器件即使在电源被切断的情况下也能保留其中所储存的数据。目前，广泛使用了各种非易失性存储器件，诸如快闪存储器。
随着在硅衬底之上制成单层的二维存储器件的集成度的提高达到极限，引入了通过沿着从硅衬底垂直突出的沟道层叠多个存储器单元而制成的三维非易失性存储器件。
图1是说明一种三维非易失性存储器件的截面图。
参见图1，在衬底10之上设置了用于形成管沟道晶体管的栅电极的第一导电层11、交替层叠第一层间电介质层12和第二导电层13以形成多层存储器单元的结构、以及顺序层叠第二层间电介质层16、第三导电层17和第二层间电介质层16以形成选择晶体管的结构。
形成一对单元沟道孔以穿透第一层间电介质层12和第二导电层13的层叠结构，在第一导电层11中设置管沟道孔以将上述一对单元沟道孔的下部相互耦接。一对选择沟道孔穿透第二层间电介质层16、第三导电层17和第二层间电介质层16的层叠结构。
在单元沟道孔和管沟道孔的内壁上设置存储器栅绝缘层14，并用第一沟道层15填充设置有存储器栅绝缘层14的管沟道孔和单元沟道孔。另外，在与第二层间电介质层16、第三导电层17和第二层间电介质层16的层叠结构相邻的选择沟道孔的内壁上设置栅绝缘层18，并用第二沟道层19来填充选择沟道孔中的设置有栅绝缘层18的部分。
结果，在衬底10之上设置了管沟道晶体管、多层存储器单元和选择晶体管。管沟道晶体管包括第一导电层11、形成在管沟道孔内部的存储器栅绝缘层14和第一沟道层15。多层存储器单元包括形成在一对单元沟道孔内部的存储器栅绝缘层14和第一沟道层15以及沿着存储器栅绝缘层14和第一沟道层15垂直层叠的第二导电层13。沿着一对单元沟道孔中的一个的多层存储器单元与沿着一对单元沟道孔中的另一个的多层存储器单元通过缝隙S而彼此隔开。选择晶体管包括形成在一对选择沟道孔内部的栅绝缘层18和第二沟道层19以及第三导电层17。沿着一对选择沟道孔中的一个的选择晶体管与沿着一对选择沟道孔中的另一个的选择晶体管通过缝隙S而彼此隔开。
在上述三维非易失性存储器件的结构中，沟道层没有与衬底直接耦接。这意味着三维非易失性存储器件不包括起到形成阱拾取区域(wellpick-upregion)的衬底本体的作用的层。因此，在图1中的已知的三维非易失性存储器件中，不可以通过施加擦除电压到衬底本体来执行数据擦除操作，已知的三维非易失性存储器件改为通过基于栅致漏极泄漏效应(GIDL)供应空穴来执行擦除操作。
然而，当基于GIDL效应来执行擦除操作时，擦除率可能会因为没有供应足够的空穴而降低。具体来说，随着垂直设置的沟道层的长度增加，擦除率进一步降低。
发明内容
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件可以在存储器单元的沟道层没有直接与衬底耦接的情况下通过提供起衬底本体作用的层来执行F-N隧穿擦除操作。
根据本发明的一个示例性实施例，一种非易失性存储器件，包括存储串，所述存储串包括串联耦接的多个存储器单元，所述非易失性存储器件包括：所述存储串，所述存储串包括第一半导体层和第二导电层，所述第一半导体层与所述第二导电层之间具有存储器栅绝缘层；第一选择晶体管，所述第一选择晶体管包括与第一半导体层的一端耦接的第二半导体层；第二选择晶体管，所述第二选择晶体管包括与第一半导体层的另一端耦接的第三半导体层；以及第四半导体层，所述第四半导体层与没有设置第二导电层的区域中的第一半导体层接触。
根据本发明的另一个示例性实施例，一种用于制造包括存储串的非易失性存储器件的方法，所述存储串包括串联耦接的多个存储器单元，所述方法包括以下步骤：形成所述存储串，所述存储串包括第一半导体层和第二导电层，所述第一半导体层与所述第二导电层之间具有存储器栅绝缘层；以及形成分别与所述第一半导体层的一端和另一端耦接的第二半导体层和第三半导体层以及与没有设置所述第二导电层的区域中的第一半导体层耦接的第四半导体层。
根据本发明的又一个示例性实施例，一种用于制造非易失性存储器件的方法，所述方法包括以下步骤：在衬底之上形成第一导电层；选择性地刻蚀所述第一导电层以形成两个或多个凹槽；形成第一牺牲层图案以填充所述两个或多个凹槽；通过层叠第一层间电介质层、第二导电层和另一个第一层间电介质层来形成单元栅结构；形成第一沟道孔、第二沟道孔、第三沟道孔和第四沟道孔，其中所述第一沟道孔和所述第二沟道孔暴露出所述凹槽中的一个凹槽中的第一牺牲层图案，且所述第三沟道孔和所述第四沟道孔暴露出相邻凹槽中的第一牺牲层图案；形成将所述第一沟道孔和所述第二沟道孔的下端连接的第一管沟道孔，形成将所述第三沟道孔和所述第四沟道孔的下端连接的另一个第一管沟道孔，形成将所述第二沟道孔和第三沟道孔的顶端连接的第二管沟道孔；沿着所述第一沟道孔至所述第四沟道孔、两个第一管沟道孔和所述第二管沟道孔的内壁形成栅绝缘层；在所述第一沟道孔至第四沟道孔、所述两个第一管沟道孔和所述第二管沟道孔的内部形成第一半导体层；以及在所述第二管沟道孔之上形成第一线，所述第一线与所述第二管沟道孔内部的第一半导体层电耦接。
附图说明
图1是说明一种已知的三维非易失性存储器件的截面图。
图2A至图17B是说明根据本发明示例性实施例的三维非易失性存储器件及其制造方法的截面图和平面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式来实施，而并不应当解释成受本文所提供的实施例的限制。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征，对一些部分做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。
图2A至图17B是说明根据本发明示例性实施例的三维非易失性存储器件及其制造方法的截面图和平面图。B图是平面图，而A图是沿着B图的X-X’和Y-Y’线截取的截面图。具体地，图17A和图17B是说明根据本发明的一个示例性实施例的三维非易失性存储器件的截面图和平面图，且图2A至16B示出了制造图17A和17B所示的存储器件的中间过程。
首先，参照图2A至17B描述根据本发明的一个示例性实施例的制造非易失性存储器件的方法。
参见图2A和2B，在衬底100之上形成第一导电层110以形成第一管沟道晶体管的栅电极。
衬底100可以是半导体衬底诸如硅衬底。
第一导电层110可以包括掺杂有杂质的多晶硅层。
参见图3A和3B，通过选择性刻蚀第一导电层110以形成凹槽并用电介质材料诸如氮化物层来填充凹槽内部，形成填充第一导电层110的内部的第一牺牲层图案115。在用电介质材料填充凹槽之后，可以通过平坦化工艺例如化学机械抛光(CMP)工艺来将所得结构平坦化，直到暴露出第一导电层110的部分为止。
第一牺牲层图案115是用于形成稍后描述的第一管沟道晶体管的沟道孔，且第一牺牲层图案115具有条/线的形状，所述条/线的形状具有沿一个方向例如Y-Y’方向的长轴和沿着与长轴方向垂直的方向例如X-X’方向的短轴。在下文，为了方便起见，将X-X’方向称作第一方向，将Y-Y’方向称作第二方向。可以布置多个第一牺牲层图案115，以形成具有沿第一方向和第二方向的行和列的阵列或矩阵。沿第二方向彼此相邻排列的两个第一牺牲层图案115(例如，同一列中的两个第一牺牲层图案115)形成一对第一牺牲层图案115，并可以被称作一对第一牺牲层图案。例如，图3A中沿着Y-Y’截取的横截面示出了一对第一牺牲层图案115。
参见图4A和4B，在第一牺牲层图案115和第一导电层110之上交替地形成第一层间电介质层120和第二导电层125以形成沿垂直方向上层叠的多个存储器单元。在下文，为了方便起见，将交替层叠有第一层间电介质层120和第二导电层125的层叠结构称作单元栅结构(CGS)。
在本文中，第一层间电介质层120用于将所述多个存储器单元彼此隔离。第一层间电介质层120可以是氧化物层。第二导电层125用于形成存储器单元的控制栅电极。第二导电层125可以是掺杂有杂质的多晶硅层。在此示例性实施例中，示出了四层第二导电层125，但是本发明不限于四层。相反，可以形成任意层数的第二导电层125。
参见图5A和5B，通过选择性地刻蚀单元栅结构来形成包括第一沟道孔H1和第二沟道孔H2且暴露出属于一对第一牺牲层图案115的一个第一牺牲层图案115的第一对沟道孔、包括第三沟道孔H3和第四沟道孔H4且暴露出属于同一对牺牲层图案115的另一个第一牺牲层图案115的第二对沟道孔。第一沟道孔至第四沟道孔H1、H2、H3、H4是用于形成存储器单元的沟道的空间。另外，一对沟道孔，例如包括第一沟道孔H1和第二沟道孔H2的第一对沟道孔或包括第三沟道孔H3和第四沟道孔H4的第二对沟道孔，被设置在一个第一牺牲层图案115之上，并沿着第一牺牲层图案115的主轴方向即纵向方向对齐。
随后，形成填充第一沟道孔至第四沟道孔H1、H2、H3、H4的内部的第二牺牲层图案130。第二牺牲层图案130用于保护第二导电层125在后续用于形成第一沟槽至第三沟槽的工艺(见图6A和6B)中免于受损伤。第二牺牲层图案130可以是氮化物层。另外，可以通过在包括第一沟道孔至第四沟道孔H1、H2、H3、H4的衬底结构之上沉积电介质材料诸如氮化物层，并执行平坦化工艺例如化学机械抛光(CMP)工艺直到暴露出单元栅结构的表面，来形成第二牺牲层图案130。
参见图5B，示出了第一沟道孔至第四沟道孔H1、H2、H3、H4相对于第一牺牲图案115的布置。在图5B中，以虚线示出了第一牺牲层图案115，因为它们从图5B的平面视图中是不可见的。在下文，可以使用虚线来表示从平面图的角度可见的表面之下的某些结构。
参见图6A和图6B，通过选择性地刻蚀第一沟道孔H1与第二沟道孔H2之间的单元栅结构、第二沟道孔H2与第三沟道孔H3之间的单元栅结构以及第三沟道孔H3与第四沟道孔H4之间的单元栅结构，在单元栅结构中形成了沿第一方向延伸的缝隙型的第一沟槽至第三沟槽T1、T2、T3。在本文中，第一沟槽T1指的是设置在一个第一牺牲层图案115之上的包括第一沟道孔H1和第二沟道孔H2的第一对沟道孔之间的沟槽。同时，第三沟槽T3指的是设置在另一个第一牺牲层图案115之上的包括第三沟道孔H3和第四沟道孔H4的第二对沟道孔之间的沟槽。第二沟槽T2指的是设置在一个第一牺牲层图案115与另一个第一牺牲层图案115之间即在第二沟道孔H2与第三沟道孔H3之间的沟槽。
在本文中，为了形成第一沟槽至第三沟槽T1、T2、T3，使用第一层间电介质层120中的最底层作为刻蚀停止层来刻蚀单元栅结构。具体来说，单元栅结构被足够地过刻蚀，以充分地将第二导电层125的最底层隔离开。
通过形成第一沟槽至第三沟槽T1、T2、T3，包括在单元栅结构中的第二导电层125根据每个沟道孔H1、H2、H3或H4而沿着第二方向被隔离开。
参见图7A和7B，形成填充第一沟槽至第三沟槽T1、T2、T3的第三牺牲层图案132。
第三牺牲层图案132可以是氮化物层。另外，可以通过在包括第一沟槽至第三沟槽T1、T2、T3的衬底结构之上沉积电介质材料诸如氮化物层并执行例如CMP工艺的平坦化工艺直到暴露出单元栅结构的表面，来形成第三牺牲层图案132。
随后，在包括第二牺牲层图案130和第三牺牲层图案132的单元栅结构之上形成第三导电层135，所述第三导电层135形成第二管沟道晶体管的栅电极。第三导电层135可以是掺杂有杂质的多晶硅层。
在本文中，第三导电层135包括与形成第二管晶体管的沟道的区域相对应的开口即第二管沟道孔PH2。第二管沟道孔PH2暴露出第二牺牲层图案130。此外，第二管沟道孔PH2暴露出设置在一个第一牺牲层图案115之上的第二牺牲层图案130与设置在同一对第一牺牲层图案115中的另一个第一牺牲层图案115之上的第二牺牲层图案130之间的空间(图7B中用区域A表示)。例如，第二管沟道孔PH2暴露出填充第二沟道孔H2的第二牺牲层图案130与填充第三沟道孔H3的第二牺牲层图案130之间的空间(区域A)。
这里，可以通过刻蚀第三导电层135而形成第二管沟道孔PH2。使用湿法刻蚀工艺或干法刻蚀工艺来执行第三导电层135的刻蚀。此外，可以在第三导电层之上形成掩模，且所述掩模结合刻蚀工艺一起使用，使得刻蚀第三导电层135产生第二管沟道孔PH2。另外，一旦第二管沟道孔PH2形成，就可以去除所述掩模。
参见图8A和8B，去除被第二管沟道孔PH2暴露的第二牺牲层图案130，也去除因第二牺牲层图案130的去除而暴露出的第一牺牲层图案115。
第二牺牲层图案130和第一牺牲层图案115可以通过湿法刻蚀工艺来去除。当第二牺牲层图案130和第一牺牲层图案115是氮化物层时，可以使用包括磷酸等的刻蚀溶液来执行湿法刻蚀工艺。
结果，去除了第二牺牲层图案130且使第一沟道孔至第四沟道孔H1、H2、H3、H4开放。另外，由于第一牺牲层图案115被去除，形成了用于形成第一管沟道晶体管的沟道的空间即第一管沟道孔PH1。
如图8A所示，作为以上工艺的结果，第一沟道孔H1和第二沟道孔H2通过设置在第一沟道孔H1和第二沟道孔H2之下的第一管沟道孔PH1中的一个而物理地彼此连接，第三沟道孔H3和第四沟道孔H4通过设置在第三沟道孔H3和第四沟道孔H4之下的另一第一管沟道孔PH1而物理地彼此连接。第二沟道孔H2和第三沟道孔H3通过设置在第二沟道孔H2和第三沟道孔H3之上的第二管沟道孔PH2而彼此连接。简而言之，第一沟道孔至第四沟道孔H1、H2、H3、H4、第一管沟道孔PH1和第二管沟道孔PH2彼此相连接。
参见图9A和9B，沿着第一沟道孔至第四沟道孔H1、H2、H3、H4、第一管沟道孔PH1和第二管沟道孔PH2的内壁，形成存储器栅绝缘层140。在存储器栅绝缘层140之上形成要用作存储器单元的沟道和第一及第二管沟道晶体管的沟道的第一半导体层145。
可以通过顺序地沉积电荷阻挡层、电荷俘获层和隧穿绝缘层，来形成存储器栅绝缘层140。在本文中，隧穿绝缘层即用于电荷隧穿的层，可以是氧化物层；电荷俘获层即用于俘获电荷并存储数据的层，可以是氮化物层。此外，电荷阻挡层，即用于防止电荷俘获层内的电荷转移到外部的层，可以是氧化物层。简而言之，存储器栅绝缘层140可以具有氧化物-氮化物-氧化物(ONO)的三层结构。
存储器栅绝缘层140可以将第二导电层125和第一半导体层145彼此电隔离，并实质通过俘获被分别用作存储器单元的栅电极和沟道的第二导电层125和第一半导体层145之间的电荷来存储数据。另外，存储器栅绝缘层140可以在被分别用作第一管沟道晶体管的栅电极和沟道的第一导电层110和第一半导体层145之间用作使第一导电层110和第一半导体层145彼此绝缘的栅绝缘层。另外，存储器栅绝缘层140可以在被分别用作第二管沟道晶体管的栅电极和沟道的第三导电层135和第一半导体层145之间用作使第三导电层135和第一半导体层145彼此绝缘的栅绝缘层。
可以通过沿着存储器栅绝缘层140沉积半导体材料诸如多晶硅来形成第一半导体层145。在本文中，第一半导体层145可以是第一导电类型，例如可以是P型。
在此实施例中，第一半导体层145被形成为具有填满第一管沟道孔PH1、第二管沟道孔PH2以及第一沟道孔至第四沟道孔H1、H2、H3、H4的厚度。然而，本发明不限于第一半导体层145填满这些孔的实施例。根据另一个示例性实施例，第一半导体层145可以被形成为薄层，其没有填满第一管沟道孔PH1、第二管沟道孔PH2以及第一沟道孔至第四沟道孔H1、H2、H3、H4。
如图9A所示，形成第一半导体层145的结果是，第一半导体层145包括：第一柱体部分至第四柱体部分，所述第一柱体部分至第四柱体部分以柱体形状被分别形成在第一沟道孔至第四沟道孔H1、H2、H3、H4的内部；第一连接部分，所述第一连接部分被形成在第一管沟道孔PH1的内部并使第一柱体部分和第二柱体部分的下部连接；第二连接部分，所述第二连接部分被形成在第一管沟道孔PH1的内部并使第三和第四柱体部分的下部连接；第五和第六柱体部分，所述第五和第六柱体部分被形成在第二管沟道孔PH2的内部且分别被设置在第一和第四柱体部分之上；以及第三连接部分，所述第三连接部分被形成在第二管沟道孔H2的内部并使第二柱体部分和第三柱体部分的上部连接。在本文中，第一柱体部分至第四柱体部分可以用作存储器单元的沟道，第一连接部分和第二连接部分可以用作第一管沟道晶体管的沟道。第三连接部分、第五柱体部分和第六柱体部分可以用作第二管沟道晶体管的沟道。
作为上述工艺的结果，在衬底100之上形成了第一管沟道晶体管，所述第一管沟道晶体管包括第一半导体层145的第一连接部分和第二连接部分、围绕第一连接部分和第二连接部分的下表面和侧表面的第一导电层110、以及插入在第一和第二连接部分与第一导电层110之间的存储器栅绝缘层140。
在第一管沟道晶体管之上形成多层存储器单元，所述多层存储器单元包括：第一半导体层145的第一柱体部分至第四柱体部分；多个第二导电层125，所述多个第二导电层125沿着第一柱体部分至第四柱体部分层叠且根据第一柱体部分至第四柱体部分中的每个通过上述的第一沟槽至第三沟槽T1、T2、T3而隔离；以及存储器栅绝缘层140，所述存储器栅绝缘层140被插入在第一至第四柱体部分与第二导电层125之间。在下文，沿着第一至第四柱体部分中的每个层叠的多层存储器单元被称作第一至第四垂直串。如图9A的示例性实施例所示，第一至第四垂直串中的每个包括四层存储器单元，但是本发明不限于每个垂直串中四层存储器单元。相反，在每个垂直串中可以有任意数量的层。由于第一至第四垂直串通过第一至第三连接部分而耦接，因此第一至第四垂直串串联连接以形成一个存储串。根据该示例性实施例，因此，一个存储串可以包括16个存储器单元。
在多层存储器单元之上形成第二管沟道晶体管，所述第二管沟道晶体管包括第一半导体层145的第五和第六柱体部分以及第三连接部分、围绕第五和第六柱体部分以及第三连接部分的侧表面的第三导电层135、以及插入在第三连接部分以及第五和第六柱体部分与第三导电层135之间的存储器栅绝缘层140。
可以通过第一和第二管沟道晶体管来控制第一至第四垂直串的连接。简而言之，可以通过第一管沟道晶体管来控制第一和第二垂直串的连接以及第三和第四垂直串的连接，而通过第二管沟道晶体管来控制第二和第三垂直串的连接。
参见图10A和10B，在图9A和9B的工艺得到的衬底结构之上顺序地形成第二层间电介质层150、第四导电层155和第二层间电介质层150，以便形成第一和第二选择晶体管。在下文，为了方便起见，将第二层间电介质层150、第四导电层155和第二层间电介质层150的层叠结构称作选择栅结构(SGS)。
第四导电层155用于形成第一和第二选择晶体管的栅电极。第四导电层155可以是掺杂有杂质的多晶硅层。第二层间电介质层150使第四导电层155与第四导电层155的上部结构和下部结构绝缘，第二层间电介质层150可以是氧化物层。
参见图11A和11B，通过选择性地刻蚀选择栅结构(SGS)来形成使第一半导体层145的第五柱体部分暴露出的第五沟道孔H5和使第一半导体层145的第六柱体部分暴露出的第六沟道孔H6。第五沟道孔H5和第六沟道孔H6是要形成第一和第二选择晶体管的沟道的区域。
通过选择性地刻蚀选择栅结构(SGS)来形成使第一半导体层145的第三连接部分暴露的第四沟槽T4。第四沟槽T4可以暴露出在第二沟道孔H2内部的第二柱体部分与第三沟道孔H3内部的第三柱体部分之间的第三连接部分之上的区域。第四沟槽T4是要形成稍后将描述的第四半导体层的区域。尽管在本示例性实施例中示出第四沟槽T4具有孔状，但是本发明不限于孔状。根据另一示例性实施例，第四沟槽T4也可以具有沿第一方向延伸的线状且仍然暴露出第三连接部分。
参见图12A和12B，在第四沟槽T4、第五沟道孔H5和第六沟道孔H6的侧壁上形成栅绝缘层160，然后形成半导体层165A、165B、165C，所述半导体层165A、165B、165C分别填充其中形成有栅绝缘层160的第五沟道孔H5、第六沟道孔H6和第四沟槽T4的内部。可以通过在包括第五沟道孔H5、第六沟道孔H6和第四沟槽T4的衬底结构之上沉积诸如多晶硅的半导体材料并执行例如CMP工艺的平坦化工艺，来形成半导体层165A、165B、165C。在下文，填充第五沟道孔H5、第六沟道孔H6和第四沟槽T4的半导体层分别被称作第二半导体层至第四半导体层165A、165B、165C。第二半导体层至第四半导体层165A、165B、165C可以具有与第一半导体层145相同的导电类型，即第一导电类型。例如，第一导电类型可以是P型。
在本文中，填充第五沟道孔H5和第六沟道孔H6的第二半导体层165A和第三半导体层165B可以用作第一和第二选择晶体管的沟道。
另外，填充第四沟槽T4的第四半导体层165C可以起到节点的作用，所述第四半导体层165C可以通过直接与用作存储串的沟道的第一半导体层145耦接，来将某一电压(例如，预定的电压)施加到第一半导体层145。换句话说，第四半导体层165C可以起到形成阱拾取区域的衬底本体的作用。因而，可以通过向第四半导体层165C施加擦除电压来执行擦除数据的操作。如上所述，当第四半导体层165C的导电类型是P型且第四半导体层165C相比于第一半导体层145包括更高浓度掺杂的P型杂质时，第四半导体层165C可以在将多个存储器单元中所储存的数据擦除的擦除操作期间，通过将空穴供应至第一半导体层145来执行FN隧穿擦除操作。
栅绝缘层160插入在第二和第三半导体层165A和165B与第四导电层155之间以及第四半导体层165C与第四导电层155之间，以将它们彼此电绝缘。
参见图13A和13B，为了将第一和第二选择晶体管与第四半导体层165C隔离，通过选择性地刻蚀第二半导体层165A与第四半导体层165C之间以及第三半导体层165B与第四半导体层165C之间的选择栅结构(SGS)，来形成沿第一方向延伸的沟槽，然后形成填充所述沟槽的第一绝缘层170。结果，第一绝缘层170具有沿着第一方向延伸的线状，并被设置在第二半导体层165A与第四半导体层165C之间以及在第三半导体层165B与第四半导体层165C之间的选择栅结构(SGS)的内部。
作为上述工艺的结果，在第二管沟道晶体管之上设置了第一选择晶体管和第二选择晶体管。第一选择晶体管与存储串的一端耦接，且包括第二半导体层165A、沿第一方向中延伸且围绕第二半导体层165A的侧壁的第四导电层155、以及插入在第二半导体层165A与第四导电层155之间的栅绝缘层160。第二选择晶体管与存储串的另一端耦接，且包括第三半导体层165B、沿第一方向中延伸且围绕第三半导体层165B的侧壁的第四导电层155、以及插入在第三半导体层165B与第四导电层155之间的栅绝缘层160。第四半导体层165C被设置在第一选择晶体管与第二选择晶体管之间。而且，第一选择晶体管、第二选择晶体管和第四半导体层165C通过第一绝缘层170而彼此隔离。
在下文，为了方便起见，将第一选择晶体管称作漏极选择晶体管，将第二选择晶体管称作源极选择晶体管。但是，根据另一个示例性实施例，第一选择晶体管被称作源极选择晶体管而第二选择晶体管被称作漏极选择晶体管。
参见图14A和14B，通过用杂质选择性地掺杂第二和第三半导体层165A和165B，在用作第一和第二选择晶体管的沟道的第二和三半导体层165A和165B的上部中形成第一结区180A和第二结区180B。在示例性本实施例中，第一结区180A是漏极区域而第二结区180B是源极区域，但是本发明不限于这种配置。在另一个实施例中，漏极区域和源极区域可以交换。
这里，第一结区180A和第二结区180B可以是与第一半导体层145和第四半导体层165C的导电类型相反的第二导电类型。例如，在第一半导体层145的导电类型是P型的情况下，第二导电类型可以是N型。
参见图15A和15B，形成覆盖在图14A和14B的工艺之后获得的衬底结构的第二绝缘层185。然后，通过选择性地刻蚀第二绝缘层185来形成沿第一方向中延伸且暴露出第三和第四半导体层165B和165C的沟槽。随后，通过用导电材料填充沟槽内部，来形成第一线190和第二线195。因而，第一线190沿第一方向延伸，且连接了沿第一方向对齐的第四半导体层165C(即，连接了第四半导体层165C在同一行内的部分)。此外，第二线195沿第一方向延伸，且连接了沿第一方向对齐的第三半导体层165B的上部中的第二结区180B(即，连接了第二结区180B的在同一行内的部分)。
这里，第一线190可以是用于将体电压施加到起衬底本体作用的第四半导体层165C的线，具体来说，第一线190可以是用于施加供上述擦除操作使用的擦除电压的线。擦除电压是相对较高的电压。例如，擦除电压可以在约10V到约25V的范围内。
第二线195是与第二结区180B耦接的线。当第二结区180B是源极区域时，第二线195可以是源极线。
参见图16A和16B，形成覆盖通过图15A和15B的工艺所获得的衬底结构的第三绝缘层200。然后，通过选择性刻蚀第三绝缘层200形成使第二半导体层165A的上部中的第一结区180A暴露的接触孔。随后，通过用导电材料填充接触孔的内部，来形成与第一结区180A电连接的接触205。当第一结区180A是漏极区域时，接触205可以是漏极接触。
参见图17A和17B，在第三绝缘层200之上形成沿第二方向延伸且与接触205耦接的第三线210。当接触205是漏极接触时，第三线210可以是位线。
下文将再次参照图17A和17B来描述根据本发明的一个示例性实施例的非易失性存储器件。可以根据参照图2A至16B描述的工艺来制造非易失性存储器件。然而，本发明不限于这些工艺，也可以通过其他工艺来制造非易失性存储器件。由于以上描述了非易失性存储器件的构成元件和功能，因此简要描述根据图17A和17B的非易失性存储器件。
参见图17A和17B，非易失性存储器件包括：衬底100；存储串，所述存储串被设置在衬底100之上且包括第一半导体层145和多个第二导电层125，所述多个第二导电层125与第一半导体层145利用它们之间的存储器栅绝缘层140而接触；第一选择晶体管，所述第一选择晶体管与存储串的一端耦接且包括第二半导体层165A和第四导电层155，所述第四导电层155与第二半导体层165A利用它们之间的栅绝缘层160而接触；第二选择晶体管，所述第二选择晶体管与所述存储串的另一端耦接且包括第三半导体层165B和第四导电层155，所述第四导电层155与第三半导体层165B利用它们之间的栅绝缘层160而接触；以及第四半导体层165C，所述第四半导体层165C被设置在第一选择晶体管与第二选择晶体管之间且与第一半导体层145耦接。
具体来说，第一半导体层145可以包括：第一柱体部分至第四柱体部分，所述第一柱体部分至第四柱体部分被分别形成在第一沟道孔至第四沟道孔H1、H2、H3和H4中且沿第二方向对齐，垂直于衬底100而延伸；将第一柱体部分和第二柱体部分的下部彼此连接的第一连接部分；将第三柱体部分和第四柱体部分的下部彼此连接的第二连接部分；以及将第二柱体部分和第三柱体部分的上部彼此连接的第三连接部分。第一连接部分和第二连接部分可以形成在第一管沟道孔PH1的内部，第三连接部分可以形成在第二管沟道孔PH2的内部。另外，形成在第二管沟道孔PH2内部的第五和第六柱体部分可以被设置在第一和第四柱体部分之上。
存储器栅绝缘层140可以被设置成围绕第一至第四柱体部分的侧部。此外，存储器栅绝缘层140可以被设置成围绕第一至第三连接部分以及第五和第六柱体部分。
多个第二导电层125可以沿第一方向延伸且围绕第一柱体部分至第四柱体部分的侧部，并通过第一沟槽至第三沟槽T1、T2、T3在第二方向上彼此隔离，所述多个第二导电层125与所述第一柱体部分至第四柱体部分之间具有存储器栅绝缘层140。这里，围绕第一柱体部分至第四柱体部分中的每个的第二导电层125可以被层叠成多层，在所述多层之间具有第一层间电介质层120。
第一选择晶体管的第二半导体层165A被设置在第一半导体层145的第一和第五柱体部分之上，第二选择晶体管的第三半导体层165B被设置在第四和第六柱体部分之上。
第四半导体层165C可以被设置在第一半导体层145的第三连接部分之上。
此外，根据此示例性实施例的非易失性存储器件还可以包括围绕第一连接部分和第二连接部分的第一导电层110，所述第一导电层110与第一连接部分和第二连接部分之间具有存储器栅绝缘层140，因而第一管沟道晶体管可以被设置在存储串之下。另外，根据此示例性实施例的非易失性存储器件还可以包括与第五和第六柱体部分以及第三连接部分接触的第三导电层135，所述第三导电层135与第五和第六柱体部分以及第三连接部分之间具有存储器栅绝缘层140。因而，第二管沟道晶体管可以设置在存储串之上。
另外，第二半导体层165A和第三半导体层165B还可以包括形成在它们上部中的第一结区180A和第二结区180B。第一结区180A和第二结区180B可以分别是漏极区域和源极区域。
第二线195和第三线210沿彼此交叉的方向延伸，且被设置在第一结区180A和第二结区180B之上。这里，由于第二线195和第三线210的延伸方向彼此交叉，应当将第二线195和第三线210设置在不同的层中。因而，将第二线195或第三线210设置在第一结区180A之上且与接触205耦接。换句话说，接触205可以根据哪一个线在另一个线之上而与第二线195或第三线210耦接。另外，在第四半导体层165C之上设置了沿着与第二线195平行的方向延伸的第一线190。
根据本发明的一个示例性实施例，非易失性存储器件可以通过提供第四半导体层165C来执行FN隧穿擦除操作，所述第四半导体层165C是直接与存储器单元的沟道层耦接的层且起到衬底本体的作用。因此，可以提高非易失性存储器件的操作特性诸如擦除操作的速度。
虽然已经参照具体实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求书限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。

Claims (20)

1.一种非易失性存储器件，所述非易失性存储器件包括存储串，所述存储串包括串联耦接的多个存储器单元，其特征在于，所述非易失性存储器件包括：
所述存储串，所述存储串包括第一半导体层和第二导电层，所述第一半导体层与所述第二导电层之间具有存储器栅绝缘层；
第一选择晶体管，所述第一选择晶体管包括与所述第一半导体层的一端耦接的第二半导体层；
第二选择晶体管，所述第二选择晶体管包括与所述第一半导体层的另一端耦接的第三半导体层；以及
第四半导体层，所述第四半导体层与没有设置所述第二导电层的区域中的所述第一半导体层接触。
2.根据权利要求1所述的非易失性存储器件，其中，所述第一半导体层包括：
第一柱体部分至第四柱体部分，所述第一柱体部分至所述第四柱体部分垂直于衬底而延伸且沿着一个方向对齐；
第一连接部分，所述第一连接部分将所述第一柱体部分和所述第二柱体部分的下部耦接；
第二连接部分，所述第二连接部分将所述第三柱体部分和所述第四柱体部分的下部耦接；以及
第三连接部分，所述第三连接部分将所述第二柱体部分和所述第三柱体部分的上部耦接；
其中，所述第二导电层围绕所述第一柱体部分至所述第四柱体部分的侧表面，所述第二导电层与所述第一柱体部分至所述第四柱体部分之间具有所述存储器栅绝缘层；以及
所述第二半导体层和所述第三半导体层被分别设置在所述第一柱体部分和所述第四柱体部分之上，以及
所述第四半导体层被设置在所述第三连接部分之上。
3.根据权利要求1所述的非易失性存储器件，其中，所述第二半导体层和所述第三半导体层分别包括形成在所述第二半导体层和所述第三半导体层的上部中的第一结区和第二结区；以及
所述第一半导体层和所述第四半导体层具有第一导电类型，所述第一结区和所述第二结区具有与所述第一导电类型相反的第二导电类型。
4.根据权利要求3所述的非易失性存储器件，其中，所述第一导电类型是P型而所述第二导电类型是N型。
5.根据权利要求4所述的非易失性存储器件，其中，所述第四半导体层的P型杂质的浓度高于所述第一半导体层的P型杂质的浓度。
6.根据权利要求1所述的非易失性存储器件，还包括：
第一线，所述第一线被设置在所述第四半导体层之上；
第二线，所述第二线被设置在所述第二半导体层和所述第三半导体层中的一个之上且沿着与所述第一线平行的方向延伸；
接触，所述接触被设置在所述第二半导体层和所述第三半导体层中的另一个之上；以及
第三线，所述第三线被设置在所述接触之上且沿着与所述第二线交叉的方向延伸。
7.根据权利要求2所述的非易失性存储器件，还包括：
第一导电层，所述第一导电层与所述第一连接部分和所述第二连接部分相邻；以及
栅绝缘层，所述栅绝缘层被插入在所述第一导电层与所述第一连接部分和所述第二连接部分之间。
8.根据权利要求2所述的非易失性存储器件，还包括：
第三导电层，所述第三导电层与所述第三连接部分相邻；以及
栅绝缘层，所述栅绝缘层被插入在所述第三导电层与所述第三连接部分之间。
9.根据权利要求1所述的非易失性存储器件，其中，所述存储器单元被配置成在将擦除电压施加到所述第四半导体层的擦除操作期间被擦除。
10.根据权利要求9所述的非易失性存储器件，其中，所述擦除电压处在10V到25V的范围内。
11.一种用于制造包括存储串的非易失性存储器件的方法，所述存储串包括串联耦接的多个存储器单元，其特征在于，所述方法包括以下步骤：
形成所述存储串，所述存储串包括第一半导体层和第二导电层，所述第一半导体层与所述第二导电层之间具有存储器栅绝缘层；以及
形成与所述第一半导体层的一端耦接的第二半导体层和与所述第一半导体层的另一端耦接的第三半导体层，以及与没有设置所述第二导电层的区域中的第一半导体层耦接的第四半导体层。
12.根据权利要求11的方法，其中，形成所述存储串的步骤包括以下步骤：
形成所述第一半导体层，所述第一半导体层包括：
第一柱体部分至第四柱体部分，所述第一柱体部分至所述第四柱体部分垂直于衬底而延伸且沿着一个方向对齐；
第一连接部分，所述第一连接部分将所述第一柱体部分和所述第二柱体部分的下部耦接；
第二连接部分，所述第二连接部分将所述第三柱体部分和所述第四柱体部分的下部耦接；以及
第三连接部分，所述第三连接部分将所述第二柱体部分和所述第三柱体部分的上部耦接；以及
形成所述第二导电层，所述第二导电层围绕所述第一柱体部分至第所述四柱体部分的侧表面，所述第二导电层与所述第一柱体部分至所述第四柱体部分之间具有所述存储器栅绝缘层。
13.根据权利要求12所述的方法，还包括以下步骤：
形成第一导电层，所述第一导电层与所述第一连接部分和所述第二连接部分相邻，所述第一导电层与所述第一连接部分和所述第二连接部分之间具有栅绝缘层。
14.根据权利要求12所述的方法，还包括以下步骤：
形成第三导电层，所述第三导电层与所述第三连接部分相邻，所述第三导电层与所述第三连接部分之间具有栅绝缘层。
15.根据权利要求12所述的方法，其中，在形成所述第二半导体层至所述第四半导体层的步骤中：
将所述第二半导体层设置在所述第一柱体部分之上，将所述第三半导体层设置在所述第四柱体部分之上，以及将所述第四半导体层设置在所述第三连接部分之上。
16.根据权利要求14所述的方法，还包括以下步骤：
通过在形成所述第二半导体层至所述第四半导体层之后用杂质来选择性地掺杂所述第二导电层和所述第三导电层，形成第一结区和第二结区。
17.根据权利要求16所述的方法，其中，在形成所述第一结区和所述第二结区的步骤中：
用导电类型与所述第一半导体层和所述第四半导体层的导电类型相反的杂质来掺杂所述第二半导体层和所述第三半导体层。
18.根据权利要求11所述的方法，还包括以下步骤：
在形成所述第二半导体层至所述第四半导体层之后，在所述第四半导体层之上形成第一线，并在所述第二半导体层和所述第三半导体层中的一个之上形成与所述第一线平行的第二线；
形成覆盖所述第一线和所述第二线的绝缘层；
形成接触，所述接触穿透所述绝缘层且与所述第二半导体层和所述第三半导体层中的另一个耦接；以及
在所述绝缘层之上形成第三线，所述第三线与所述接触耦接且跨过所述第一线。
19.一种用于制造非易失性存储器件的方法，所述方法包括以下步骤：
在衬底之上形成第一导电层；
选择性地刻蚀所述第一导电层以形成两个或更多个凹槽；
形成第一牺牲层图案以填充所述两个或更多个凹槽；
通过层叠第一层间电介质层、第二导电层和另一个第一层间电介质层来形成单元栅结构；
形成第一沟道孔、第二沟道孔、第三沟道孔和第四沟道孔，其中所述第一沟道孔和所述第二沟道孔暴露出所述凹槽中的一个凹槽中的第一牺牲层图案，且所述第三沟道孔和所述第四沟道孔暴露出相邻凹槽中的第一牺牲层图案；
形成将所述第一沟道孔和所述第二沟道孔的下端连接的第一管沟道孔，形成将所述第三沟道孔和所述第四沟道孔的下端连接的另一个第一管沟道孔，以及形成将所述第二沟道孔和第三沟道孔的顶端连接的第二管沟道孔；
沿着所述第一沟道孔至所述第四沟道孔、所述两个第一管沟道孔和所述第二管沟道孔的内壁来形成栅绝缘层；
在所述第一沟道孔至所述第四沟道孔、所述两个第一管沟道孔和所述第二管沟道孔的内部形成第一半导体层；以及
在所述第二管沟道孔之上形成第一线，所述第一线与所述第二管沟道孔内部的所述第一半导体层电耦接。
20.根据权利要求19所述的方法，其中，形成所述两个第一管沟道孔和所述第二管沟道孔的步骤包括以下步骤：
用第二牺牲层来填充所述第一沟道孔至所述第四沟道孔；
在所述第一沟道孔与所述第二沟道孔之间刻蚀出第一沟槽，在所述第二沟道孔与所述第三沟道孔之间刻蚀出第二沟槽，在所述第三沟道孔与所述第四沟道孔之间刻蚀出第三沟槽，其中执行刻蚀直到所述第一沟槽至所述第三沟槽中的每个都暴露出最下层的第一层间电介质层为止；
填充所述第一沟槽至所述第三沟槽；
在被填充的第一沟槽至第三沟槽之上形成第三导电层；
选择性地刻蚀所述第三导电层，以暴露出填充所述第一沟道孔至所述第四沟道孔中的每个沟道孔的第二牺牲层且在所述第二沟道孔与所述第三沟道孔之间的所有结构之上形成开口；以及
刻蚀所述第二牺牲层和所述第一牺牲层图案。
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