CN103258826B - 非易失性存储器件及其操作方法和制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器件及其操作方法和制造方法。所述非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，所述第一存储串和所述第二存储串每个都包括从衬底垂直延伸的沟道，多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及底栅，所述底栅插入在最下面的存储器单元与衬底之间，通过插入在底栅与沟道之间的第一栅电介质层与沟道接触，以及控制第一垂直存储串与第二垂直存储串的连接。

Description

非易失性存储器件及其操作方法和制造方法
相关申请的交叉引用
本申请要求2012年2月20日提交的申请号为10-2012-0016986的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其操作方法和制造方法，更具体而言，涉及一种包括从衬底垂直层叠的多个存储器单元的非易失性存储器件及其操作方法和制造方法。
背景技术
非易失性存储器件是一种即使电源中断时也保留储存的数据的存储器件。目前广泛地使用各种非易失性存储器件，例如NAND型快闪存储器等。
近来，由于存储器单元以单层形成在硅衬底上的二维非易失性存储器件的集成度的改善达到极限，因此在本领域提出了多个存储器单元从硅衬底垂直层叠的三维非易失性存储器件。
参见在2009年6月16至18日公开的，标题为“具有16个层叠的层的管形BiCS快闪存储器和用于超高密度储存器件的多电平单元操作”，VLSI技术，2009论文集，ISBN978-4-86348-009-4,136页-137页的论文，提出了具有PBiCS结构的快闪存储器。在这种结构中，不同于另一种现有的包括分别设置在层叠的存储器单元之上和之下的位线和源极线的三维非易失性存储器件，位线和源极线都位于层叠的存储器单元之上。因此，由于仅需要一层选择栅，所以在集成度方面具有优势，并且由于可以形成金属源极线，源极线的电阻减小。
然而，因为在管形的BiCS（Pipe-shaped BiCS，PBiCS）结构中，沟道与衬底的本体分开，所以如在现有技术中的通过施加高电压到衬底的本体来注入空穴到存储器单元的浮栅中的F-N隧穿类型的擦除操作变得不可能。替代地，采用将由施加高电压到选择栅时流动的GIDL（gate induced drain leakage，栅致漏极泄漏）电流产生的空穴注入沟道的方式，来擦除数据。然而，这种利用GIDL电流的擦除方案难以控制。擦除操作效率变差。
此外，参见在同一日期公开的，标题为“利用用于超高密度NAND快闪存储器的TCAT（Terabit Cell Array Transistor，万亿比特单元阵列晶体管）技术的垂直单元阵列”，VLSI技术，2009论文集，ISBN978-4-86348-009-4，192页-193页的论文，提出了具有TCAT结构的快闪存储器。在这种结构中，由于沟道与衬底的本体直接接触，所以如现有技术中的数据擦除是可以的。此外，因为通过去除牺牲层和在缝隙结构中填充钨来形成字线，所以在减小字线电阻方面具有优势。
然而，在TCAT结构中，由于通过经由窄的缝隙执行离子注入工艺，来在衬底中形成源极线，所以会明显地增加源极线的电阻。
因此，在本领域中需要一种具有能解决这些问题的新的结构的三维非易失性存储器件。
发明内容
本发明的实施例涉及一种包括垂直层叠的存储器单元的非易失性存储器件及其制造方法，所述非易失性存储器单元可以容易且有效地执行擦除操作、减小源极线的电阻以及增加集成度。
根据本发明的一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及底栅，所述底栅被插入在最下面的存储器单元与衬底之间，所述底栅利用插入在所述底栅与所述沟道之间的第一栅电介质层而与所述沟道接触，以及所述底栅控制第一垂直存储串与第二垂直存储串的连接。
根据本发明的另一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；以及第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及其中，在所述多个存储器单元之中的最下面的存储器单元的字线控制第一垂直存储串与第二垂直存储串的连接。
根据本发明的另一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及N型杂质区，所述N型杂质区被形成在有源区中以被设置在第一垂直存储串的沟道与第二垂直存储串的沟道之间，并且将第一垂直存储串与第二垂直存储串连接。
根据本发明的另一个实施例，一种非易失性存储器件的操作方法包括以下步骤：在读取操作或编程操作中施加通过电压到底栅，以在有源区中形成反型区，由此将第一垂直存储串与第二垂直存储串彼此连接；以及在擦除操作中施加擦除电压到有源区。
根据本发明的另一个实施例，一种非易失性存储器件的操作方法包括以下步骤：在读取操作或编程操作中施加通过电压到最下面的存储器单元的字线，以在有源区中形成反型区，由此将第一垂直存储串与第二垂直存储串彼此连接；以及在擦除操作中施加擦除电压到有源区。
根据本发明的另一个实施例，一种非易失性存储器件的操作方法包括：在擦除操作中施加擦除电压到有源区。
根据本发明的另一个实施例，一种非易失性存储器件的制造方法包括以下步骤：通过选择性地刻蚀P型半导体层或P型半导体衬底来形成限定出多个有源区的沟槽；形成填充在沟槽中的隔离层；以及形成设置在每个有源区之上的第一垂直存储串和第二垂直存储串，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置。
附图说明
图1和图2是分别示出根据本发明的第一实施例的非易失性存储器件的立体图和电路图。
图3A至图10是解释制造图1和图2所示的器件的方法的一个实施例的示图。
图11至图13是解释制造图1和图2所示的器件的方法的另一个实施例的示图。
图14A至图16是解释根据本发明的第二实施例的非易失性存储器件及其制造方法的示图。
图17和图18是解释根据本发明的第三实施例的非易失性存储器件及其制造方法和操作方法的示图。
图19是解释根据本发明的第四实施例的非易失性存储器件及其制造方法和操作方法的示图。
图20是解释根据本发明的第五实施例的非易失性存储器件及其制造方法和操作方法的示图。
图21是解释根据本发明的第六实施例的非易失性存储器件及其制造方法和操作方法的示图。
图22是解释根据本发明的第七实施例的非易失性存储器件及其制造方法和操作方法的示图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
在下文中，将参照图1至图13来描述根据本发明的第一实施例的非易失性存储器件及其操作方法和制造方法。
图1和图2是分别示出根据本发明的第一实施例的非易失性存储器件的立体图和电路图。尽管为了便于解释，仅在图1中示出一个存储块，且在图2中示出在第一方向上相邻的两个存储块，但是应当注意，非易失性存储器件包括沿着第一方向和第二方向布置的多个存储块。
参见图1和图2，根据本实施例的非易失性存储器件包括衬底10、垂直存储串对ST1和ST2以及底栅BG。衬底10可以包括P型半导体。多个有源区10A通过隔离层11限定在衬底10中。在每个有源区10A上形成有一对垂直存储串ST1和ST2。底栅BG控制垂直存储串ST1与ST2的连接，以便在有源区10A中形成反型区。
详细地，形成在衬底10中的多个有源区10A沿着第一方向和与第一方向不同的第二方向以矩阵的形式来布置。当从上方俯视时，每个有源区10A具有长轴沿第一方向延伸和短轴沿第二方向延伸的条形状。各个有源区10A通过要形成预定深度的隔离层11而被彼此分隔开。由于衬底10由P型半导体构成，因此有源区10A也由P型半导体构成。
每个有源区10A中具有一对垂直存储串ST1和ST2。为了便于解释，在垂直存储串ST1与ST2之中，与位线BL连接的垂直存储串将被称作为第一垂直存储串ST1，与源极线SL连接的垂直存储串将被称作为第二垂直存储串ST2。第一垂直存储串ST1包括沟道CH、存储层（未示出）以及栅电介质层（未示出）。沟道CH的下端部与有源区10A直接接触。多个字线WL以规则的间隙来包围沟道CH。形成在所述多个字线WL之上的漏极选择线DSL包围沟道CH的上部。在每个字线WL与沟道CH之间插入有存储层。在漏极选择线DSL与沟道CH之间插入有栅电介质层。第二垂直存储串ST2包括沟道CH、存储层（未示出）以及栅电介质层（未示出）。沟道CH的下端部与有源区10A直接接触。多个字线WL以规则的间隙来包围沟道CH。形成在所述多个字线WL之上的源极选择线SSL包围沟道CH的上部。在每个字线WL与沟道CH之间插入有存储层。在源极选择线SSL与沟道CH之间插入有栅电介质层。
存储层将沟道CH与字线WL彼此绝缘，并且执行储存电荷的功能。存储层包括：隧道电介质层，所述隧道电介质层被设置成与沟道CH相邻并且允许电荷的隧穿；电荷阻挡层，所述电荷阻挡层被设置成与字线WL相邻并且阻挡电荷的移动；以及电荷储存层，所述电荷储存层被插入在隧道电介质层与电荷阻挡层之间，并且执行储存电荷的功能。例如，每个隧道电介质层和电荷阻挡层可以是氧化物层，而电荷储存层可以是具有电荷陷阱功能的氮化物层。
在字线WL之间、在字线WL与漏极选择线DSL之间以及在字线WL与源极选择线SSL之间插入有层间电介质层（未示出），以使它们彼此绝缘。与沟道CH接触的存储层和字线WL构成单位存储器单元。与沟道CH接触的栅电介质层和漏极选择线DSL构成漏极选择晶体管。与沟道CH接触的栅电介质层和源极选择线SSL构成源极选择晶体管。字线WL、漏极选择线DSL以及源极选择线SSL分别具有沿着第二方向延伸的线形状，并且分别接触多个沟道CH，所述多个沟道CH以垂直点状沿着第二方向布置在衬底10之上。
如同沿着第一方向延伸的线的位线BL经由位线接触BLC与第一垂直存储串ST1的沟道CH的上端部连接。如同沿着第二方向延伸的线的源极线SL与第二垂直存储串ST2的沟道CH的上端部连接。漏极选择晶体管控制位线BL与第一垂直存储串ST1的连接。源极选择晶体管控制源极线SL与第二垂直存储串ST2的连接。
底栅BG位于最下面的字线WL与衬底10之间。底栅BG具有被多个沟道CH穿过的板形状。底栅BG与形成在非易失性存储器件的另一存储块区中的另一个底栅BG是分隔开的。栅电介质层位于底栅BG与沟道CH之间。在最下面的字线WL与底栅BG之间插入有层间电介质层，以使它们彼此绝缘。在底栅BG与衬底10之间插入有栅电介质层。栅电介质层可以具有形成将电特性从P型改变成N型或从N型改变成P型的反型区所需的厚度。
底栅BG可以根据施加的电压在有源区10A中形成反型区。反型区可以将第一垂直存储串ST1与第二垂直存储串ST2彼此连接。具体地，在将诸如通过电压的预定正电压施加到底栅BG的情况下，在由P型半导体构成的有源区10A中形成N型反型区。因此，可以在有源区10A中产生将第一垂直存储串ST1的沟道CH与第二垂直存储串ST2的沟道CH彼此连接的电流流动。换言之，在第一垂直存储串ST1与第二垂直存储串ST2之间形成用于控制第一垂直存储串ST1和第二垂直存储串ST2的连接的一种传输晶体管。传输晶体管的栅极端子、漏极端子、源极端子以及衬底端子分别与底栅BG、第一垂直存储串ST1的沟道CH、第二垂直存储串ST2的沟道CH以及衬底10连接。如果第一垂直存储串ST1和第二垂直存储串ST2彼此连接，则形成包括串联电连接的漏极选择晶体管、多个存储器单元和源极选择晶体管的一个U形存储串。每个有源区10A上具有一个U形存储串。
尽管本实施例示出了一个存储块包括沿着第一方向的两个U形存储串的情况，但是应当注意的是本发明不限制于此，并且可以采用各种方式来改变在一个存储块中所包括的U形存储串的数目。此外，尽管图2示出沿着第一方向并排布置的两个存储块，但是应当注意的是本发明不限制于此，可以沿着第一方向和/或第二方向布置多个存储块。
一个U形存储串中的第二垂直存储串ST2和在第一方向上与所述一个U形存储串相邻的另一个U形存储串中的第二垂直存储串ST2被设置成彼此相邻；并且，因此，那些第二垂直存储串ST2可以共同连接至同一源极线SL。此外，可以将与沿着第一方向彼此相邻布置的第一垂直存储串ST1与一个位线BL连接。
通过如上所述配置的根据本发明的第一实施例的非易失性存储器件，可以实现以下效果。
首先，由于位线BL和源极线SL被设置在第一垂直存储串ST1和第二垂直存储串ST2之上，因此可以用诸如金属的低电阻物质来实现位线BL和源极线SL。此外，由于漏极选择晶体管和源极选择晶体管被形成在同一层上，所以改善了垂直方向上的集成度。
另外，第一垂直存储串ST1和第二垂直存储串ST2的沟道CH与由P型半导体构成的衬底10的有源区10A直接连接。因此，由于可以采用通过施加高的正电压到衬底10而注入空穴到沟道CH中的方式来执行擦除操作，因此可以实现良好的擦除效率。
以这种方式，尽管第一垂直存储串ST1和第二垂直存储串ST2的沟道CH与有源区10A直接连接，但是对非易失性存储器件的操作没有不利影响，因为可以根据需要，例如在读取操作或编程操作中，通过利用底栅BG形成反型层来连接第一垂直存储串ST1和第二垂直存储串ST2。
简言之，尽管采用如同现有技术控制施加到底栅BG的电压的方式来操作，但是根据本发明的第一实施例的非易失性存储器件可以利用现有的PBiCS结构和TCAT结构的有利效果。
下文将参照上述已说明过的图2和下面给出的表1来描述详细的操作方法。
[表1]
首先，将描述读取操作。为了便于解释，假设由图2中的附图标记SEL表示的存储器单元是要读取的选中的存储器单元。另外，假设包括选中的存储器单元的U形存储串——图2中的左侧U形存储串——是选中的存储串。此外，选中的存储串的漏极选择线和源极选择线将被称作为选中的漏极选择线sel.DSL和选中的源极选择线sel.SSL。包括选中的存储串的存储块——图2中的第一存储块——的底栅将被称作为选中的底栅sel.BG。
将预定电压，例如1V施加到选中的位线sel.BL，以将选中的位线sel.BL预充电。将电压0V施加到其余的未选中的位线unsel.BL和源极线SL，在图2中未示出未选中的位线unsel.BL。
然后，可以将用于完全导通漏极选择晶体管和源极选择晶体管的电压，例如电源电压Vcc施加到选中的漏极选择线sel.DSL和选中的源极选择线sel.SSL，使得选中的存储串和位线BL以及源极线SL彼此连接。可以将关断电压，例如0V施加到其余的未选中的漏极选择线unsel.DSL和其余的未选中的源极选择线unsel.SSL，使得其余的未选中的漏极选择线unsel.DSL和其余的未选中的源极选择线unsel.SSL不与位线BL和源极线SL连接。
接着，将读取电压Vread，例如0V施加到选中的字线sel.WL。将通过电压Vread-pass1，例如4V至5V施加到其余的未选中的字线unsel.WL。此外，为了保证选中的存储串的第一垂直存储串ST1和第二垂直存储串ST2彼此连接，并且选中的存储串形成大体U形存储串，将一种通过电压Vread-pass2施加到选中的底栅sel.BG。将关断电压，例如0V施加到其余的存储块（例如，图2中的第二存储块）的未选中的底栅unsel.BG。通过电压Vread-pass2具有能在衬底10中形成反型区的值。可以使用与施加到未选中的字线unsel.WL的通过电压Vread-pass1的相同的电压电平。在这种读取操作中，衬底10可以被施加0V，或可以处于浮置状态。
通过以上述方式施加电压，在选中的存储串中产生电流流动。通过感测选中的位线sel.BL的电压是否改变，来读出储存在选中的存储器单元中的数据。
接着，将描述编程操作。为了便于解释，假设在图2中由附图标记SEL表示的存储器单元是要被编程的选中的存储器单元。因此，采用与在读取操作中相同的方式来定义选中的存储串、选中的位线sel.BL、选中的漏极选择线sel.DSL、选中的源极选择线sel.SSL以及选中的底栅sel.BG。
将位线编程电压，例如0V施加到选中的位线sel.BL。将位线编程禁止电压，例如电源电压Vcc施加到未选中的位线unsel.BL，在图2中未示出未选中的位线unsel.BL。
然后，将用于完全导通漏极选择晶体管的电压，例如电源电压Vcc施加到选中的漏极选择线sel.DSL，使得选中的存储串和位线BL彼此连接。将关断电压，例如0V施加到未选中的漏极选择线unsel.DSL，使得阻断未选中的漏极选择线unsel.DSL与位线BL的连接。将关断电压，例如0V施加到全部的源极选择线SSL，使得阻断源极选择线SSL与施加有例如电源电压Vcc的源极线SL的连接。也就是说，选中的存储串仅与施加有0V的选中的位线sel.BL连接。
随即，将编程电压，例如18V至20V施加到选中的字线sel.WL。将通过电压Vpass1，例如约10V施加到其余的未选中的字线unsel.WL。此外，为了保证选中的存储串的第一垂直存储串ST1和第二垂直存储串ST2彼此连接，并且选中的存储串形成大体U形的存储串，因此将一种通过电压Vpass2施加到选中的底栅sel.BG。将关断电压，例如0V施加到其余的存储块（例如，图2中的第二存储块）的未选中的底栅unsel.BG。通过电压Vpass2具有能在衬底10中形成反型区的值。可以使用与施加到未选中的字线unsel.WL的通过电压Vpass1相同的值。在这种编程操作中，衬底10可以被施加0V，或可以处于浮置状态。
通过以如上所述的方式施加电压，可以将电子注入到与选中的字线sel.WL连接的选中的存储器单元的电荷储存层中。可以执行用于将数据储存在选中的存储器单元中的编程操作。
接着，将描述擦除操作。可以以存储块为单位来执行擦除操作。为了便于解释，假设储存在图2中的第一存储块的全部存储器单元中的数据被擦除。
通过施加0V到作为擦除目标的第一存储块的字线WL，并且将擦除电压Verase，例如18V至20V的高的正电压施加到衬底10，可以将空穴注入到沟道中并擦除数据。此时，位线BL、源极线SL、漏极选择线DSL、源极选择线SSL以及底栅BG全部处于浮栅状态。
相反地，针对不作为擦除目标的第二存储块的电压施加条件与针对第一存储块的电压施加条件的不同之处仅在于第二存储块的字线WL处于浮置状态。在第二存储块的字线WL处于浮置状态的情况下，当施加擦除电压Verase到衬底10时，由于电位升高，所以防止第二存储块的存储器单元的数据被擦除。
在下文中，将参照图3A至图10来描述制造图1和图2所示的器件的方法的一个实施例。基本上示出截面图，并且根据需要示出平面图。在一起示出截面图和平面图的情况下，截面图具有尾标A，而相对应的平面图具有尾标B。此外，示例性的情况包括两个存储块，每个存储块包括以2*2矩阵的形式布置的四个U形存储串。具体地，在这些附图中，示出了在图1和图2中未示出的存储块的外围区。
参见图3A和图3B，提供由P型半导体构成的衬底10。衬底10被限定有包括存储器单元的中心区C和其余的外围区E。尽管在这些附图中示出了外围区E仅限定在中心区C的上侧，但是应当注意的是也可以在中心区C的下侧限定相同的外围区。
然后，在通过选择性地刻蚀衬底10的中心区C的隔离区来限定用于隔离用途的沟槽之后，通过将诸如氧化物层或氮化物层的绝缘层填充在所述用于隔离用途的沟槽中，来形成隔离层11。通过隔离层11在衬底10中限定出有源区10A。
在本实施例中，由于布置了两个存储块，并且针对每个存储块布置四个存储串，所以限定出总共八（4*2）个有源区10A。将理解的是，可以根据存储块的数目和储存串的数目而不同地改变有源区10A的数目。
参见图4A和图4B，在包括隔离层11的衬底10上形成第一栅电介质层12。第一栅电介质层12可以是氧化物层或氮化物层，并且可以具有能允许在有源区10A中形成反型区的厚度。
接着，在将用于底栅的导电层沉积在第一栅电介质层12之后，通过刻蚀所述用于底栅的导电层来形成底栅13，使得对于各个存储块底栅是分开的。因而，每个底栅13具有覆盖设置有一个存储块的中心区C和外围区E的板形状。这种底栅13可以由掺杂杂质的多晶硅或金属形成。
接着，在底栅13之间的空间中填充第一电介质层14。第一电介质层14起将针对各个存储块的底栅13彼此分开的作用，并且可以是例如氧化物层。
参见图5，在底栅13和第一电介质层14上交替地层叠多个第一层间电介质层15和多个第一牺牲层16。第一牺牲层16在后续的工艺中被去除，提供用于形成字线的空间，并且可以包括例如氮化物层。第一层间电介质层15用于将字线的多个层彼此分开，并且可以包括相对于第一牺牲层16具有刻蚀选择性的层，例如氧化物层。在下文中，为了便于解释，第一层间电介质层15和第一牺牲层16的交替层叠结构将被称作为初始单元栅结构CGS’。
在下文中，在初始单元栅结构CGS’上顺序层叠第二层间电介质层17、第二牺牲层18以及另一个第二层间电介质层17。第二牺牲层18在后续的工艺中被去除，提供用于形成漏极选择线和源极选择线的空间，并且可以包括例如氮化物层。第二层间电介质层17用于将漏极选择线和源极选择线分成上部部分和下部部分，并且可以包括例如氧化物层。在下文中，为了便于解释，第二层间电介质层17、第二牺牲层18以及第二层间电介质层17的顺序层叠结构将被称作为初始选择栅结构SGS’。
参见图6，穿通初始单元栅结构CGS’、初始选择栅结构SGS’、底栅13以及第一栅电介质层12来限定出沟道孔H，以暴露出有源区10A。针对每个有源区10A限定一对沟道孔H。一对沟道孔H沿着作为有源区10A的长轴方向的第一方向并排布置。
然后，在沟道孔H的侧壁上形成第二电介质层21之后，形成沟道22，以将沟道22填充在沟道孔H中。第二电介质层21用作在底栅13与沟道22之间的栅电介质层，并且可以包括例如高介电常数的氧化物诸如氧化铝层或氧化硅层。另外，第二电介质层21可以包括由氧化物层、氮化物层以及氧化物层构成的存储层。尽管在沟道孔H的整个侧壁上形成第二电介质层21，但是应当注意的是本发明不限制于此。在另一个实施例中，可以通过将底栅13的侧壁热氧化，而仅在暴露在沟道孔H中的底栅13的侧壁上形成第二电介质层21。沟道22可以由例如非晶硅、单晶硅或多晶硅的物质形成。尽管在本实施例中，沟道22具有完全填充沟道孔H的形状，但是应当注意的是本发明不限制于此。在另一个实施例中，沟道22可以具有部分填充沟道孔H的厚度，并且在这种情况下，在沟道22填充之后留下的空间可以用诸如PSZ的电介质物质来填充。
参见图7，通过刻蚀衬底10的外围区E的初始单元栅结构CGS’和初始选择栅结构SGS’，来形成台阶形状。利用称作为减薄（slimming）的刻蚀工艺来执行层叠结构的刻蚀。由于这个过程在本领域中是众所周知的，所以本文将省略其详细描述。
作为这个工艺的结果，在衬底10的外围区E中，每个第一牺牲层16具有超出每个第一牺牲层16之上的第一牺牲层16或第二牺牲层18的相应端部而突出的端部。这是为了后续的接触形成工艺（参见图10）。
接着，形成第三层间电介质层23以填充刻蚀的空间。第三层间电介质层23可以包括，例如氧化物层。
参见图8A和图8B，通过选择性地刻蚀初始单元栅结构CGS’和初始选择栅结构SGS’，来限定出穿通初始单元栅结构CGS’和初始选择栅结构SGS’的第一缝隙S1和第二缝隙S2以及块缝隙BS。
在针对每个有源区10A形成的一对沟道22之间的每个第一缝隙S1沿着第二方向延伸。属于不同对且彼此相邻的沟道22之间的每个第二缝隙S2沿着第二方向延伸。然而，第一缝隙S1和第二缝隙S2被限定成具有不延伸完全穿过中心区C的长度，并且具有与沿着第一方向延伸的缝隙适当连通的端部。通过第一缝隙S1和第二缝隙S2与沿着第一方向延伸的缝隙的组合，顺序形成的最终单元栅结构CGS的部分与要与源极线（见左下剖面线）连接的顺序形成的最终选择栅结构SGS连接。顺序形成的最终单元栅结构CGS的部分与要与位线（见右下剖面线）连接的顺序形成的最终选择栅结构SGS连接。尽管底栅13经由第一缝隙S1和第二缝隙S2暴露出来，但是应当注意的是本发明不限制于此。将第一缝隙S1和第二缝隙S2限定到穿通最下面的第一牺牲层16的深度就足够了。
块缝隙BS被限定在与第一电介质层14重叠的位置处。块缝隙BS被限定成将针对各个存储块的最终单元栅结构CGS和最终选择栅结构SGS分开。因此，块缝隙BS在第二方向上延伸穿过中心区C和外围区E。由于块缝隙BS之下不存在底栅13，所以块缝隙BS的刻蚀深度可以比第一缝隙S1和第二缝隙S2的刻蚀深度大。
接着，去除经由第一缝隙S1和第二缝隙S2以及块缝隙BS暴露出的第一牺牲层16和第二牺牲层18。可以经由湿法刻蚀来去除第一牺牲层16和第二牺牲层18。
参见图9，在去除由于去除第一牺牲层16和第二牺牲层18而暴露出的第二电介质层21的部分之后，在所得结构的整个表面上形成存储层。形成导电层到能填充剩余空间的厚度。此后，通过执行毯式刻蚀等，仅在去除了第一牺牲层16和第二牺牲层18的空间中保留存储层和导电层。可以通过顺序沉积隧道电介质层、电荷储存层以及电荷阻挡层，例如氧化物层、氮化物层以及氧化物层来形成存储层。导电层可以包括诸如钨或掺杂杂质的多晶硅的金属性物质。
作为这个工艺的结果，在去除了第一牺牲层16的空间中形成第一存储层24和字线25。在去除了第二牺牲层18的空间中形成第二存储层26和选择线27。插入在沟道22与字线25之间的第一存储层24执行使沟道22与字线25彼此绝缘并且储存电荷的作用。相反地，插入在沟道22与选择线27之间的第二存储层26由于本实施例的工艺的特性，用作栅电介质层。在另一个实施例中使工艺改变的情况下，可以将单电介质层替代第二存储层26插入在沟道22与选择线27之间。如果与一对沟道22中的一个沟道接触的选择线27构成漏极选择线，则与所述一对沟道22中的另一个沟道接触的选择线构成源极选择线。
尽管在本实施例中描述了完全地去除第二电介质层21的暴露出的部分，然后形成第一存储层24和第二存储层26的工艺，但是应当注意的是本发明不限制于此。当第二电介质层21包括诸如氧化物层的单层时，可以在去除了第一牺牲层16和第二牺牲层18而没有去除第二电介质层21的空间的内壁上形成诸如氮化物层的电荷储存层和诸如氧化物层的电荷阻挡层。另外，在第二电介质层21由与第一存储层24和第二存储层26相同的物质形成的情况下，可以省略形成第一存储层24和第二存储层26的步骤。因此，可以在当去除第一牺牲层16和第二牺牲层18时所形成的空间中填充导电物质。另外，在第二电介质层21由与第一存储层24和第二存储层26相同的物质形成的情况下，可以仅额外地形成电荷阻挡层，而与电荷阻挡层无关，以当去除第一牺牲层16和第二牺牲层18时，补偿对第二电介质层21的最外部的电荷阻挡层诸如氧化物层的破坏。
此后，在形成第一存储层24和第二存储层26、字线25以及选择线27之后保留下来的空间中填充第三电介质层28。也就是说，用第三电介质层28来填充与第一缝隙S1和第二缝隙S2以及块缝隙BS相对应的空间。第三电介质层28可以是例如氧化物层。
随即，通过将杂质离子注入到沟道22的上端部中，来形成漏极区29A和源极区29B。在要与随后形成的位线接触的沟道对22之中的沟道22的上端部上形成每个漏极区29A。在要与随后形成的源极线接触的沟道对22之中的沟道22的上端部上形成每个源极区29B。杂质可以是诸如硼的N型杂质。
参见图10，通过在图9的所得结构上沉积导电物质，并且将导电物质图案化，来形成源极线SL，以使源极线SL同时接触属于不同对、彼此相邻以及沿第二方向延伸的沟道22。通过利用金属或金属硅化物作为导电物质，可以减小源极线SL的电阻。
然后，形成第四层间电介质层31以覆盖源极线SL。穿通第四层间电介质层31来形成位线接触BLC以使位线接触BLC分别与形成有漏极区29A的沟道22接触。穿通第四层间电介质层31和第三层间电介质层23来形成多个接触32，以使所述多个接触32分别与选择线27、字线25以及底栅13连接。
接着，通过在第四层间电介质层31上沉积导电物质并且将导电物质图案化，来形成与位线接触BLC连接且沿第一方向延伸的位线BL、以及分别与所述多个接触32连接的导线33。这些导线33要分别控制选择线27、字线25以及底栅13。
以这些方式，可以制造图1和图2所示的器件。然而，应当注意的是，制造图1和图2所示的器件的方法不限制于此，并且可以进行各种修改。例如，可以利用如下方法：可以替代第一牺牲层16和第二牺牲层18而直接沉积用于字线的导电层和用于选择线的导电层。下文将参照图11至图13来描述这种方法，并且将使用相同的附图标记来表示与前述的实施例相同的构成部分，以及本文将省略相同的构成部分的详细描述。
图11至图13是解释用于制造图1和图2所示的器件的方法的另一个实施例的示图。
参见图11，在执行图3A至图4B的工艺之后，在底栅13和第一电介质层14上形成包括交替层叠的多个第一层间电介质层15和用于字线的多个导电层36的单元栅结构CGS。然后，在单元栅结构CGS上形成包括顺序层叠的第二层间电介质层17、用于选择线的导电层38以及另一个第二层间电介质层17的选择栅结构SGS。可以利用例如掺杂有杂质的多晶硅来形成用于字线的导电层36和用于选择线的导电层38。
参见图12，穿通单元栅结构CGS和选择栅结构SGS、底栅13和第一栅电介质层12来限定出沟道孔对H，以暴露出有源区10A。
随即，在沟道孔H的侧壁上形成存储层39之后，通过在沟道孔H中填充半导体物质来形成沟道22。与用于字线的导电层36接触的存储层39执行电荷储存的功能，以用作栅电介质层。相反地，与底栅13和用于选择线的导电层接触的存储层39用作栅电介质层。
接着，执行用于将衬底10的外围区E形成为台阶形状的减薄步骤。
参见图13，通过选择性地刻蚀单元栅结构CGS和选择栅结构SGS，限定出穿通单元栅结构CGS和选择栅结构SGS的第一缝隙S1和第二缝隙S2以及块缝隙BS。通过限定第一缝隙S1和第二缝隙S2以及块缝隙BS，用于字线的导电层36构成沿着第二方向延伸的字线。用于选择线的导电层38构成沿着第二方向延伸的选择线。
接着，尽管在附图中未示出，但是执行与以上参照图9和图10描述的工艺相似的后续工艺。换言之，在用第三电介质层28来填充第一缝隙S1和第二缝隙S2以及块缝隙BS之后，执行用于形成漏极区29A和源极区29B的工艺、用于形成源极线SL的工艺以及用于形成位线BL的工艺，以制造图1和图2所示的器件。
尽管在以上描述的第一实施例中已经解释了提供由P型半导体构成的衬底10，并且通过在衬底10中直接形成沟槽来限定有源区10A，但是在另一个实施例中，可以使用单独的P型半导体层来替代衬底10。此后，将参照图14A至图16来描述根据第二实施例的非易失性存储器件及其制造方法。基于与图3A至图10相同的假设来示出图14A至图16。
参见图14A和图14B，提供衬底40。与第一实施例不同，衬底40不需要由P型半导体构成，可以由任何物质形成。
然后，在衬底40上形成第一电介质层41之后，在第一电介质层41上形成P型半导体层42。
接着，在针对各个存储块选择性地刻蚀并且划分P型半导体层42之后，形成填充被刻蚀掉P型半导体层的空间的第二电介质层43。
参见图15A和图15B，在通过选择性地刻蚀P型半导体层42的中心区C的隔离区来限定出用于隔离的沟槽之后，通过用诸如氧化物层或氮化物层的电介质层来填充所述用于隔离的沟槽，来形成隔离层44。通过隔离层44，在P型半导体层42中限定出有源区42A。
参见图16，在图15A和图15B的处理后的所得结构上形成第一栅电介质层45，通过在第一栅电介质层45上沉积导电层来形成底栅46。在本实施例中，因为针对各个存储块划分P型半导体层42，所以不需要针对各个存储块划分底栅46。然而，可以不针对各个存储块划分P型半导体层42。在这种情况下，可以针对各个存储块划分底栅46。
后续的工艺与前述工艺相同。例如，可以执行以上参照图5至图10描述的工艺，或以上参照图11至图13描述的其它工艺。
通过上述工艺制造的根据第二实施例的器件与根据第一实施例的器件大体相同，除了用P型半导体层替代衬底以外。因此，由于操作方法与第一实施例大体相同，所以本文将省略其解释。
在前述第一实施例中，以底栅BG在有源区10A中形成反型区的方式来控制垂直存储串ST1和ST2的连接。然而，在另一个实施例中，可以省略底栅BG，并且最下面的字线WL可以执行底栅BG的功能。这将在下文参照图17至图20来描述。
图17和图18是解释根据本发明的第三实施例的非易失性存储器件及其制造方法和操作方法的示图。基于与图10的截面图相同的假设来示出图17。基于与图2相同的假设来示出图18。
参见图17和图18，根据本实施例的非易失性存储器件包括：衬底10，所述衬底由P型半导体构成并且具有由隔离层11限定的多个有源区10A；以及形成在每个有源区10A上的一对垂直存储串ST1和ST2。具体地，以最下面的字线25在有源区10A中形成反型区的方式来控制垂直存储串ST1和ST2的连接。即，根据第三实施例的器件与根据第一实施例的器件相比，具有不包括底栅BG、底层栅电介质层以及上覆盖的层间电介质层的结构。
这里，插入在最下面的字线25与衬底10之间的第一存储层24用作将字线25与衬底10彼此绝缘的栅电介质层。第一存储层24具有形成反型区所需的厚度。
在施加预定的正电压到最下面的字线25的情况下，在由P型半导体构成的有源区10A中形成N型反型区。因此，可以在有源区10A中产生用于将第一垂直存储串ST1的沟道CH与第二垂直存储串ST2的沟道CH彼此连接的电流流动。也就是说，在第一垂直存储串ST1与第二垂直存储串ST2之间形成一种传输晶体管来控制第一垂直存储串ST1与第二垂直存储串ST2的连接。传输晶体管的栅极端子、漏极端子、源极端子、衬底端子分别与最下面的字线25、第一垂直存储串ST1的沟道CH、第二垂直存储串ST2的沟道CH以及衬底10连接。
与图3A至图10的制造工艺相比，可以在没有形成第一栅电介质层12的工艺、形成底栅13的工艺以及形成最下面的层间电介质层15的工艺的情况下实施制造根据本实施例的器件的方法。因此，本文将省略其详细描述。
一种操作根据本实施例的器件的方法与以上参照第一实施例描述的方法相似，除了将施加到底栅BG的电压施加到最下面的字线25而替代底栅BG以外。
图19是解释根据本发明的第四实施例的非易失性存储器件及其制造方法和操作方法的示图。基于与图13相同的假设来示出图19。本实施例的电路图与图18大体相同。
参见图19，根据本实施例的非易失性存储器件包括：衬底10，所述衬底10由P型半导体构成并且具有由隔离层11限定的多个有源区10A；以及形成在每个有源区10A上的一对垂直存储串ST1和ST2。具体地，以最下面的字线36在有源区10A中形成反型区的方式来控制垂直存储串ST1和ST2的连接。
换言之，根据第四实施例的器件具有从根据第一实施例的器件中省略底栅BG和上覆盖的层间电介质层的结构。与第三实施例不同，由于不在最下面的字线36与衬底10之间插入存储层39，因此应当在最下面的字线36与衬底10之间插入具有适于形成反型区的厚度的第一栅电介质层12，以使最下面的字线36与衬底10彼此绝缘。
与图11至图13的制造工艺相比，可以在没有形成底栅13和形成最下面的层间电介质层15的工艺的情况下实施制造根据本实施例的器件的方法。因此，本文将省略其详细描述。
操作根据本实施例的器件的方法与以上参照第三实施例描述的相同。
图20是解释根据本发明的第五实施例的非易失性存储器件及其制造方法和操作方法的示图。
参见图20，根据本实施例的非易失性存储器件与根据第一实施例的器件大体相同，并且特点在于其包括通过在一对沟道22之间的有源区10A中掺杂N型杂质而形成的N型杂质区51。
N型杂质的掺杂工艺可以在形成有源区10A的步骤与形成底栅13的步骤之间执行。
在以这种方式额外地形成N型杂质区51的情况下，可以容易地实施垂直存储串对ST1和ST2的连接。在本实施例中，通过形成反型区将垂直存储串ST1和ST2基本彼此连接。N型杂质区51可以用来补充垂直存储串ST1和ST2的连接。
图21是解释根据本发明的第六实施例的非易失性存储器件及其制造方法和操作方法的示图。
参见图21，根据本实施例的非易失性存储器件与根据第三实施例的器件相似。然而，非易失性存储器件包括通过将N型杂质掺杂在沟道对22之间的有源区10A中而形成的N型杂质区51。
N型杂质的掺杂工艺可以在形成有源区10A的步骤与沉积用于形成字线25的牺牲层（未示出）的步骤之间执行。另外，可以在将电介质层28填充在缝隙中之前对经由缝隙（未示出）暴露出的有源区10A执行N型杂质的掺杂工艺。
在以这种方式额外地形成N型杂质区51的情况下，可以容易地实施垂直存储串ST1和ST2的连接。在本实施例中，通过形成反型区将垂直存储串ST1和ST2基本彼此连接。N型杂质区51可以用来补充垂直存储串对ST1和ST2的连接。
在前述的第五实施例和第六实施例中，N型杂质区51执行与在TCAT结构中形成的源极线不同的功能。在TCAT结构中，因为经由窄的缝隙通过执行离子注入工艺在衬底中形成源极线，所以引起问题在于增加了源极线的电阻。然而，在这些实施例中，由于N型杂质区51不用于形成源极线，而是执行补充垂直存储串ST1和ST2的连接的功能，所以即使减小N型杂质区51的宽度也不会引起问题。此外，即使通过随后的退火工艺等来影响N型杂质区51，也不会引起问题。
此外，在前述的第五实施例和第六实施例中，N型杂质区51可以独立地将垂直存储串ST1和ST2连接。在这种情况下，不需要形成底栅，并且不需要最下面的字线形成反型区。如果N型杂质区51独立地将垂直存储串ST1和ST2连接，则应当合适地控制N型杂质区51的宽度。例如，N型杂质区51可以具有较宽的宽度，以与一对沟道22中的一个沟道与另一个沟道之间的宽度相对应的整个区域重叠。此外，N型杂质区51可以与沟道22部分重叠。由于可以施加擦除电压到衬底10，所以如前述实施例可以容易地执行擦除操作。
尽管针对单元区示出了根据第一实施例的器件，但是应当注意的是包括外围区。在制造根据第一实施例的器件的方法中，可以在形成隔离层11的步骤同时在外围区中形成隔离层11。可以在形成底栅13的步骤同时形成外围区的晶体管的栅极。这将参照图22来描述。
图22是解释根据本发明的第七实施例的非易失性存储器件及其制造方法的示图。
参见图22，在提供限定有单元区和外围电路区但由P型半导体构成的衬底60之后，通过选择性地刻蚀单元区和外围区的隔离区来限定用于隔离的沟槽。然后，通过用诸如氧化物层或氮化物层的电介质层来填充所述用于隔离的沟槽，来形成隔离层61。根据形成隔离层61的步骤，在单元区和外围区中限定出有源区60A。
然后，在包括隔离层61的衬底60上形成栅电介质层62。
接着，在栅电介质层62上沉积导电层，并且将导电层图案化，以便在单元区中形成底栅63，并且在外围区中形成外围电路晶体管的栅极64。此后，执行前述后续的工艺。
如从上述描述显然可知的是，根据本发明的实施例的非易失性存储器件及其制造方法具有的优势在于：在通过将存储器单元垂直层叠来增加集成度的同时，可以容易且有效地执行擦除操作，并且可以减小源极线的电阻。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (22)

1.一种非易失性存储器件，包括：
衬底，所述衬底包括由P型半导体构成的多个有源区；
第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和第二垂直存储串每个都包括从所述衬底垂直延伸的沟道，多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着所述沟道布置；
底栅，所述底栅插入在最下面的存储器单元与衬底之间，所述底栅通过插入在所述底栅与所述沟道之间的第一栅电介质层与所述沟道接触，以及所述底栅控制所述第一垂直存储串与所述第二垂直存储串的连接；
位线，所述位线与所述第一垂直存储串的沟道的上端部连接；以及
源极线，所述源极线与所述第二垂直存储串的沟道的上端部连接。
2.如权利要求1所述的非易失性存储器件，其中，所述底栅以在所述有源区中形成反型区的方式，来将所述第一垂直存储串与所述第二垂直存储串彼此连接。
3.如权利要求1所述的非易失性存储器件，其中，所述衬底由P型半导体构成，并且所述有源区通过形成在所述衬底中的沟槽而被限定在所述衬底中。
4.如权利要求1所述的非易失性存储器件，其中，所述衬底包括衬底部分和与所述衬底部分绝缘并且形成在所述衬底部分之上的P型半导体部分，其中，所述有源区通过形成在所述P型半导体部分中的沟槽而被限定在所述P型半导体部分中。
5.如权利要求1所述的非易失性存储器件，其中，所述底栅具有针对各个存储块而划分的板形状。
6.如权利要求4所述的非易失性存储器件，其中，所述P型半导体部分和所述底栅中的至少一个具有针对各个存储块而划分的板形状。
7.如权利要求2所述的非易失性存储器件，还包括：
第二栅电介质层，所述第二栅电介质层插入在所述底栅与所述有源区之间，并且具有形成所述反型区所需的厚度。
8.如权利要求1所述的非易失性存储器件，还包括：
N型杂质区，所述N型杂质区被形成在所述有源区中，以被设置在所述第一垂直存储串的沟道与所述第二垂直存储串的沟道之间。
9.如权利要求1所述的非易失性存储器件，
其中，所述衬底包括未设置所述第一垂直存储串和所述第二垂直存储串的外围电路区，以及
其中，所述非易失性存储器件还包括：
外围电路栅极，所述外围电路栅极被设置在所述外围电路区的有源区之上，位于与所述底栅的同一层上，以及由与所述底栅相同的物质形成。
10.一种操作权利要求1的非易失性存储器件的方法，所述方法包括以下步骤：
在读取操作或编程操作中将通过电压施加到底栅，以在有源区中形成反型区，由此将第一垂直存储串与第二垂直存储串彼此连接；以及
在擦除操作中将擦除电压施加到所述有源区。
11.一种非易失性存储器件，包括：
衬底，所述衬底包括由P型半导体构成的多个有源区；以及
第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和所述第二垂直存储串每个都包括从所述衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和所述选择晶体管沿着所述沟道布置；以及
其中，在所述多个存储器单元之中的最下面的存储器单元的字线控制所述第一垂直存储串与所述第二垂直存储串的连接，以及其中，所述沟道与所述有源区直接接触，同时在所述沟道与所述有源区之间存在接口。
12.如权利要求11所述的非易失性存储器件，其中，所述最下面的存储器单元的字线以在所述有源区中形成反型区的方式，来将所述第一垂直存储串与所述第二垂直存储串彼此连接。
13.如权利要求12所述的非易失性存储器件，还包括：
栅电介质层，所述栅电介质层被插入在所述最下面的存储器单元的字线与所述有源区之间，并且具有形成所述反型区所需的厚度。
14.如权利要求11所述的非易失性存储器件，其中，所述多个有源区中的两个相邻有源区之间的空间仅填充有绝缘材料。
15.一种操作权利要求11的非易失性存储器件的方法，所述方法包括以下步骤：
在读取操作或编程操作中，将通过电压施加到所述最下面的存储器单元的字线，以在有源区中形成反型区，由此将所述第一垂直存储串与所述第二垂直存储串彼此连接；以及
在擦除操作中将擦除电压施加到所述有源区。
16.一种非易失性存储器件，包括：
衬底，所述衬底包括由P型半导体构成的多个有源区；
第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和所述第二垂直存储串每个都包括从所述衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和所述选择晶体管沿着所述沟道布置；以及
N型杂质区，所述N型杂质区被形成在所述有源区中，以插入在所述第一垂直存储串的沟道与所述第二垂直存储串的沟道之间，并且将所述第一垂直存储串与所述第二垂直存储串连接。
17.如权利要求16所述的非易失性存储器件，其中，所述N型杂质区与所述第一垂直存储串的沟道的部分和所述第二垂直存储串的沟道的部分重叠。
18.一种操作权利要求16的非易失性存储器件的方法，所述方法包括以下步骤：
在擦除操作中，将擦除电压施加到所述有源区。
19.一种制造非易失性存储器件的方法，包括以下步骤：
通过选择性地刻蚀P型半导体层或P型半导体衬底来形成限定多个有源区的沟槽；
形成填充在所述沟槽中的隔离层，其中，所述隔离层包围每个有源区的整个侧表面；以及
形成设置在每个有源区之上的第一垂直存储串和第二垂直存储串，
其中，所述第一垂直存储串和所述第二垂直存储串每个包括从所述衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和所述选择晶体管沿着所述沟道布置，其中，在限定所述有源区以及形成所述隔离层之后形成所述沟道，以及其中，所述沟道与所述有源区直接接触，同时在所述沟道与所述有源区之间存在接口。
20.如权利要求19所述的方法，其中，在形成所述第一垂直存储串和所述第二垂直存储串的步骤之前，所述方法还包括以下步骤：
在所述有源区和所述隔离层之上形成栅电介质层；以及
在所述栅电介质层之上形成底栅，
其中，所述沟道穿通所述底栅和所述栅电介质层。
21.如权利要求19所述的方法，其中，在形成所述第一垂直存储串和所述第二垂直存储串的步骤之后，所述方法还包括以下步骤：
形成与所述第一垂直存储串的沟道的上端部连接的位线；以及
形成与所述第二垂直存储串的沟道的上端部连接的源极线。
22.如权利要求20所述的方法，
其中，所述衬底包括未设置所述第一垂直存储串和所述第二垂直存储串的外围电路区，
其中，在形成所述沟槽和形成所述隔离层的步骤的同时，所述方法还包括以下步骤：
形成限定所述外围电路区的有源区的沟槽并且形成隔离层，以及
其中，在形成所述底栅的步骤的同时，所述方法还包括以下步骤：
形成所述外围电路区的晶体管的栅极。
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