CN108520881B - 三维存储器及其数据操作方法 - Google Patents
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Abstract
本发明提供了一种三维存储器及其数据操作方法，该存储器包括：衬底；位于衬底上的堆叠层，堆叠层包括若干层沿垂直于衬底的方向间隔设置的栅极层；穿过堆叠层的沟道孔；位于沟道孔内的沟道层；位于沟道层上的漏极层；漏极层包括形成PN结的顶层P型区及底层N型区。本发明主要通过改变漏极层的结构来改变数据操作方式，无需接入高电压，即可利用漏极层来进行数据擦除，同时方便进行数据读取及数据编写，从而较好地防止对器件造成损坏，提高了三维存储器的使用寿命。
Description
技术领域
本发明涉及闪存存储器领域，尤其涉及一种三维存储器及其数据操作方法。
背景技术
为了满足高效及廉价的微电子产业的发展，半导体存储器件需要具有更高的集成密度。关于半导体存储器件，因为它们的集成密度在决定产品价格方面是非常重要的，即高密度集成是非常重要的。对于传统的二维及平面半导体存储器件，因为它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于光刻、掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高光刻、掩膜工艺精度，集成密度的提升依旧是非常有限的。
作为克服这种二维极限的替代，三维半导体存储器件被提出。三维半导体存储器件，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。
现有技术中，为了实现对三维存储器的各项数据操作，三维存储器的源极层(源极层形成在衬底上)一般采用P型多晶硅，但是，P型多晶硅相比于N型多晶硅，与衬底结合性较差。若源极层采用N型多晶硅，就需要通过GIDL(Gate-Induced Drain Leakage，栅诱导漏极泄漏电流)数据擦除方式来进行数据擦除，但是，GIDL数据擦除方式需要在漏极层接入较高的电压，因此容易对器件造成损坏，从而降低存储器的使用寿命。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
本发明要解决的技术问题是为了克服现有技术中由于三维存储器的一些结构及数据操作方式，导致降低存储器的使用寿命的缺陷，提供一种三维存储器及其数据操作方法。
本发明是通过下述技术方案来解决上述技术问题：
一种三维存储器，包括：
衬底；
位于所述衬底上的堆叠层，所述堆叠层包括若干层沿垂直于衬底的方向间隔设置的栅极层；
穿过所述堆叠层的沟道孔；
位于所述沟道孔内的沟道层；
位于所述沟道层上的漏极层；
所述漏极层包括形成PN结的顶层P型区及底层N型区。
可选地，所述衬底包括金属衬底和位于所述金属衬底上的半导体层，所述沟道层位于半导体层上。
可选地，所述金属衬底的材料包括WSi(钨硅化物)。
可选地，所述半导体层的材料包括多晶硅。
可选地，所述多晶硅为N型。
可选地，所述栅极层的材料包括W(金属钨)。
可选地，还包括在所述栅极层与沟道层之间的依次设置的阻挡层、电荷捕获层、隧穿层。
可选地，还包括：穿过所述堆叠层的栅线隔槽，所述栅线隔槽被绝缘材料填充。
可选地，所述三维存储器配置为：对所述三维存储器进行数据读取操作时，电流从所述三维存储器的漏极层流向所述衬底。
可选地，所述三维存储器配置为：对所述三维存储器进行数据读取操作时，所述漏极层接入偏置电压，所述衬底接地；
未被选中的存储单元的所述栅极层接入导通电压，所述导通电压足以使所述沟道层导通；
被选中的存储单元的所述栅极层接入读取电压。
可选地，所述三维存储器配置为：对所述三维存储器进行数据擦除操作时，电流从所述漏极层流向所述栅极层。
可选地，所述三维存储器配置为：对所述三维存储器进行数据擦除操作时，所述栅极层浮置或接地，所述漏极层接入擦除电压，所述擦除电压足以使所述三维存储器发生隧穿效应。
可选地，所述存储器为NAND(计算机闪存设备)存储器。
一种如上述的三维存储器的数据操作方法，所述数据操作方法包括数据读取的操作方法，所述数据读取的操作方法包括以下步骤：
使所述三维存储器的漏极层接入偏置电压；
使所述衬底接地；
使未被选中的存储单元的所述栅极层接入导通电压，所述导通电压足以使所述沟道层导通；
使被选中的存储单元的所述栅极层接入读取电压；
感测被选中的存储单元的所述漏极层与所述衬底之间的电压，和/或，电流变化以判断所述存储单元的数据状态。
可选地，所述偏置电压的范围为1V～1.4V；
所述导通电压的范围为2V～8V。
可选地，所述数据操作方法还包括数据擦除的操作方法，所述数据擦除的操作方法包括以下步骤：
使所述栅极层浮置或接地；
使所述漏极层接入擦除电压，所述擦除电压足以使所述三维存储器发生隧穿效应，以使所述三维存储器中存储的电子被吸引至所述漏极层。
可选地，所述数据擦除的操作方法还包括以下步骤：
使所述衬底接入所述擦除电压。
可选地，所述擦除电压的范围为14V～20V。
可选地，所述数据操作方法还包括数据编写的操作方法，所述数据编写的操作方法包括以下步骤：
使所述漏极层接地；
使所述衬底接地；
使所述栅极层接入编写电压，所述编写电压足以使所述三维存储器发生隧穿效应，以使所述三维存储器中存储有电子。
可选地，所述编写电压的范围为3V～27V。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实施例。
本发明的积极进步效果在于：
本发明主要通过改变漏极层的结构来改变数据操作方式，无需接入高电压，即可利用漏极层来进行数据擦除，同时方便进行数据读取及数据编写，从而较好地防止对器件造成损坏，提高了三维存储器的使用寿命。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1为本发明较佳实施例的三维存储器的剖面的部分结构示意图。
图2为对图1的三维存储器进行数据读取操作时电流流向的示意图。
图3为对图1的三维存储器进行数据擦除操作时电流流向的示意图。
图4为对图1的三维存储器进行数据编写操作时电流流向的示意图。
图5为本发明较佳实施例的三维存储器的制造方法的流程图。
图6为本发明较佳实施例的三维存储器的数据操作方法的数据读取的操作方法的流程图。
图7为本发明较佳实施例的三维存储器的数据操作方法的数据擦除的操作方法的流程图。
图8为本发明较佳实施例的三维存储器的数据操作方法的数据编写的操作方法的流程图。
附图标记说明：
衬底1
金属衬底11
半导体层12
漏极层2
底层N型区21
顶层P型区22
堆叠层3
栅极层31
层间绝缘层32
沟道层4
阻挡层41
电荷捕获层42
隧穿层43
绝缘体44
栅线隔槽5
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
如图1至图4所示，本实施例提供一种三维存储器，所述三维存储器包括衬底1、漏极层2、堆叠层3、沟道层4及栅线隔槽5，当然所述三维存储器并不仅限于该些结构，本实施例中省略说明的其他结构均可根据实际情况来进行相应的调整。
在本实施例中，所述存储器为NAND存储器，但并不仅限于NAND存储器，可根据实际情况来进行相应的选择。
具体地，衬底1包括金属衬底11和位于金属衬底11上的半导体层12，沟道层4位于半导体层12上，金属衬底11的材料优选为WSi，半导体层12的材料包括多晶硅，在本实施例中，所述多晶硅为N型(N-Poly Si)，但并不具体限定衬底1的材料。
堆叠层3形成在半导体层12上，为栅极层31和层间绝缘层32交替层叠。堆叠层3根据垂直方向所需形成的存储单元的个数来确定堆叠层3的层数，堆叠层3的层数例如可以为8层、32层、64层等，堆叠层3的层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积栅极层31和层间绝缘层32，形成该堆叠层3。优选地，栅极层31的材料可以为W，层间绝缘层32的材料可以为氧化硅。
沟道层4形成在沟道孔(图中未示出)中，所述沟道孔形成在堆叠层3中，并穿过堆叠层3，沟道层4垂直于衬底1，所述三维存储器还包括在栅极层31与沟道层4之间沿着堆叠层3侧表面依次设置的阻挡层41、电荷捕获层42、隧穿层43，所述沟道孔中可以填充有绝缘体44，绝缘体44的材料优选为氧化硅。
栅线隔槽5形成在堆叠层3中，并穿过堆叠层3，栅线隔槽5被绝缘材料填充。
本领域技术人员应当知道，本发明所提供的三维存储器的沟道孔、堆叠层及衬底的结构和制备工艺可以采用本领域技术人员目前或将要使用的三维存储器沟道孔、堆叠层及衬底的结构及其制备工艺，而不限于上述示例。
漏极层2形成在沟道层4上，漏极层2包括形成PN结的顶层P型区22(P+结构)及底层N型区21(N+结构)。
具体地，通过向原始漏极层分别先后注入N型离子及P型离子来形成顶层P型区22及底层N型区21，以使得顶层P型区22及底层N型区21之间形成PN结，使得电流能够通过漏极层2导通到其他导体，在本实施例中，形成顶层P型区22时向漏极层2注入的P型离子浓度范围为1.8*1015个/cm3～2.2*1015个/cm3，优选地，注入浓度可以为2*1015个/cm3，但并不具体限定所注入的P型离子浓度。
漏极层2的P+/N+结构可改变对所述三维存储器进行数据操作的方式，以下分别说明数据读取的操作(read operation)方式、数据擦除的操作(erase operation)方式及数据编写的操作(program operation)方式。
在本实施例中，可以控制三维存储器以对三维存储器进行数据读取的操作。具体地，本实施例提供的三维存储器是借由位于沟道层4与栅极层31之间的电荷捕获层42捕获电荷，从而存储数据的。电荷捕获层42捕获的电荷数量决定了存储单元的Vt。因此，数据的读取操作是检测存储单元所存储的电荷量，也就是存储单元Vt的过程。
在对所述存储器进行数据读取操作时，所述三维存储器配置为：漏极层2接入偏置电压，半导体层12(形成所述三维存储器的源极)接地，使得在进行读取操作时，能够通过感测漏极层2与半导体层12之间的电流变化(电势变化引起的电流变化，亦可感测电压变化)来判断三维存储器所存储的数据状态。所述偏置电压的范围为1V～1.4V(P型区与N型区叠加确定的偏置电压)，优选可以为1.2V。在上述条件下，若沟道层4导通，则导通电流与存储单元的Vt成反比，对于三维存储器而言，沟道层4导通是因为在栅极施加了大于存储单元Vt的电压。
对于没有被选中的存储单元，在读取操作时，栅极层31接入导通电压，以使得沟道层4导通，具体如图2所示，电流能够从漏极层2流向半导体层12。导通电压是一个能够保证大于任何一个存储单元Vt的电压，但导通电压不能太大，否则会使三维存储器发生隧穿效应。导通电压的范围可以在2V～8V之间。
对于被选中的存储单元，在读取操作时，栅极层31接入读取电压，若读取电压大于存储单元的Vt，则能够使沟道层4导通。通过尝试对栅极层31施加不同的读取电压，就可以知道存储单元所存储的电荷量，也就知道其所存储的数据。
上述存储器数据读取操作方式应用广泛，包括但不限于应用于被设置为SLC(Single-Level Cell，单层单元，一个存储单元存储一位(bit)数据)、MLC(Multi-LevelCell，一个存储单元存储两位数据)、TLC(Triple-Level Cell，一个存储单元存储三位数据)或QLC(Quad-Level Cell，一个存储单元存储四位数据)的场景。
在本实施例中，可以控制三维存储器以对三维存储器进行数据擦除的操作。具体地，本实施例提供的三维存储器是借由位于沟道层4与栅极层31之间的电荷捕获层42捕获电荷，从而存储数据的。因而，数据的擦除操作是将电荷捕获层42上的电荷释放的过程。
在对三维存储器进行数据擦除操作时，所述三维存储器配置为：栅极层31浮置(floating)或接地，半导体区12接入擦除电压，漏极层2接入擦除电压。由于漏极层2处于高电位，能够吸引电荷捕获层42中捕获的电子，而擦除电压足以使三维存储器发生隧穿效应，以使电子成功被漏极吸引，进而释放了电荷捕获层42上的电子，半导体区12与漏极层2保持相同电位，以防止电子从漏极层2流向半导体区12。所述擦除电压的范围为14V～20V(现有GIDL数据擦除时接入的30V以上的电压(因GIDL方式中漏极及源极均为N型，需要较高的擦除电压来引起隧穿效应)，但本实施例由于在漏极注入P型离子，有效降低了擦除电压值)，优选可以为14V。
通过上述擦除方式，无需接入高电压，即可利用漏极层来进行数据，实现顶部擦除(top side body erase)，提高了三维存储器擦除操作的效率。
在本实施例中，可以控制三维存储器以对三维存储器进行数据编写的操作。具体地，本实施例提供的三维存储器是借由位于沟道层4与栅极层31之间的电荷捕获层42捕获电荷，从而存储数据的。因而，数据的编写操作是使电子被电荷捕获层42捕获的过程。
在对三维存储器进行数据编写操作时，所述三维存储器配置为：漏极层2接地，半导体层12接地，栅极层31接入编写电压。由于栅极层31处于高电位，能够吸引电子靠近，而编写电压足以使三维存储器发生隧穿效应，以使电子在靠近栅极层31的过程中被电荷捕获层42捕获。编写电压的范围为3V～27V，并且不同的编程电压决定了写入电荷捕获层42中的电子数量，从而使用不同的编程电压能够实现三维存储器存储单元的不同数据状态。在上述实施例中，电子被吸引到栅极层31，因此电流从栅极层31流向半导体层12。
本实施例提供的三维存储器主要通过改变漏极层的结构来改变数据操作方式，无需接入高电压，即可利用漏极层来进行数据擦除，同时方便进行数据读取及数据编写，从而较好地防止对器件造成损坏，提高了三维存储器的使用寿命。
如图5所示，本实施例还提供一种三维存储器的制造方法，本领域技术人员应当理解，这仅是可以制造得到如上述的三维存储器的一实施例，而并非对如上述的三维存储器的制造方法的限定，所述制造方法包括以下步骤：
步骤101、提供金属衬底及位于金属衬底上的半导体层。
在本步骤中，制造三维存储器的衬底，所述衬底包括金属衬底及半导体层。
在本实施例中，金属衬底的材料优选为WSi，半导体层的材料包括多晶硅，在本实施例中，所述多晶硅为N型，但并不具体限定衬底的材料。步骤102、在半导体层上交替沉积栅极层和层间绝缘层以形成堆叠层。
在本步骤中，堆叠层形成在半导体层上，堆叠层根据垂直方向所需形成的存储单元的个数来确定堆叠层的层数，堆叠层的层数例如可以为8层、32层、64层等，堆叠层的层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积栅极层和层间绝缘层，形成该堆叠层。优选地，栅极层的材料可以为W，层间绝缘层的材料可以为氧化硅。步骤103、蚀刻堆叠层，以形成穿过堆叠层的沟道孔。
在本步骤中，沟道孔形成在堆叠层中，并穿过堆叠层。
步骤104、在沟道孔中形成沟道层。
在本步骤中，沟道层垂直于衬底，所述三维存储器还包括在栅极层与沟道层之间沿着堆叠层侧表面依次设置的阻挡层、电荷捕获层、隧穿层，所述沟道孔中可以填充有绝缘体，绝缘体的材料优选为氧化硅。
在本实施例中，堆叠层中还形成栅线隔槽，栅线隔槽穿过堆叠层，栅线隔槽5被绝缘材料填充。步骤105、在沟道孔上方形成漏极层。步骤106、向漏极层注入N型离子。
在本步骤中，向原始漏极层注入N型离子，以形成N型区。
步骤107、向漏极层注入P型离子，以形成顶层P型区及底层N型区，并且通过顶层P型区及底层N型区形成PN结。
在本步骤中，向注入N型离子后的漏极层注入P型离子，从而形成顶层P型区及底层N型区，以使得顶层P型区及底层N型区之间形成PN结，使得电流能够通过漏极层导通到其他导体，在本实施例中，形成顶层P型区时向漏极层注入的P型离子浓度范围为1.8*1015个/cm3～2.2*1015个/cm3，优选地，注入浓度可以为2*1015个/cm3，但并不具体限定所注入的P型离子浓度。
如图6至图8所示，本实施例还提供一种如上述的三维存储器的数据操作方法。
所述数据操作方法包括数据读取的操作方法、数据擦除的操作方法及数据编写的操作方法，所述数据读取的操作方法、所述数据擦除的操作方法及所述数据编写的操作方法之间并无固定先后执行顺序。
具体如图6所示，所述数据读取的操作方法包括以下步骤：
步骤201、触发数据读取程序。
步骤202、漏极层接入偏置电压；
半导体层接地；
未被选中的存储单元的栅极层接入导通电压；
被选中的存储单元的栅极层接入读取电压。步骤203、感测选中的存储单元的漏极层与半导体层之间的电压，和/或，电流变化以读取数据。
在本步骤中，感测选中的存储单元的漏极层与半导体层之间的电压，和/或，电流变化以判断所述存储单元的数据状态从而读取数据。
具体地，在本实施例中，三维存储器是借由位于沟道层与栅极层之间的电荷捕获层捕获电荷，从而存储数据的。电荷捕获层捕获的电荷数量决定了存储单元的Vt。因此，数据的读取操作是检测存储单元所存储的电荷量，也就是存储单元Vt的过程。
在对所述存储器进行数据读取操作时，漏极层接入偏置电压，半导体层接地，使得在进行读取操作时，能够通过感测漏极层与半导体层之间的电流变化(电势变化引起的电流变化，亦可感测电压变化)来判断三维存储器所存储的数据状态。所述偏置电压的范围为1V～1.4V，优选可以为1.2V。在上述条件下，若沟道层导通，则导通电流与存储单元的Vt成反比，对于三维存储器而言，沟道层导通是因为在栅极施加了大于存储单元Vt的电压。
对于没有被选中的存储单元，在读取操作时，栅极层接入导通电压，以使得沟道层导通，电流能够从漏极层流向半导体层。导通电压是一个能够保证大于任何一个存储单元Vt的电压，但导通电压不能太大，否则会使三维存储器发生隧穿效应。导通电压的范围可以在2V～8V之间。
对于被选中的存储单元，在读取操作时，栅极层接入读取电压，若读取电压大于存储单元的Vt，则能够使沟道层导通。通过尝试对栅极层施加不同的读取电压，就可以知道存储单元所存储的电荷量，也就知道其所存储的数据。
上述存储器数据读取操作方式应用广泛，包括但不限于应用于被设置为SLC、MLC、TLC或QLC的场景。具体如图7所示，所述数据擦除的操作方法包括以下步骤：
步骤301、触发数据擦除程序。
步骤302、栅极层浮置或接地；
半导体层接入擦除电压；
漏极层接入擦除电压。
具体地，在本实施例中，三维存储器是借由位于沟道层与栅极层之间的电荷捕获层捕获电荷，从而存储数据的。因而，数据的擦除操作是将电荷捕获层上的电荷释放的过程。
在对三维存储器进行数据擦除操作时，栅极层浮置或接地，半导体区接入擦除电压，漏极层接入擦除电压。由于漏极层处于高电位，能够吸引电荷捕获层中捕获的电子，而擦除电压足以使三维存储器发生隧穿效应，以使电子成功被漏极吸引，进而释放了电荷捕获层上的电子，半导体区与漏极层保持相同电位，以防止电子从漏极层流向半导体区。所述擦除电压的范围为14V～20V(现有GIDL数据擦除时接入的30V以上的电压(因GIDL方式中漏极及源极均为N型，需要较高的擦除电压来引起隧穿效应)，但本实施例由于在漏极注入P型离子，有效降低了擦除电压值)，优选可以为14V。
通过上述擦除方式，无需接入高电压，即可利用漏极层来进行数据，实现顶部擦除，提高了三维存储器擦除操作的效率。
具体如图8所示，所述数据编写的操作方法包括以下步骤：
步骤401、触发数据编写程序。
步骤402、漏极层接地；
半导体层接地；
栅极层接入编写电压。
具体地，在本实施例中，三维存储器是借由位于沟道层与栅极层之间的电荷捕获层捕获电荷，从而存储数据的。因而，数据的编写操作是使电子被电荷捕获层捕获的过程。
在对三维存储器进行数据编写操作时，漏极层接地，半导体层接地，栅极层接入编写电压。由于栅极层处于高电位，能够吸引电子靠近，而编写电压足以使三维存储器发生隧穿效应，以使电子在靠近栅极层的过程中被电荷捕获层捕获。编写电压的范围为3V～27V，并且不同的编程电压决定了写入电荷捕获层中的电子数量，从而使用不同的编程电压能够实现三维存储器存储单元的不同数据状态。在上述实施例中，电子被吸引到栅极层，因此电流从栅极层流向半导体层。
在本实施例中，所述数据操作方法并不仅限于该些步骤，省略说明的其他步骤均可根据实际情况来进行相应的调整。
本实施例提供的三维存储器的数据操作方法，无需接入高电压，即可利用漏极层来进行数据清除，同时方便进行数据读取及数据编写，从而较好地防止对器件造成损坏，提高了三维存储器的使用寿命。
尽管为使解释简单化将上述方法图示并描述为一系列动作，但是应理解并领会，这些方法不受动作的次序所限，因为根据一个或多个实施例，一些动作可按不同次序发生和/或与来自本文中图示和描述或本文中未图示和描述但本领域技术人员可以理解的其他动作并发地发生。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。
Claims (20)
1.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底上的堆叠层，所述堆叠层包括若干层沿垂直于衬底的方向间隔设置的栅极层；
穿过所述堆叠层的沟道孔；
位于所述沟道孔内的沟道层；
位于所述沟道层上的漏极层；
所述漏极层包括形成PN结的顶层P型区及底层N型区。
2.如权利要求1所述的三维存储器，其特征在于，所述衬底包括金属衬底和位于所述金属衬底上的半导体层，所述沟道层位于半导体层上。
3.如权利要求2所述的三维存储器，其特征在于，所述金属衬底的材料包括WSi。
4.如权利要求2所述的三维存储器，其特征在于，所述半导体层的材料包括多晶硅。
5.如权利要求4所述的三维存储器，其特征在于，所述多晶硅为N型。
6.如权利要求1所述的三维存储器，其特征在于，所述栅极层的材料包括W。
7.如权利要求1所述的三维存储器，其特征在于，还包括在所述栅极层与沟道层之间的依次设置的阻挡层、电荷捕获层、隧穿层。
8.如权利要求1所述的三维存储器，其特征在于，还包括：穿过所述堆叠层的栅线隔槽，所述栅线隔槽被绝缘材料填充。
9.如权利要求1所述的三维存储器，其特征在于，所述三维存储器配置为：对所述三维存储器进行数据读取操作时，电流从所述三维存储器的漏极层流向所述衬底。
10.如权利要求9所述的三维存储器，其特征在于，所述三维存储器配置为：对所述三维存储器进行数据读取操作时，所述漏极层接入偏置电压，所述衬底接地；
未被选中的存储单元的所述栅极层接入导通电压，所述导通电压足以使所述沟道层导通；
被选中的存储单元的所述栅极层接入读取电压。
11.如权利要求1所述的三维存储器，其特征在于，所述三维存储器配置为：对所述三维存储器进行数据擦除操作时，电流从所述漏极层流向所述栅极层。
12.如权利要求11所述的三维存储器，其特征在于，所述三维存储器配置为：对所述三维存储器进行数据擦除操作时，所述栅极层浮置或接地，所述漏极层接入擦除电压，所述擦除电压足以使所述三维存储器发生隧穿效应。
13.如权利要求1～12中任意一项所述的三维存储器，其特征在于，所述存储器为NAND存储器。
14.一种如权利要求1～13中任意一项所述的三维存储器的数据操作方法，其特征在于，所述数据操作方法包括数据读取的操作方法，所述数据读取的操作方法包括以下步骤：
使所述三维存储器的漏极层接入偏置电压；
使所述衬底接地；
使未被选中的存储单元的所述栅极层接入导通电压，所述导通电压足以使所述沟道层导通；
使被选中的存储单元的所述栅极层接入读取电压；
感测被选中的存储单元的所述漏极层与所述衬底之间的电压，和/或，电流变化以判断所述存储单元的数据状态。
15.如权利要求14所述的数据操作方法，其特征在于，所述偏置电压的范围为1V～1.4V；
所述导通电压的范围为2V～8V。
16.如权利要求14所述的数据操作方法，其特征在于，所述数据操作方法还包括数据擦除的操作方法，所述数据擦除的操作方法包括以下步骤：
使所述栅极层浮置或接地；
使所述漏极层接入擦除电压，所述擦除电压足以使所述三维存储器发生隧穿效应，以使所述三维存储器中存储的电子被吸引至所述漏极层。
17.如权利要求16所述的数据操作方法，其特征在于，所述数据擦除的操作方法还包括以下步骤：
使所述衬底接入所述擦除电压。
18.如权利要求16所述的数据操作方法，其特征在于，所述擦除电压的范围为14V～20V。
19.如权利要求14所述的数据操作方法，其特征在于，所述数据操作方法还包括数据编写的操作方法，所述数据编写的操作方法包括以下步骤：
使所述漏极层接地；
使所述衬底接地；
使所述栅极层接入编写电压，所述编写电压足以使所述三维存储器发生隧穿效应，以使所述三维存储器中存储有电子。
20.如权利要求19所述的数据操作方法，其特征在于，所述编写电压的范围为3V～27V。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| JP2012069606A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8709894B2 (en) * | 2011-09-16 | 2014-04-29 | Micron Technology, Inc. | 3D structured memory devices and methods for manufacturing thereof |
| US10074661B2 (en) * | 2015-05-08 | 2018-09-11 | Sandisk Technologies Llc | Three-dimensional junction memory device and method reading thereof using hole current detection |
| US9853043B2 (en) * | 2015-08-25 | 2017-12-26 | Sandisk Technologies Llc | Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material |
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|---|---|---|---|---|
| CN102544018A (zh) * | 2010-12-30 | 2012-07-04 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| CN103117293A (zh) * | 2011-10-26 | 2013-05-22 | 爱思开海力士有限公司 | 三维非易失性存储器件及其制造方法 |
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