CN109417072B - 新颖的3d nand存储器件及其形成方法 - Google Patents

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Abstract

在存储器件中，在衬底之上形成包括第一沟道结构、多个第一字线层和第一绝缘层的下存储单元串。所述第一沟道结构从衬底伸出，并且穿过所述第一字线层和所述第一绝缘层。堆栈间触点形成在所述下存储单元串之上并与所述第一沟道结构连接。在堆栈间触点之上形成上存储单元串。所述上存储单元串包括第二沟道结构、多个第二字线和第二绝缘层。所述第二沟道结构穿过所述第二字线和所述第二绝缘层，并且延伸到堆栈间触点中，并且进一步横向延伸到所述第二绝缘层中。所述第二沟道结构的沟道电介质区在所述堆栈间触点上方。

Description

新颖的3D NAND存储器件及其形成方法
背景技术
随着集成电路中的器件的临界尺寸缩小到了常用存储单元技术的极限，设计者一直期望用于对存储单元的多个平面进行堆叠以实现更高的存储容量并且实现更低的每比特成本的技术。
本发明的构思涉及非易失性存储器件，更具体而言涉及其中的沟道结构沿竖直方向延伸的竖直型3D NAND存储器件。在电子产品的尺寸可以逐渐减小时，可能要求这些产品以更高的容量执行数据处理。相应地，可以提高电子产品中使用的半导体存储器件的集成度。一种提高半导体存储器件的集成度的方法可以涉及具有竖直结构而非平面晶体管结构的非易失性存储器件。
与平面晶体管结构相比，3D NAND存储器件的竖直结构涉及更加关键并且复杂的制造过程。随着3D NAND存储器件向具有更多的存储单元层从而以更低的每比特成本实现更高密度的配置变迁，对结构及其制造方法的改进变得越来越有挑战性。
发明内容
一种3D NAND存储器件可以包括多个存储单元串。每个存储单元串可以具有多个存储单元层，它们通过多个绝缘层相互分隔开。所述多个存储单元层分别可以是底部选择栅、顶部选择栅和多个字线。每个存储单元串还可以具有相应的沟道结构，所述沟道结构被形成为竖直穿过存储单元层和绝缘层。存储单元层和绝缘层沿沟道结构的侧壁交替堆叠。随着3D NAND存储器件向具有增多的存储单元层从而以更低的每比特成本实现更高密度的配置变迁，将面临更多的制造挑战。在一个示例中，难以在常规的干法刻蚀工艺的基础上蚀刻穿过增多的存储单元层。可以实施一种新的3D NAND结构，其包括下堆栈、上堆栈、以及被配置为连接下堆栈和上堆栈的多个堆栈间触点。所述下堆栈包括形成于衬底之上的多个下存储单元串。所述下存储单元串中的每者包括多个下存储单元层和下绝缘层。每个下存储单元串还包括相应的下沟道结构，所述下沟道结构从衬底的表面竖直伸出，并且穿过下存储单元层和下绝缘层。在下堆栈之上形成多个堆栈间触点。所述多个堆栈间触点中的每者与相应的下沟道结构连接。所述上堆栈包括形成于所述堆栈间触点之上的多个上存储单元串。所述上存储单元串中的每者包括多个上存储单元层和上绝缘层。每个上存储单元串进一步包括竖直穿过上存储单元层和上绝缘层的相应上沟道结构。每个上沟道结构进一步延伸到相应的堆栈间触点中。因此，形成了包括下存储单元串、上存储单元串、以及连接下存储单元串和上存储单元串的堆栈间触点的完整的存储单元串。
所述上沟道结构可以具有带侧壁和底部部分的圆柱形状。所述上沟道结构可以包括在所述堆栈间触点之上并沿所述沟道结构的侧壁形成的上阻挡层。所述上阻挡层与所述上存储单元层和所述上绝缘层直接接触。所述上沟道结构还可以包括形成于所述上阻挡层之上的上电荷存储层、形成于所述上电荷存储层之上的上隧穿层、以及形成于所述上隧穿层之上的上沟道层。在一些实施例中，通过使所述堆栈间触点的部分凹陷而使所述上沟道结构进一步延伸到所述堆栈间触点中。所述堆栈间触点的凹陷部分可以具有侧壁和底部部分。所述上沟道结构与所述堆栈间触点的凹陷部分的侧壁和底部部分直接接触。可以在所述堆栈间触点的凹陷部分中形成所述堆栈间触点和所述上沟道结构之间的重叠区。所述重叠区具有L足形，并且所述上阻挡层与所述堆栈间触点的凹陷部分的侧壁直接接触。
在3D NAND存储器件的操作期间，向与堆栈间触点相邻的最下部的上存储单元层施加正电压。基于电容耦合效应，所施加电压的一部分被传递至与最下部的上存储单元层重叠的上电荷存储层的部分。该部分的所施加电压能够在与最下部的上存储单元层重叠的上沟道层的部分中排斥空穴并吸引电子。在该部分的所施加电压足够高时，与最下部的上存储单元层重叠的上沟道层的部分可以被反转，其中，能够在所述上沟道层和所述上隧穿层的界面处形成反转层。所述反转层已经在3D NAND存储器件的操作期间耗尽了空穴并且获得了低电阻。与此同时，重叠区中的上沟道层的部分可能因沿重叠区的侧壁存在相邻的上阻挡层、上电荷存储层和上隧穿层而未被反转。可能基于堆栈间触点以及沿重叠区的侧壁的上阻挡层、上电荷存储层、上隧穿层和上沟道层而在重叠区附近形成额外的寄生电容器。最下部的存储单元层中的所施加电压对应地向重叠界面中的上电荷存储层的部分传递较小的电压。耦合到上电荷存储层的较低量的电压可能无法使重叠区中的上沟道层的部分反转。
在本公开中，提供了一种新颖的3D NAND存储器件及其形成方法。去除了上沟道结构与堆栈间触点之间的重叠区中的上阻挡层、上电荷存储层和上隧穿层，并且防止形成额外的寄生电容器。因此，可以使更高的电压耦合至电荷存储层，以便将所述重叠区中的相邻沟道层反转，以在操作期间减小沟道电阻。
根据本公开的一个方面，提供了一种三维(3D)存储器件。三维存储器件具有衬底和形成于所述衬底之上的下堆栈。所述下堆栈包括从所述衬底的表面竖直伸出的第一沟道结构、以及具有多个第一层和多个第二层的第一存储单元堆叠层。所述第一沟道结构穿过所述第一存储单元堆叠层并且具有侧壁和底部部分。第一层和第二层沿第一沟道结构的侧壁交替堆叠，并且第一存储单元堆叠层的顶表面优选地与第一沟道结构的顶表面平齐。
三维存储器件还包括形成于第一存储单元堆叠层的顶表面之上并且与第一沟道结构连接的堆栈间触点。三维存储器件进一步包括形成于所述堆栈间触点之上的上堆栈。上堆栈包括第二沟道结构和第二存储单元堆叠层。所述第二沟道结构穿过所述第二存储单元堆叠层并且具有侧壁和底部部分。第二沟道结构竖直延伸到堆栈间触点中，并且在堆栈间触点和第二存储单元堆叠层之间的界面处进一步横向延伸到第二存储单元堆叠层中。第二沟道结构的第二沟道电介质区处于堆栈间触点的顶表面上方。第二沟道电介质区包括阻挡层、电荷存储层和隧穿层。第二存储单元堆叠层具有多个第三层和多个第四层，并且第三层和第四层沿第二沟道结构的侧壁交替堆叠。第二存储单元堆叠层的顶表面优选地与第二沟道结构的顶表面平齐。
根据本公开的另一方面，提供了一种用于制造三维存储器件的方法。在所公开的方法中，在衬底之上形成下存储单元串。下存储单元串包括在衬底之上顺次堆叠的多个第一字线。所述多个第一字线通过多个第一绝缘层相互间隔开。下存储单元串还具有穿过所述多个第一字线和所述第一绝缘层的第一沟道结构。所述第一沟道结构沿垂直于衬底的方向形成，并且经由底部沟道触点与衬底耦合。接下来，在下存储单元串之上形成互连结构，并且互连结构与第一沟道结构连接。在互连结构之上形成上存储单元串。上存储单元串包括在互连结构之上顺次堆叠的多个第二字线。所述多个第二字线通过多个第二绝缘层相互间隔开。所述上存储单元串还包括穿过所述多个第二字线和所述多个第二绝缘层的第二沟道结构。第二沟道结构沿垂直于衬底的方向形成。第二沟道结构具有侧壁和底部部分。此外，第二沟道结构竖直延伸到互连结构中并且延伸到第二绝缘层中的最下部的第二绝缘层中。第二沟道结构的沟道电介质区处于互连结构的顶表面上方。
根据本公开的又一方面，提供了一种存储单元串。所述存储单元串包括形成于衬底之上的下存储单元串。下存储单元串包括在衬底之上顺次堆叠的多个第一字线。所述多个第一字线通过多个第一绝缘层相互间隔开。所述存储单元串还包括穿过所述多个第一字线和所述第一绝缘层的第一沟道结构。所述第一沟道结构沿垂直于衬底的方向形成，并且经由底部沟道触点与衬底耦合。所述存储单元串进一步包括形成于所述下存储单元串之上的互连结构，并且所述互连结构与所述第一沟道结构连接。在所公开的存储单元串中，在互连结构之上形成上存储单元串。上存储单元串包括在互连结构之上顺次堆叠的多个第二字线。所述多个第二字线通过多个第二绝缘层相互间隔开。所述存储单元串还包括穿过所述多个第二字线和所述多个第二绝缘层的第二沟道结构。第二沟道结构沿垂直于衬底的方向形成。第二沟道结构具有侧壁和底部部分。第二沟道结构竖直延伸到所述互连结构中，并且在所述互连结构和所述第二绝缘层的界面处横向延伸到所述第二绝缘层中。第二沟道结构的第二沟道电介质区处于互连结构的顶表面上方。
附图说明
通过结合附图阅读下述具体实施方式，本发明的各方面将得到最佳的理解。应当指出，根据本行业的标准实践，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
图1是根据一些实施例的3D NAND存储器件的截面图。
图2是根据一些实施例的相关3D NAND存储器件的截面图。
图3到图15是根据一些实施例的制造3D NAND存储器件的各种中间步骤的截面图。
图16是根据一些实施例的制造3D NAND存储器件的过程的流程图。
具体实施方式
下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，而并非意在构成限制。例如，在下文的描述中的在第二特征上或之上形成第一特征可以包括其中第一特征和第二特征是所形成的可以直接接触的特征的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成额外的特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复使用附图标记中的数字和/或字母。这种重复是用于简化和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，文中为了便于说明可以使用空间相对术语，例如“下面”、“下方”、“下部”、“上方”、“上部”等，以描述一个元件或特征与另一元件或特征的如图所示的关系。空间相对术语意在包含除了图中所示的取向之外的处于使用或操作中的装置的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
图1是根据本公开的一些实施例的3D NAND存储器件100的截面图。存储器件100可以具有多个存储单元串。例如，在如图1所示的存储器件100中包括两个存储单元串100A和100B。在一些实施例中，存储单元串100A与存储单元串100B是等同的。在一些实施例中，存储单元串100A与存储单元串100B相比可以具有不同的尺寸。在图1的实施例中，存储单元串100A与存储单元串100B是等同的。存储单元串100A可以具有形成于衬底102之上的下存储单元串。衬底102可以包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底102可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI氧化物半导体。在图1的实施例中，衬底102是IV族半导体，其可以包括Si、Ge或SiGe。衬底102可以是体块晶片或者外延层。下存储单元串可以包括在衬底102之上顺次堆叠的多个第一字线120a-120e。示出了五条字线作为示例，但是本发明不限于这一数量。多个第一字线120通过多个第一绝缘层122a-122f相互间隔开。在一些实施例中，根据设计要求，第一绝缘层122e可以具有比其它第一绝缘层大的厚度。在一些实施例中，图1所示的第一字线120是使用由SiN制成的牺牲层形成的。牺牲层可以被去除并被替换为高K层和金属层。例如，高K层可以由氧化铝制成，并且金属层可以由钨(W)制成。
存储单元串100A的下存储单元串还包括穿过多个第一字线120和第一绝缘层122的第一沟道结构。第一沟道结构可以具有带侧壁和底部区的圆柱形状。其它形状也是可能的。第一沟道结构沿垂直于衬底102的方向形成，并且经由底部沟道触点104与衬底102耦合。第一沟道结构包括第一沟道电介质区和沟道层112。第一沟道电介质区进一步包括第一阻挡层110、第一电荷存储层108和第一隧穿层106。第一阻挡层110沿第一沟道结构的侧壁形成并形成在底部沟道触点104之上。第一阻挡层110与第一字线120和第一绝缘层122直接接触。在图1的实施例中，第一阻挡层110由SiO制成。第一电荷存储层108沿第一阻挡层110形成并形成在底部沟道层104之上。在图1的实施例中，第一电荷存储层108由SiN制成。在一些实施例中，第一电荷存储层108可以包括多层配置，例如，SiN/SiON/SiN多层配置。第一隧穿层106沿第一电荷存储层108形成并形成在底部沟道触点104之上。在图1的实施例中，第一隧穿层106由SiO制成。在一些实施例中，第一隧穿层106可以包括多层配置，例如，SiO/SiON/SiO多层配置。第一沟道结构进一步包括沿第一隧穿层106形成并形成在底部沟道触点104之上的第一沟道层112。在图1的实施例中，第一沟道层112经由炉内低压化学气相沉积(CVD)工艺由多晶硅制成。第一电介质层114形成在第一沟道层112之上，以填充第一沟道结构。
在一些实施例中，最下部的字线120e是底部选择栅(BSG)。底部沟道触点104与最下部的字线120e直接接触。底部沟道触点104进一步延伸到衬底102中。在一些实施例中，底部沟道触点104经由选择性外延生长技术由多晶硅制成。在一些实施例中，底部沟道触点104的顶表面处于最下部的字线120e的顶表面上方并且处于字线120d的底表面下方。例如，底部沟道触点104的顶表面可以与字线120e的顶表面和字线120d的底表面之间的接近中间位置平齐。
存储单元串100A还具有形成于下存储单元串之上的堆栈间触点118，并且堆栈间触点118经由第一沟道层112与第一沟道结构电耦合。在图1的实施例中，堆栈间触点118由多晶硅制成。存储单元串100A的上存储单元串(或上堆栈)形成在堆栈间触点118和由SiO制成的中间电介质层116之上。上存储单元串包括由在堆栈间触点118和中间电介质层116之上顺次堆叠的金属层制成的多个第二字线126a-126b。多个第二字线126通过多个第二绝缘层124a-124c相互间隔开。基于设计要求，第二字线126的数量可以等于、小于或者大于第一字线120的数量。在一些实施例中，可以使用由SiN制成的牺牲层形成图1中所示的字线126。牺牲层126可以被去除并被替换为高K层和金属层。例如，高K层可以由氧化铝制成，并且金属层可以由W制成。
存储单元串100A的上存储单元串包括穿过多个第二字线126和由SiO制成的第二绝缘层124的第二沟道结构。第二沟道结构沿垂直于衬底的方向形成。第二沟道结构可以具有带侧壁和底部部分的圆柱形状。其它形状也是可能的。第二沟道结构沿竖直方向延伸到堆栈间触点中，并且还在堆栈间触点和第二绝缘层124的界面处沿横向延伸到第二绝缘层124中。第二沟道结构的第二沟道电介质区处于堆栈间触点118的顶表面上方。第二沟道结构的第二沟道电介质区包括沿第二沟道结构的侧壁形成的第二阻挡层130。第二阻挡层130的底端处于堆栈间触点118的顶表面上方。在图1的实施例中，第二阻挡层130由SiO制成。第二沟道电介质区还包括沿第二沟道结构的侧壁形成于第二阻挡层130之上的第二电荷存储层132。第二电荷存储层132的底端处于堆栈间触点118的顶表面上方。在图1的实施例中，第二电荷存储层132由SiN制成。在一些实施例中，第二电荷存储层132可以包括多层配置，例如，SiN/SiON/SiN多层配置。在第二沟道电介质区中，第二隧穿层134沿第二沟道结构的侧壁形成在第二电荷存储层132之上，并且隧穿层134的底端处于堆栈间触点118的顶表面上方。在图1的实施例中，第二隧穿层134由SiO制成。在一些实施例中，第二隧穿层134可以包括多层配置，例如，SiO/SiON/SiO多层配置。
第二沟道结构进一步包括沿第二沟道结构的侧壁形成于第二隧穿层134之上、并且在堆栈间触点118之上的第二沟道层136。在图1的实施例中，第二沟道层136经由炉内低压化学气相沉积(CVD)工艺由多晶硅制成。第二沟道结构还包括形成于第二沟道层136之上的第二电介质层146，以填充第二沟道结构。第二电介质146延伸到堆栈间触点118中，并且可以包括SiO、SiN、SiON、SiOCN或其它适当材料。顶部沟道触点128形成在第二电介质层146之上并且与第二沟道层136连接。顶部沟道触点128的顶表面优选与第二沟道层136的顶表面平齐。在图1的实施例中，顶部沟道触点128由多晶硅制成。
在一些实施例中，根据设计要求，第一字线120e可以是底部选择栅，并且第二字线126a可以是顶部选择栅。
图2是根据一些实施例的相关3D NAND存储器件200的截面图。在相关3D NAND存储器件200的操作期间，向与堆栈间触点218相邻的最下部的字线(或者最下部的上存储单元层)226b施加正电压。基于电容耦合效应，所施加电压的一部分被传递至与最下部的字线226b重叠的第二电荷存储层232a的部分。该部分的所施加电压能够在与最下部的字线226b重叠的第二沟道层236a的部分中排斥空穴并吸引电子。在该部分的所施加电压足够时，与最下部的字线226b重叠的第二沟道层236a的部分可以被反转，其中，反转层能够形成在第二沟道层236a和第二隧穿层234a的界面处。反转层已经在3D NAND存储器件的操作期间耗尽了空穴并且获得了低电阻。可以形成两个寄生电容器，其中，最下部的字线226b、与最下部的字线226b重叠的第二阻挡层230a的部分、以及第二电荷存储层232a的部分能够形成第一电容器。第一电容器可以与基于第二电荷存储层232a的部分、第二隧穿层234a的部分、以及第二沟道层236a的部分所形成的第二电容器串联连接。
同时，由于基于最下部的字线226b、最下部的绝缘层224c和堆栈间触点218所形成的第三寄生电容器的存在，处于第二沟道结构和堆栈间触点218之间的重叠区中的第二沟道层236b的部分可以不被反转。第三电容器与基于堆栈间触点218、重叠区中的第二阻挡层230b的部分、重叠区中的第二电荷存储层232b的部分所形成的第一电容器、以及基于重叠区中的第二电荷存储层232b的部分、重叠区中的第二隧穿层234b的部分和重叠区中的第二沟道层236b的部分所形成的第二电容器串联连接。最下部的字线226b中的所施加电压对应地向重叠区中的第二电荷存储层232b的部分传递较小的电压。传递给第二电荷存储层232b的较低量的电压可能无法使重叠区中的第二沟道层236b的部分反转。
在图1所示的所公开3D NAND存储器件100中，第二沟道结构与堆栈间触点的重叠区中的第二阻挡层130的部分、第二电荷存储层132的部分和第二隧穿层134的部分被去除，并且能够将重叠区中的沟道层136的部分反转，以形成反转层，反转层继而在操作期间降低沟道电阻。
图3到图15是根据一些实施例的制造3D NAND存储器件的各种中间步骤的截面图。如图3所示，通过各种各样的半导体加工技术制备半导体结构300，所述半导体加工技术例如是光刻、化学气相沉积(CVD)、物理气相沉积(PVD)、干法刻蚀、湿法刻蚀、湿法清洁、扩散、原子层沉积(ALD)、化学机械平坦化(CMP)、离子注入、计量学操作、或者其它适当技术。半导体结构300具有衬底102。衬底102可以包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底102可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。衬底102可以是体块晶片或者外延层。在图3的实施例中，衬底102是可以包括Si、Ge或SiGe的IV族半导体。
半导体结构300包括多个下存储单元串。例如，在图3所示的半导体结构300中包括两个下存储单元串300A和300B。在一些实施例中，下存储单元串300A与下存储单元串300B是等同的。在一些实施例中，下存储单元串300A与下存储单元串300B相比可以具有不同的外形尺寸。在图3的实施例中，下存储单元串300A与下存储单元串300B是等同的。下存储单元串300A包括在衬底102之上顺次堆叠的多个第一字线120a-120e。多个第一字线120通过多个第一绝缘层122a-122f相互间隔开。在一些实施例中，图3所示的字线120可以是由SiN制成的牺牲层。牺牲层可以被去除并被替换为高K层和金属层。例如，高K层可以由氧化铝制成，并且金属层可以由W制成。
下存储单元串300A基本上与上文参考图1讨论的下存储单元串类似。例如，下存储单元串300A的第一沟道结构穿过多个第一字线120和多个第一绝缘层122。第一沟道结构经由底部沟道触点104与衬底102电耦合。第一沟道结构可以具有第一沟道层112、第一隧穿层106、第一电荷存储层108、第一阻挡层110和第一电介质层114。半导体结构300进一步具有多个堆栈间触点。多个堆栈间触点中的每者形成于相应的下存储单元串之上并且与相应的下存储单元串的第一沟道结构电耦合。如图3所示，堆栈间触点118形成于下存储单元串300A之上并且经由第一沟道层112与下存储单元串300A电耦合。在图3的实施例中，堆栈间触点118经由低压CVD工艺由多晶硅制成。堆栈间触点118可以通过在下存储单元串300A之上引入中间电介质层116而形成。可以在中间电介质层116中图案化出堆栈间触点开口(未示出)。堆栈间触点开口可以具有侧壁和暴露第一沟道结构的底部部分。多晶硅层经由较低压CVD工艺沿堆栈间触点开口的侧壁沉积并沉积在第一沟道结构之上。多晶硅层覆盖中间电介质层的顶表面。执行如化学机械抛光(CMP)的后续表面平坦化工艺，以去除中间电介质层116的顶表面之上的过多的多晶硅层。
在图4中，多个第二字线126a-126b以及多个第二绝缘层124a-124c可以形成在堆栈间触点118和中间电介质层116之上。多个第二字线126a-126b顺次堆叠在堆栈间触点118之上，并且通过多个第二绝缘层124a-124c相互间隔开，其中，最下部的第二绝缘层124c与堆栈间触点118和中间电介质层116直接接触。基于设计要求，第二字线126的数量可以等于、小于或者大于第一字线120的数量。在一些实施例中，图4中所示的字线126是使用由SiN制成的牺牲层形成的。牺牲层126可以被去除并替换为高K层和金属层。例如，高K层可以由氧化铝制成，并且金属层可以由W制成。第二字线126可以进一步包括多晶硅、WSix、SiC、SiON、SiOC、SiCN、SiOCN、AlON或者其它适当材料。第二字线126可以具有处于20nm到50nm的范围内的厚度。可以应用任何适当沉积工艺以形成字线126，所述工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。第二绝缘层124可以包括具有处于20nm和40nm之间的厚度的SiO、AlO、ZrO或其它适当材料。第二绝缘层124可以是通过执行化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合中的一者或多者形成的。
在图5中，可以形成多个沟道开口。例如，在图5中包括两个沟道开口138和140。沟道开口穿过第二字线126和第二绝缘层124，并且通过使堆栈间触点的部分凹陷而延伸到堆栈间触点116和118中。在一些实施例中，堆栈间触点的凹陷部分可以具有深度t。基于技术要求，深度t可以具有20nm到60nm的范围。沟道开口可以具有处于60nm到100nm的范围内的顶部临界尺寸(CD)以及处于50nm到70nm的范围内的底部CD。如图5所示，沟道开口可以具有锥形剖面，其中，底部CD小于顶部CD。锥形剖面可以有助于后续的沉积步骤，并且提高侧壁覆盖度。锥形剖面可以是通过使掩模剖面成锥形或者通过在等离子体刻蚀过程期间调整刻蚀方案(例如，引入侧壁沉积)而获得的。为了形成沟道开口，可以在最上部的绝缘层124a之上形成图案化掩模堆叠层。掩模堆叠层可以包括一个或多个硬掩模层和光致抗蚀剂层。可以根据任何适当技术使掩模堆叠层图案化，所述技术例如是微影工艺(例如，光刻或者电子束曝光)，其可以进一步包括光致抗蚀剂涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，离心干燥和/或硬烘焙)等。在形成图案化掩模堆叠层时，可以应用诸如湿法刻蚀或者干法刻蚀的刻蚀工艺。刻蚀工艺可以将掩模堆叠层的图案转移到第二字线126和第二绝缘层124中。刻蚀过程刻蚀穿过第二字线126和第二绝缘层124。刻蚀过程通过使堆栈间触点的部分凹陷而进一步扩展到堆栈间触点中，以形成沟道开口138和140。可以应用后续等离子体灰化和湿法清洁以去除其余掩模堆叠层。开口138和140可以具有带侧壁和底部部分的圆柱形状，以暴露堆栈间触点。然而，本公开不限于此，并且可以将沟道开口形成为方柱形状、椭圆柱形状或者其它适当形状。
为使整个公开文本清楚、简明，基于沟道开口138做出后续描述。描述适用于沟道开口140。
在图6中，形成第二沟道电介质区。第二沟道电介质区包括第二阻挡层130、第二电荷存储层132和第二隧穿层134。第二阻挡层130沿沟道开口138的侧壁形成并形成于堆栈间触点118之上。第二阻挡层130进一步覆盖最上部的第二绝缘层124a的顶表面。第二阻挡层130可以由SiO制成，具有1nm和10nm之间的厚度。第二阻挡层130可以是通过执行化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合中的一者或多者而形成的。在一些实施例中，可以通过经由原位蒸气氧化(ISSG)工艺氧化具有1nm到10nm之间的厚度的预先形成的SiN层，来制成第二阻挡层130。在第二绝缘层130之上形成第二电荷存储层132。第二电荷存储层132可以由SiN制成。在一些实施例中，第二电荷存储层132可以具有单层配置或者多层配置。基于技术要求，第二电荷存储层132的厚度可以处于3nm到10nm的范围中。可以应用任何适当沉积工艺以形成第二电荷存储层132，所述工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。接下来，在沟道开口138中的第二电荷存储层132之上形成第二隧穿层134。第二隧穿层134可以由SiO制成。第二隧穿层134也可以具有单层配置或多层配置，例如，SiO/SiON/SiO多层配置。基于设计要求，第二隧穿层134可以具有1nm到5nm的厚度。第二隧穿层134可以是通过执行化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合中的一者或多者而形成的。在图6的实施例中，根据设计要求，第二阻挡层130、第二电荷存储层132和第二隧穿层134的总厚度可以处于15nm到25nm的范围内。
进一步在第二隧穿层134之上形成沟道层142。沟道层142可以经由炉内低压CVD工艺由多晶硅制成，具有5nm和15nm之间的厚度。与相关示例相比，沟道层142被形成为具有更大的厚度，以有助于后续的刻蚀工艺。可以应用其它适当沉积工艺以形成沟道层142，所述工艺例如物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。沟道层142在沟道开口138中可以具有带侧壁和底部部分的环形形状。沟道层142还可以具有覆盖最上部的绝缘层124a的顶表面的顶部部分。可以在沟道层142之上形成保护层144。保护层144可以由具有3nm到10nm之间的厚度的SiO制成。与相关示例相比，保护层144被形成为具有更大的厚度，以有助于后续的刻蚀工艺。可以应用任何适当沉积工艺以形成保护层144，所述工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。保护层144在沟道开口138中可以具有带侧壁和底部部分的环形形状。保护层144还可以具有覆盖最上部的绝缘层124a的顶表面的顶部部分。
在图7中，可以引入等离子体冲孔(或者等离子体刻蚀)，其中，去除沟道开口138中的保护层144的底部部分，以暴露沟道层142的底部部分。等离子体冲孔进一步使沟道层142的底部部分凹陷。在等离子体冲孔完成时，可以去除保护层144的顶部部分，并且可以减小沟道层142的顶部部分。如上文所提及的，在本公开中引入了较厚的沟道层142。较厚的沟道层142防止等离子体冲孔将沟道层142冲穿，以至于对下面的处于沟道开口138的底部部分的第二隧穿层造成损伤。此外，沟道层142的顶部部分能够起着额外的掩模层的作用，以减少顶部硬掩模层的消耗。在等离子体冲孔期间，上文提及的较厚的保护层144防止等离子体轰击沟道层142和第二隧穿层134的侧壁。
在图8中，可以引入湿法刻蚀工艺，以去除沟道层142的顶部部分和底部部分。例如，可以应用四甲基氢氧化铵(TMAH)的湿溶液以去除沟道层142的顶部部分和底部部分。在湿法刻蚀期间，沟道层142的侧壁仍然保留，因为保护层144防止湿溶液与沟道层142发生反应。如上文所提及的，增大保护层144的厚度以便提高沟道层142与湿溶液之间的隔离。也可以应用其它适当化学物质(例如，氢氧化铵)来去除沟道层142。对湿法刻蚀工艺进行精确控制，以获得预期的剖面，在剖面中，沟道层142的底端142a处于堆栈间触点118的顶表面118a上方。
在图9中，可以引入等离子体刻蚀工艺。等离子体刻蚀工艺可以是感应耦合等离子体(ICP)刻蚀工艺、反应离子刻蚀工艺或者其它适当等离子体刻蚀工艺。等离子体刻蚀工艺可以应用基于氟的刻蚀气体，例如，CF4、NF3、CHF3或者其它适当刻蚀气体。等离子体刻蚀可以有选择地去除第二阻挡层130、第二电荷存储层132和第二隧穿层134的部分，同时只轰击很少的沟道层142。在等离子体刻蚀期间，可以将保护层144完全去除。可以将处于最上部的第二绝缘层124a之上的第二阻挡层130、第二电荷存储层132和第二隧穿层134的顶部部分完全去除。此外，等离子体刻蚀工艺去除了第二阻挡层130、第二电荷存储层132和第二隧穿层134的底部部分。等离子体刻蚀工艺进一步去除了第二阻挡层、第二电荷存储层和第二隧穿层的侧壁的处于沟道开口与堆栈间触点的重叠区中的部分。等离子体刻蚀工艺可以在堆栈间触点118和第二绝缘层124c之间的界面处进一步延伸到第二绝缘层124c中。在等离子体刻蚀工艺完成时，第二阻挡层130、第二电荷存储层132和第二隧穿层134的底端处于堆栈间触点118a的顶表面上方。此外，在等离子体刻蚀工艺之后，层130、132、134和124a的顶表面可以是共面的，并且沟道层142的顶表面处于层130、132、134和124a的顶表面上方。
在图10中，经由湿法刻蚀工艺去除其余沟道层142。例如，可以引入氢氧化铵的湿溶液，以有选择地去除沟道层142，同时只轰击很少的相邻层。
在图11中，形成第二沟道层136。第二沟道层136可以是经由炉内低压CVD工艺由多晶硅制成的。当然，可以应用其它适当沉积工艺以形成第二沟道层136，所述工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。第二沟道层136的厚度可以处于2nm和8nm之间。第二沟道层136可以沿沟道开口138的侧壁形成于第二隧穿层134之上。第二沟道层136进一步覆盖最上部的第二绝缘层124a的顶表面和堆栈间触点118。在形成了第二沟道层136时，能够利用第二沟道层136覆盖堆栈间触点118的凹陷部分，并且还可以利用第二沟道层136覆盖沟道开口138的侧壁的延伸到最下部的绝缘层124c中的部分。
在图12中，第二电介质层146可以形成在第二沟道层136之上。第二电介质层146进一步覆盖最上部的第二绝缘层124a的顶表面。第二电介质层146能够填充沟道开口138并且延伸到堆栈间触点118中。第二电介质层146可以包括SiO、SiN、SiON、SiOCN或其它适当材料。第二电介质层146可以是通过执行化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合中的一者或多者而形成的。可以执行后续表面平坦化工艺，以去除最上部的第二绝缘层124a的顶表面之上的任何过多的第二沟道层136和任何过多的第二电介质层146。最终剖面可以如图12中所示，其中，第二电介质层146、第二沟道层136、第二隧穿层134、第二电荷存储层132、第二阻挡层130和最上部的第二绝缘层124a的顶表面是共平面的。
在图13中，可以通过光刻图案化工艺和后续的刻蚀工艺使第二电介质层146的顶部部分凹陷。接下来，形成沟道接触层148以填充第二电介质层146的凹陷部分。沟道接触层148可以进一步覆盖最上部的第二绝缘层124a的顶表面。沟道接触层148可以包括多晶硅、W、TiN、Ti或者其它适当材料。沟道接触层148可以是通过执行化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合中的一者或多者而形成的。基于设计要求，接触层148可以具有20nm到100nm的厚度。
在图14中，可以应用表面平坦化工艺(例如，CMP)以去除最上部的第二绝缘层124a的顶表面之上的任何过多的沟道接触层148。在完成表面平坦化工艺后，保留在第二电介质层146的凹陷部分中的沟道接触层148形成了具有20nm到100nm的厚度的顶部沟道触点128。此后顶部沟道触点128可以与位线电连接。如图14所示，形成与图1所示的存储单元串100A的上存储单元串等同的完整的上存储单元串。上存储单元串形成于堆栈间触点118之上。上存储单元串可以具有多个第二字线126和多个第二绝缘层124。第二沟道结构形成在第二字线126和第二绝缘层124中。第二沟道结构竖直延伸到堆栈间触点中，并且进一步横向延伸到第二绝缘层中。第二沟道结构的第二沟道电介质区处于堆栈间触点118的顶表面上方。
图15是根据本公开的一些实施例的3D NAND存储器件100的俯视视图。如图15所示，3D NAND存储器件可以具有多个第二沟道结构。多个第二沟道结构中的每者可以形成于相应的堆栈间触点之上。第二沟道结构可以具有圆柱形状，并且堆栈间触点可以具有立方体形状。然而，本公开不限于此，并且沟道结构可以具有方柱形状、椭圆柱形状或者其它适当形状。堆栈间触点可以具有长方体形状、圆柱体形状或者其它适当形状。第二沟道结构中的每者可以具有沿相应的第二沟道结构的侧壁形成的第二阻挡层(例如，层130)、沿第二阻挡层形成的第二电荷存储层(例如，132)、沿第二电荷存储层形成的第二隧穿层(例如，134)、沿第二隧穿层形成的第二沟道层(例如，136)、以及与第二沟道层直接接触的顶部沟道触点(例如，128)。在图15中所公开的3D NAND存储器件中，第二沟道层(例如，136)、第二隧穿层(例如，134)、第二电荷存储层(例如，132)、第二阻挡层(例如，130)、顶部沟道触点(例如，128)和最上部的第二绝缘层(例如，124a)的顶表面是共面的。
图16是根据一些实施例的用于制造3D NAND存储器件的过程400的流程图。过程400开始于步骤404，其中，在衬底之上形成下存储单元串。下存储单元串可以具有包括多个第一字线和多个第一绝缘层的第一存储单元堆叠层。第一沟道结构穿过第一字线和第一绝缘层，并且从衬底的表面竖直伸出。第一字线层和第一绝缘层沿第一沟道结构的侧壁交替堆叠。之后，过程400进行至步骤406，其中，在下存储单元串的顶表面之上形成堆栈间触点，并且将堆栈间触点与第一沟道结构连接。半导体结构可以与上文参考图3讨论的半导体结构300基本类似。
之后，过程400进行至步骤408，其中，在堆栈间触点之上形成第二存储单元堆叠层。第二存储单元堆叠层包括多个第二绝缘层和多个第二字线。第二绝缘层和第二字线交替堆叠，第二存储单元堆叠层的最上部的层和最下部的层是第二绝缘层。在一些实施例中，可以如参考图4所例示的那样执行步骤408。
过程400进行至步骤410，其中，在第二存储单元堆叠层中形成沟道开口。沟道开口穿过第二存储单元堆叠层。沟道开口具有侧壁和底部部分以暴露堆栈间触点，并且通过使堆栈间触点的部分凹陷而延伸到堆栈间触点中。在一些实施例中，可以如参考图5所例示的那样执行步骤410。
在过程400的步骤412中，在沟道开口中形成第二沟道结构。首先，在堆栈间触点之上并且沿沟道开口的侧壁形成阻挡层，并且阻挡层覆盖第二存储单元堆叠层的顶表面。在沟道开口中，电荷存储层形成在阻挡层之上，并且在沟道开口中的电荷存储层之上形成隧穿层。接下来在沟道开口中的隧穿层之上形成沟道层，其中，沟道层具有侧壁和底部部分。在沟道开口中的沟道层之上形成保护层，并且保护层具有侧壁和底部部分。在一些实施例中，可以如参考图6所例示的那样执行步骤412。
之后过程400进行至步骤414。在步骤414中，首先去除沟道开口中的保护层的底部部分，以暴露沟道层的底部部分，并且接下来使沟道层的底部部分凹陷。在沟道开口中去除沟道层的底部部分和与底部部分相邻的侧壁部分。在完成去除之后，沟道层的底端处于堆栈间触点的顶表面上方。进一步去除保护层、阻挡层、电荷存储层和隧穿层的处于沟道开口和堆栈间触点的重叠区中的底部部分和侧壁的部分。一旦完成了去除，阻挡层、电荷存储层和隧穿层的底端处于堆栈间触点的顶表面上方。在一些实施例中，可以如参考图7-图9所例示的那样执行步骤414。
之后，过程400进行至步骤416，其中，将沟道层完全去除，并且此后形成新的沟道层。新的沟道层沿沟道开口的侧壁形成并形成在堆栈间触点之上。在一些实施例中，可以如参考图10-图11所例示的那样执行步骤416。
过程400进行至步骤418，其中，在第二沟道结构中形成电介质层并且形成顶部沟道触点。在步骤418中，首先在新沟道层之上形成电介质层以填充沟道开口。接下来沿新沟道层使电介质层的顶部部分凹陷。利用沟道接触层填充电介质层的凹陷的顶部部分，并且沟道接触层覆盖第二存储单元堆叠层的顶表面。之后，执行表面平坦化工艺，以去除第二存储单元堆叠层的顶表面之上的任何过多的沟道接触层，以形成顶部沟道触点。顶部沟道触点与新沟道层直接接触，并且顶部沟道触点的顶表面和第二存储单元堆叠层的顶表面共面。在一些实施例中，可以如参考图12-图14所例示的那样执行步骤418。
应当指出，可以在过程400之前、期间和之后提供额外步骤，并且对于过程400的额外实施例而言可以对所描述的步骤中的一些予以替换、删除或者以不同顺序执行。在后续的过程步骤中，可以在半导体器件100之上形成各种额外的互连结构(例如，具有导电线和/或通孔的金属化层)。这样的互连结构使半导体器件100与其它接触结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。
文中描述的各种实施例提供了相对于相关示例的若干优势。例如，在相关示例中，在沟道结构和堆栈间触点之间的重叠区中形成了额外的寄生电容器。由于额外寄生电容器的存在，较小的电压被耦合至重叠区中的电荷存储层的部分。耦合至电荷存储层的较低量的电压可能无法使重叠区中的沟道层的部分反转，以形成反转层。在沟道层中无法形成反转层的后果就是产生高沟道电阻。在本公开中，提供了一种新颖的3D NAND存储器件及其形成方法。在所公开的3D NAND存储器件中，去除沟道结构与堆栈间触点之间的重叠区中的阻挡层、电荷存储层和隧穿层，并且防止形成额外的寄生电容器。因此，可以将更大的电压耦合至电荷存储层，以便使所述重叠区中的相邻沟道层发生反转，从而在操作期间减小沟道电阻。
前文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当认识到他们可以容易地使用本公开作为设计或者修改用于达到与文中介绍的实施例相同的目的和/或实现与之相同的优点的其它过程或结构的基础。本领域技术人员还应当认识到这样的等价设计不脱离本公开的精神和范围，而且他们可以在本文中做出各种变化、替换和更改，而不脱离本公开的精神和范围。

Claims (20)

1.一种三维存储器件，包括：
衬底；
形成于所述衬底之上的下堆栈，所述下堆栈包括从所述衬底的表面竖直延伸的第一沟道结构以及具有多个第一层和第二层的第一存储单元堆叠层，所述第一沟道结构穿过所述第一存储单元堆叠层并且具有侧壁和底部部分，并且所述第一层和所述第二层沿所述第一沟道结构的侧壁交替堆叠；
形成于所述第一存储单元堆叠层的顶表面之上并且与所述第一沟道结构连接的堆栈间触点；以及
形成于所述堆栈间触点之上的上堆栈，所述上堆栈包括第二沟道结构和第二存储单元堆叠层，所述第二存储单元堆叠层具有多个第三层和多个第四层，所述第三层和所述第四层沿所述第二沟道结构的侧壁交替堆叠，所述第二沟道结构穿过所述第二存储单元堆叠层并且具有侧壁和底部部分，所述第二沟道结构竖直延伸到所述堆栈间触点中的凹陷中，并且在所述堆栈间触点和所述第二存储单元堆叠层的界面处进一步横向延伸到所述第二存储单元堆叠层中，并且所述第二沟道结构具有位于所述堆栈间触点的顶表面上方的沟道电介质区，并且所述沟道电介质区不与所述堆栈间触点的顶表面接触。
2.根据权利要求1所述的器件，其中，所述第二沟道结构包括：
具有底表面的第二阻挡层；
形成于所述第二阻挡层上并且具有底表面的第二电荷存储层；
形成于所述第二电荷存储层上并且具有底表面的第二隧穿层；
形成于所述第二隧穿层上的第二沟道层；其中，所述沟道层与所述堆栈间触点的上表面、所述第二存储单元堆叠层的最下部的层以及所述第二隧穿层、第二电荷存储层和第二阻挡层的底表面接触。
3.根据权利要求1所述的器件，其中，与所述第二沟道结构的侧壁的高于所述堆栈间触点的顶表面的上部部分相比，所述第二沟道结构的侧壁的低于所述堆栈间触点的顶表面的下部部分包括更小数量的层。
4.根据权利要求1所述的器件，其中，所述第二沟道结构的所述沟道电介质区进一步包括：
沿所述第二沟道结构的侧壁形成的第二阻挡层，所述第二阻挡层的底端处于所述堆栈间触点的顶表面上方；
沿所述第二沟道结构的侧壁形成于所述第二阻挡层之上的第二电荷存储层，所述第二电荷存储层的底端处于所述堆栈间触点的顶表面上方；以及
沿所述第二沟道结构的侧壁形成于所述第二电荷存储层之上的第二隧穿层，所述隧穿层的底端处于所述堆栈间触点的顶表面上方。
5.根据权利要求4所述的器件，其中，所述第二沟道结构进一步包括：
沿所述第二沟道结构的侧壁形成于所述第二隧穿层之上并在所述堆栈间触点之上的第二沟道层；
形成于所述第二沟道结构中的所述第二沟道层之上并且延伸到所述堆栈间触点中的第二电介质层；以及
与所述第二沟道层连接的顶部沟道触点，所述顶部沟道触点的顶表面与所述第二存储单元堆叠层的顶表面平齐。
6.根据权利要求1所述的器件，其中，所述第一沟道结构和所述第二沟道结构具有圆柱形状。
7.根据权利要求1所述的器件，其中，所述第一沟道结构进一步包括：
沿所述第一沟道结构的侧壁并且在所述衬底之上形成的第一阻挡层，所述第一阻挡层与所述第一存储单元堆叠层直接接触；
沿所述第一阻挡层并且在所述衬底之上形成的第一电荷存储层；
沿所述第一电荷存储层并且在所述衬底之上形成的第一隧穿层；
沿所述第一隧穿层形成的第一沟道层，所述第一沟道层与所述堆栈间触点连接；以及
沿所述第一沟道层形成的第一电介质层，所述第一电介质层填充所述第二沟道结构并且与所述堆栈间触点直接接触。
8.根据权利要求1所述的器件，其中，所述第一层是绝缘层，并且所述第二层是导电层，并且所述第一层与所述衬底直接接触。
9.根据权利要求8所述的器件，其中，所述第二层包括第一高K层和第一金属层，以形成字线。
10.根据权利要求1所述的器件，其中，所述第三层是绝缘层，并且所述第四层是导电层，并且所述第三层与所述堆栈间触点直接接触。
11.根据权利要求10所述的器件，其中，所述第四层包括第二高K层和第二金属层，以形成字线。
12.一种用于制造三维存储器件的方法，包括：
在衬底之上形成下存储单元串，所述下存储单元串包括：在衬底之上顺次堆叠的多个第一字线，所述多个第一字线通过多个第一绝缘层相互间隔开；以及穿过所述多个第一字线和所述第一绝缘层的第一沟道结构，所述第一沟道结构沿垂直于所述衬底的方向形成并且经由底部沟道触点与所述衬底耦合；
在所述下存储单元串之上形成互连结构，所述互连结构与所述第一沟道结构连接；以及
在所述互连结构之上形成上存储单元串，所述上存储单元串包括：在所述互连结构之上顺次堆叠的多个第二字线，所述多个第二字线通过多个第二绝缘层相互间隔开；以及穿过所述多个第二字线和所述第二绝缘层的第二沟道结构，所述第二沟道结构沿垂直于所述衬底的方向形成，所述第二沟道结构具有侧壁和底部部分，所述第二沟道结构竖直延伸到所述互连结构中，并且在互连结构和最下部的第二绝缘层之间的界面处延伸到所述最下部的第二绝缘层中，所述第二沟道结构的沟道电介质区处于所述互连结构的顶表面上方，并且所述沟道电介质区不与所述互连结构的顶表面接触。
13.根据权利要求12所述的方法，其中，形成所述上存储单元串包括：
在所述互连结构之上形成存储单元堆叠层，所述存储单元堆叠层包括所述多个第二绝缘层和多个第二字线层，所述第二绝缘层和所述第二字线层交替堆叠，所述存储单元堆叠层的最上部的层和最下部的层是所述第二绝缘层；
形成穿过所述存储单元堆叠层的沟道开口，所述沟道开口具有侧壁、底部部分和顶部部分，所述底部部分延伸到所述互连结构中以形成所述互连结构和所述沟道开口之间的重叠区，并且所述底部部分小于所述顶部部分；
沿所述沟道开口的侧壁并且在所述互连结构之上形成阻挡层，所述阻挡层覆盖所述存储单元堆叠层的顶表面；
在所述沟道开口中的所述阻挡层之上形成电荷存储层；
在所述沟道开口中的所述电荷存储层之上形成隧穿层；
在所述沟道开口中的所述隧穿层之上形成沟道层，所述沟道层具有侧壁、底部部分和处于所述存储单元堆叠层的顶表面之上的顶部部分；
在所述沟道开口中的所述沟道层之上形成保护层，所述保护层具有侧壁和底部部分；
去除所述沟道开口中的所述保护层的底部部分，以暴露所述沟道层的底部部分，并且使所述沟道层的底部部分凹陷；
去除所述沟道层的底部部分、顶部部分和处于所述重叠区中的侧壁部分，所述沟道层的底端处于所述互连结构的顶表面上方；
去除所述保护层、所述阻挡层、所述电荷存储层和所述隧穿层的处于所述重叠区中的部分，所述阻挡层、所述电荷存储层和所述隧穿层的底端处于所述互连结构的顶表面上方；以及
去除所述沟道层，并且沿所述沟道开口的侧壁并在所述互连结构之上形成新沟道层。
14.根据权利要求13所述的方法，其中，所述第二沟道结构的所述沟道电介质区包括所述阻挡层、所述电荷存储层和所述隧穿层。
15.根据权利要求13所述的方法，其中，所述第二沟道结构包括所述沟道电介质区和所述新沟道层，所述方法包括：
将所述第二沟道结构形成为竖直延伸到所述互连结构中并且横向延伸到所述最下部的第二绝缘层中，以及在去除所述沟道层之后，沿所述沟道开口的侧壁并且在所述互连结构之上形成所述新沟道层。
16.根据权利要求13所述的方法，在沿所述沟道开口的侧壁并且在所述互连结构之上形成所述新沟道层之后，所述方法进一步包括：
利用电介质层填充所述沟道开口，所述电介质层形成于所述沟道开口中的所述新沟道层之上；
沿所述新沟道层使所述电介质层的顶部部分凹陷；
利用接触层填充所述电介质层的凹陷的顶部部分，所述接触层覆盖所述存储单元堆叠层的顶表面；以及
执行表面平坦化工艺，以去除所述存储单元堆叠层的顶表面之上的所述接触层的部分。
17.一种存储单元串，包括：
形成于衬底之上的下存储单元串，所述下存储单元串包括：在衬底之上顺次堆叠的多个第一字线，所述多个第一字线通过多个第一绝缘层相互间隔开；以及穿过所述多个第一字线和所述第一绝缘层的第一沟道结构，所述第一沟道结构沿垂直于所述衬底的方向形成并且经由底部沟道触点与所述衬底耦合；
形成于所述下存储单元串之上的互连结构，所述互连结构与所述第一沟道结构连接；以及
形成于所述互连结构之上的上存储单元串，所述上存储单元串包括：在所述互连结构之上顺次堆叠的多个第二字线，所述多个第二字线通过多个第二绝缘层相互间隔开；以及穿过所述多个第二字线和所述第二绝缘层的第二沟道结构，所述第二沟道结构沿垂直于所述衬底的方向形成，所述第二沟道结构具有侧壁和底部部分，所述第二沟道结构竖直延伸到所述互连结构中，并且在所述互连结构和最下部的第二绝缘层之间的界面处延伸到所述最下部的第二绝缘层中，所述第二沟道结构的沟道电介质区处于所述互连结构的顶表面上方，并且所述沟道电介质区不与互连结构的顶表面接触。
18.根据权利要求17所述的存储单元串，其中，与所述第二沟道结构的侧壁的高于所述互连结构的顶表面的上部部分相比，所述第二沟道结构的侧壁的低于所述互连结构的顶表面的下部部分包括更小数量的层。
19.根据权利要求17所述的存储单元串，其中，所述第二沟道结构的所述沟道电介质区进一步包括：
沿所述第二沟道结构的侧壁形成的第二阻挡层，所述第二阻挡层的底端处于互连结构的顶表面上方；
沿所述第二沟道结构的侧壁形成于所述第二阻挡层之上的第二电荷存储层，所述第二电荷存储层的底端处于所述互连结构的顶表面上方；以及
沿所述第二沟道结构的侧壁形成于所述第二电荷存储层之上的第二隧穿层，所述隧穿层的底端处于所述互连结构的顶表面上方。
20.根据权利要求19所述的存储单元串，其中，所述第二沟道结构进一步包括：
沿所述第二沟道结构的侧壁形成于所述第二隧穿层之上并且在所述互连结构之上的第二沟道层；
形成于所述第二沟道结构中的所述第二沟道层之上的第二绝缘层，所述第二绝缘层填充所述第二沟道结构并且延伸到所述互连结构中；以及
与所述第二沟道层连接的顶部沟道触点。
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