CN114883363A - 记忆体装置及其制造方法 - Google Patents

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CN114883363A CN202210224722.XA CN202210224722A CN114883363A CN 114883363 A CN114883363 A CN 114883363A CN 202210224722 A CN202210224722 A CN 202210224722A CN 114883363 A CN114883363 A CN 114883363A
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林孟汉
黄家恩
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Abstract

一种记忆体装置及其制造方法，制造记忆体装置的方法包括形成记忆体装置的第一部分，第一部分包括第一装置部分及一或多个第一接口部分。第一装置部分包括多个第一记忆体串，各个第一记忆体串包括彼此垂直分离的多个第一记忆体单元。一或多个第一接口部分中的各者侧向邻接于第一装置部分的一侧，各个第一接口部分包括多个第一字元线。方法进一步包括在第一装置部分中形成多个第一源极线及多个第一位元线。方法进一步包括在形成多个源极线及位元线的同时，形成侧向封装第一装置部分及第一接口部分两者的第一密封环结构。

Description

记忆体装置及其制造方法
技术领域
本公开是关于记忆体装置及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速成长。在大多数情况下，集成密度的提高来自于最小特征尺寸的一再缩小，从而允许更多的组件整合至给定面积中。
发明内容
根据本公开的一些实施例，一种制造记忆体装置的方法包括以下步骤。形成记忆体装置的第一部分，第一部分包括第一装置部分及一或多个第一接口部分。第一装置部分包括多个第一记忆体串，各个第一记忆体串包括彼此垂直分离的多个第一记忆体单元，且一或多个第一接口部分中的各者侧向邻接于第一装置部分的一侧，各个第一接口部分包括多个第一字元线。在第一装置部分中形成多个第一源极线及多个第一位元线。在形成多个源极线及位元线的同时，形成侧向封装第一装置部分及第一接口部分两者的第一密封环结构。
根据本公开的一些实施例，一种制造记忆体装置的方法包括以下步骤。形成第一记忆体装置，第一记忆体装置包括彼此垂直分离的多个第一记忆体单元。形成第二记忆体装置，第二记忆体装置包括彼此垂直分离的多个记忆体单元。同时形成垂直延伸且耦合至第一记忆体单元的多个第一存取线、垂直延伸且耦合至第二记忆体单元的多个第二存取线、侧向封装第一存取线及第一记忆体单元的第一密封环结构，以及侧向封装第二存取线及第二记忆体单元的第二密封环结构。
根据本公开的一些实施例，一种记忆体装置包括垂直延伸穿过交替配置的字元线与绝缘层的堆叠的多个记忆体串，其中多个记忆体串中的各者包含彼此垂直分离的多个记忆体单元。记忆体装置包括多个位元线及多个源极线，位元线和源极线各者沿对应的记忆体串垂直延伸。记忆体装置包括密封环结构，密封环结构侧向封装多个记忆体串，但与堆叠分离，其中位元线、源极线及密封环结构由相同的材料所形成。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
图1是根据一些实施例的记忆体装置的透视图；
图2A至图2B是根据一些实施例的用于形成记忆体装置的方法的示例流程图；
图3、图4、图5、图6、图7、图8、图9、及图10绘示根据一些实施例的在各种制造阶段期间通过图2A至图2B的方法所制作的示例记忆体装置(或示例记忆体装置的一部分)的透视图；
图11绘示根据一些实施例的具有单个密封环结构的示例记忆体装置的俯视图；
图12绘示根据一些实施例的具有两个密封环结构的示例记忆体装置的俯视图；
图13绘示根据一些实施例的示例记忆体装置的俯视图，此示例记忆体装置具有包括第一密封环结构的第一记忆体装置部分及包括第二密封环结构的第二记忆体装置部分；
图14绘示根据一些实施例的具有交错记忆体单元的示例记忆体装置的俯视图；
图15A至图15D分别绘示根据一些实施例的具有圆角矩形记忆体单元、椭圆形记忆体单元、圆形记忆体单元及方形记忆体单元的示例记忆体装置的俯视图。
【符号说明】
100:记忆体装置
102:第一垂直部分
104:第二垂直部分
106:晶体管
108:互连结构
110:金属化层级
112:通孔层
114:蚀刻终止层
116:装置部分
118:接口部分
120:记忆体单元
122:隔离结构
124:源极线
126:位元线
128:内部间隔物
130:半导体通道
132:记忆体膜
134:字元线
136:绝缘层
138:金属间介电质
140:密封环结构
200:方法
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230:步骤
300:记忆体装置
302:堆叠
334:牺牲层
400:记忆体装置
402,404,406,408:阶梯
500:记忆体装置
518:接口部分
538:金属间介电质
600:记忆体装置
602:沟槽
634:字元线
650:粘着层
700:记忆体阵列
702:记忆体层
712:半导体通道层
722:绝缘层
732:第一装置区段
802A,802B,802C,802D,802E,802F:半导体通道
810:记忆体单元
812:隔离结构
822:内部间隔物
902:源极线
904:位元线
920:密封环结构
930:装置部分
1002:字元线阶梯状通孔
1004:字元线通孔
1006:存取线通孔
1008:接口金属路由
1010:装置金属路由
1012:密封环金属路由
1102:记忆体阵列
1120:密封环结构
1138:金属间介电质
1202:记忆体阵列
1220:第一密封环结构
1230:第二密封环结构
1238:金属间介电质
1300A:第一部分
1300B:第二部分
1302:记忆体阵列
1304:记忆体阵列
1320:第一密封环结构
1330:第二密封环结构
1338:金属间介电质
1402:源极线
1404:位元线
1412:记忆体层
1422:半导体通道膜
1432:内部间隔物
1434:字元线
1436:绝缘层
1502:源极线
1504:位元线
1510:圆角矩形记忆体单元
1512:记忆体层
1520:椭圆形记忆体单元
1522:半导体通道膜
1530:圆形记忆体单元
1532:内部间隔物
1534:字元线
1540:方形记忆体单元
LC:长度
x,y,z:方向
具体实施方式
为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”、“顶部”、“底部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
一般而言，三维(three dimensional，3D)记忆体装置(有时称为半导体装置)包括许多记忆区块。各个记忆区块包括形成于绝缘层与导电层的堆叠中的记忆体单元的至少一个记忆体阵列(或子阵列)。记忆体装置阵列形成于绝缘层与栅极层的堆叠中，且可包括多个栅极层。记忆体单元跨越基板上方的多个记忆体层级(或层)形成。举例而言，各个记忆体单元可由以下各者中的至少一者组成：沿阵列的垂直方向连续延伸的半导体通道层的一部分、沿垂直方向连续延伸的记忆体膜的一部分、沿垂直方向连续延伸的第一导电结构(用作漏极电极)、沿垂直方向连续延伸的第二导电结构(用作源极电极)，以及沿阵列的第一侧向方向连续延伸的多个第三导电结构(用作栅极层或栅极电极)中的一者。漏极电极、源极电极及栅极层有时可分别称为“位元线(bit line，BL)”、“源极/选择线(source/selectline，SL)”及“字元线(word line，WL)”。
在一些情况下，记忆区块进一步包括在记忆体阵列的任一侧或两侧上形成的接口部分，以允许电性连接至包括于阵列中的记忆体单元。举例而言，字元线可自阵列(有时称为装置部分)延伸，且沿(多个)接口部分进一步延伸。字元线可在接口部分中具有阶梯状轮廓。记忆体阵列周围的密封环结构通常用于封装记忆区块的装置部分及接口部分，且避免将切割应力(die-sawing stress)及污染物(诸如湿气)引入封装装置的电路中。
本公开的实施例是在形成记忆体装置的密封环结构的上下文中所描述。具体而言，侧向封装记忆体装置的装置部分及接口部分的密封环结构与装置部分的源极线(source line，SL)及位元线同时形成。密封环结构可保护记忆体装置免受切割应力及诸如湿气的污染物的影响。通过与源极线及位元线同时形成密封环结构，密封环结构、源极线及位元线包括相同的材料。举例而言，密封环结构、源极线及位元线各自可用相同的导电材料整合形成为一体结构(one-piece structure)。因此，可节省大量的制程资源及成本，这可有利地提高大规模制造记忆体装置的效率及产率。
根据一些实施例，图1绘示记忆体装置100的透视图。记忆体装置100包括第一垂直部分102及第二垂直部分104。第一垂直部分102包括多个晶体管106及形成于多个晶体管106上方的多个金属化层级(或层)110。在最底部金属化层级110与晶体管106之间，第一垂直部分102包括至少一个层级具有多个互连结构108。多个互连结构108各自将多个晶体管106中的一或多者电性耦合至金属化层级110中形成的一或多个互连结构。多个金属化层级110与多个通孔层112交替堆叠，各个通孔层112包括多个通孔结构，有时亦称为互连结构。在多种实施例中，记忆体装置100可包括多个晶体管106、多个互连结构108、多个金属化层级110及多个通孔层112上方的蚀刻终止层114，所有这些部分构成了第一垂直部分102。
记忆体装置100的第二垂直部分104描绘了记忆区块(或记忆区块的一部分)。记忆区块包括装置部分116及至少一个接口部分118。记忆区块包括装置部分116中的记忆体单元120的阵列。记忆区块可设置于蚀刻终止层114上，蚀刻终止层114可以是一或多个介电质材料层(例如，氮化硅)。当自顶部观察时，这样的阵列可配置成行列组态，例如，具有沿第一侧向方向(例如x方向)延伸的多个列及沿第二侧向方向(例如y方向)延伸的多个行。在各个列中，多个记忆体单元120可通过隔离结构122彼此分离且电性隔离。各个记忆体单元120包括或耦合至源极线124及位元线126，源极线124与位元线126通过内部间隔物128彼此分离及电性隔离。
记忆体装置100包括一或多个半导体通道130。沿垂直方向(例如z方向)延伸的半导体通道130，可在y方向上沿源极线124及位元线126的各个相对表面(或侧壁)设置。各个半导体通道130可在第一侧向方向(例如x方向)上延伸，其自身与列内的另一个半导体通道130(沿x方向)物理上分离或电性隔离开。
记忆体装置100包括一或多个记忆体膜132。沿垂直方向(例如z方向)延伸的记忆体膜132，可在y方向上沿与源极线124及位元线126相对的各个半导体通道130的表面(或侧壁)设置。记忆体膜132可在第一侧向方向(例如x方向)上延伸。
如上所述，可在记忆体装置100中界定多个记忆体单元120。举例而言，各个记忆体单元120可由位元线、源极线、半导体通道的一部分、记忆体膜的一部分及字元线构成(将在下文中讨论)。在做为示例的图1的组态中，在阵列的其中一列内，可在各个成对的位元线与源极线的相对侧上形成多个记忆体单元120。举例而言，第一记忆体单元120可部分地由设置于各对源极线124与位元线126的一侧的一部分记忆体膜132及一部分半导体通道130所界定，且第二记忆体单元120可部分地由设置于同对源极线124与位元线126的另一侧的一部分记忆体膜132及一部分半导体通道130所界定。或者说，这两个记忆体单元120可共享一对位元线与源极线。此外，各列可沿垂直方向(例如z方向)延伸以包括额外数目的记忆体单元，从而形成多个记忆体串。应理解，图1中所示的记忆体装置100仅是一个说明性示例，因此记忆体装置100可在任意各种其他3D组态中形成，并且依然在本公开的范畴内。
记忆体装置100亦包括多个字元线134及多个绝缘层136，这些字元线134及绝缘层136在垂直方向(例如z方向)上交替堆叠于彼此顶部上而形成设置于半导体通道130的外表面上的堆叠(沿y方向)，使得堆叠可插入记忆体单元120的相邻列之间。在一些实施例中，堆叠的最顶层及最底层可包括多个绝缘层136中的一者。最底部绝缘层136可设置于基板上。堆叠可经图案化以形成阶梯状轮廓，且上覆有金属间介电质(intermetal dielectric，IMD)138。阶梯状轮廓界定了记忆体装置100的接口部分118。
多个字元线134中的各者沿第一侧向方向(例如x方向)且沿着记忆体单元120的对应列在记忆体装置100中延伸。绝缘层136亦可沿第一侧向方向(例如x方向)延伸。两个平行的字元线134在垂直于第一侧向且在同一平面上的第二侧向方向(例如y方向)上可相邻于彼此，且可插入两个垂直分离的绝缘层136之间。在一些实施例中，粘着层可插入字元线134与相邻的绝缘层136之间，且促进字元线134粘着于绝缘层136，并亦可做为两个平行字元线134之间的间隔物，其中两个平行字元线134插入相同的垂直分离的绝缘层136之间。在一些实施例中，粘着层是选加的。
记忆体装置100进一步包括密封环结构140，密封环结构140侧向封装装置部分116及接口部分118。密封环结构140与源极线124及位元线126同时形成，且实质上由相同的材料组成。密封环结构140通过金属间介电质138与装置部分116及(多个)接口部分118侧向间隔开。
根据一些实施例，图2A至图2B绘示用于形成记忆体装置300的至少一部分(例如，关于图1描述的记忆体装置100)的示例方法200的流程图。应注意，方法200仅是一个示例，并不意欲限制本公开。因此，应理解，图2A至图2B的方法200的步骤次序可改变，且在图2A至图2B的方法200之前、期间及之后可提供额外的步骤，并且一些其他步骤在此仅作简要描述。
在一些实施例中，方法200的步骤可与示例记忆体装置300在各种制造阶段的透视图相关联，如图3、图4、图5、图6、图7、图8、图9及图10中所示。此外，方法200的步骤同样适用于任何其他记忆体装置，例如图11中所示的记忆体装置400、图12中所示的记忆体装置500、图13中所示的记忆体装置600或任何其他记忆体装置。尽管图3至图9示出了包括多个记忆体单元的记忆体装置300，但应理解，记忆体装置300、记忆体装置400、记忆体装置500或记忆体装置600可包括许多其他装置，诸如电感器、熔丝、电容器、线圈等，为了清楚起见，图3至图13中未显示这些装置。
在简要概述中，方法200可自步骤202开始，提供半导体基板。方法200继续至步骤204，形成多个晶体管。方法200继续至步骤206，形成包括多个互连结构的多个金属化层级。方法200继续至步骤208，形成包括交替设置于彼此上的多个绝缘层及多个牺牲层的堆叠。方法200继续至步骤210，图案化而形成阶梯状轮廓的堆叠。方法200继续至步骤212，沉积金属间介电质。
方法200继续至步骤214，在第一方向上形成多个第一沟槽。方法200继续至步骤216，部分蚀刻牺牲层。方法200继续至步骤218，形成字元线。方法200继续至步骤220，形成多个记忆体层。方法200继续至步骤222，形成多个半导体通道层。方法200继续至步骤224，形成绝缘层。方法200继续至步骤226，切割多个半导体通道层以形成多个半导体通道。方法200继续至步骤228，形成位元线、源极线及密封环结构。方法200继续至步骤230，在接口部分中形成垂直方向上的栅极通孔。
对应于图2A的步骤202至步骤208，图3是根据一些实施例的记忆体装置300的透视图，记忆体装置300包括基板(未示出)、多个晶体管106、多个金属化层级110、多个互连结构108、多个通孔层112及堆叠302。
在步骤202，提供了基板。基板可以是半导体基板，诸如块材半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板、任何其他适合材料或类似者，其可经掺杂(例如，使用p型或n型掺杂剂)或未掺杂。基板可以是晶圆，诸如硅晶圆。通常而言，SOI基板包括形成于绝缘体层上的半导体材料层。举例而言，绝缘体层可以是埋入式氧化物(buriedoxide，BOX)层、SiO层、SiN层、任何其他适合的层或其任何组合。绝缘体层设置于基板上，通常为硅或玻璃基板。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板的半导体材料可包括硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他适合的材料或其组合。
在步骤204，多个晶体管106形成于基板上方。多个晶体管106可由源极结构、漏极结构或通道结构所组成。晶体管可通过使用任何适合的方法磊晶生长半导体材料来形成，诸如金属有机化学气相沉积(metal-organic chemical vapor deposition，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、气相磊晶(vapor phase epitaxy，VPE)、选择性磊晶生长(selective epitaxial growth，SEG)、类似者或其组合。晶体管可以是p型晶体管、n型晶体管或任何其他适合的晶体管。在步骤206，可在多个晶体管106上方形成多个金属化层级110。在一些实施例中，多个金属化层级110中的各者可包括电性耦合至多个晶体管106中的一或多者的多个互连结构108(诸如MD、VD、或VG)。互连结构108可由金属材料形成，诸如钨、铜、金、钴、钌、任何其他适合的材料或其组合。互连结构108可由任何适合的方法形成，诸如物理气相沉积(physical vapordeposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、电镀、无电电镀或类似者。
多个金属化层级110(有时各称为M0、M1、M2等)可与多个通孔层112(有时亦称为互连结构)交替堆叠。通孔层112可将各个金属化层级110彼此电性耦合。虽然图3显示了三个金属化层级110及两个通孔层112，但应理解，可形成任意数目的金属化层级110及通孔层112。在各种实施例中，若金属化层级110的数目为n，则通孔层112的数目可为n-1。
在步骤208，在蚀刻终止层114上方形成堆叠302。堆叠302包括多个绝缘层136及多个牺牲层334，它们在垂直方向(例如z方向)上交替堆叠于彼此的顶部上。举例而言，牺牲层334中的一者设置于绝缘层136中的一者上方，接着绝缘层136中的另一者设置于牺牲层334上，依此类推。如图3中所示，堆叠302的最顶层(例如，最远离蚀刻终止层114的层)及最底层(例如，最接近蚀刻终止层114的层)可包括绝缘层136。虽然图3中显示堆叠302包括五个绝缘层136及四个牺牲层334，但堆叠302可包括任意数目的绝缘层136及牺牲层334(例如，5、6、7、8或甚至更多)。在各种实施例中，若堆叠302中牺牲层334的数目为n，则堆叠302中绝缘层136的数目可为n+1。
多个绝缘层136中的各者可具有约相同的厚度，例如，在约5nm至约100nm(包括)范围内。此外，牺牲层334可具有与绝缘层136相同或不同的厚度。牺牲层334的厚度可在几纳米至几十纳米的范围内(例如，在5纳米至100纳米(包括)范围内)。在一些实施例中，绝缘层136及牺牲层334的厚度可以是任何其他适合的厚度。
绝缘层136及牺牲层334具有不同的组成。在各种实施例中，绝缘层136及牺牲层334具有在个别层之间提供不同氧化速度及/或不同蚀刻选择性的组成。可用于绝缘层136的绝缘材料包括但不限于氧化硅(包括掺杂或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicate glass，OSG)、旋涂介电材料、通常习知为高介电常数(high-k)介电氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐，以及有机绝缘材料。其他绝缘材料在本公开的范畴内。牺牲层334可包括绝缘材料、半导体材料或导电材料。牺牲层334的非限制性示例包括氮化硅、非晶态半导体材料(诸如非晶硅)及多晶态半导体材料(诸如多晶硅)。在一些实施例中，绝缘层136可由SiO形成，且牺牲层334可由SiN形成。牺牲层334仅是最终将移除的间隔层，且不形成记忆体装置300的主动组件。
在各种实施例中，绝缘层136及/或牺牲层334可在蚀刻终止层114上方生长。举例而言，各个绝缘层136及牺牲层334可通过分子束磊晶制程、诸如金属有机化学气相沉积制程的化学气相沉积制程、熔炉化学气相沉积(furnace CVD)制程、原子层沉积(atomiclayer deposition，ALD)制程及/或其他适合的生长制程来生长。
对应于图2A的步骤210，图4是根据各种实施例的记忆体装置300的透视图，其中在各种制造阶段中的一者，堆叠302经图案化以形成阶梯状轮廓。
为了形成阶梯状轮廓，遮罩层(未示出)沉积于堆叠302上(在最顶层绝缘层136上)，且经图案化。在一些实施例中，遮罩层可包括光阻剂(例如，正型光阻剂或负型光阻剂)，举例而言，单层或多层的相同或不同光阻剂。在其他实施例中，遮罩层可包括硬遮罩层，举例而言，多晶硅遮罩层、金属遮罩层或任何其他适合的遮罩层。
接下来，图案化遮罩层，例如在x方向上将遮罩层轴向末端的部分蚀刻掉，以减小其轴向宽度。可使用光学微影技术来图案化遮罩层。通常而言，光学微影技术利用形成遮罩层的光阻剂材料，经沉积、辐照(曝光)及显影以移除光阻剂材料的一部分，在此示例中为遮罩层的末端部分。剩余遮罩层保护底下的材料，诸如经图案化遮罩层之下的一部分堆叠302，使其免受后续加工步骤(诸如蚀刻)的影响。
接下来，在x方向上蚀刻遮罩层两侧上的最顶层绝缘层136及最顶层牺牲层334的对应部分。举例而言，经图案化遮罩层用于蚀刻第二顶层绝缘层136及最顶层牺牲层334的暴露部分，以便在下方下一个牺牲层334及绝缘层136(即，第二顶层牺牲层334及第三顶层绝缘层136)上方(从最顶层牺牲层334及第二顶层绝缘层136)形成第一阶梯(或阶级)402。在一些实施例中，蚀刻可以是各向异性蚀刻(例如，反应离子蚀刻(reactive ion etch，RIE)、中性粒子束蚀刻(neutral beam etch，NBE)、深反应性离子蚀刻(deep reactive ionetch，DRIE)、类似者、任何其他适合的方法或其组合)，选择性蚀刻最顶层绝缘层136及牺牲层334的暴露部分。
在一些实施例中，蚀刻可包括选择性蚀刻最顶层绝缘层136直到底下的(例如，最顶层)牺牲层334暴露的第一蚀刻，以及蚀刻牺牲层334直到底下的(例如，第二顶层)绝缘层136暴露的第二后续蚀刻。这种两步蚀刻制程可允许底下的牺牲层334或绝缘层136做为蚀刻终止层，使得一旦移除紧接其上的层的一部分，就可防止过度蚀刻。
接下来，再次蚀刻遮罩层以减小其在x方向上的轴向宽度，随后进行两步蚀刻制程以(从第三顶层绝缘层136及第二顶层牺牲层334)形成第二阶梯404。通过叠代地执行遮罩层上的宽度减小制程及两步蚀刻制程，堆叠302可经图案化以包括多个阶梯(例如，阶梯402、阶梯404、阶梯406及阶梯408)，导致了图4中所示的阶梯状轮廓。在一些实施例中，蚀刻所有绝缘层136及牺牲层334以暴露蚀刻终止层114。
对应于图2A的步骤212，图5是根据各种实施例的记忆体装置300的透视图，其中在各种制造阶段中的一者，在(具有阶梯状轮廓的)堆叠302上方形成金属间介电质538。
形成金属间介电质538可通过在部分形成的记忆体装置300上方沉积块材介电材料，且将块材氧化物抛光(例如使用化学机械抛光(chemical mechanical polishing，CMP))至最顶层绝缘层136的水平面，使得金属间介电质538仅设置于阶梯402至阶梯408上方。金属间介电质538的介电材料可包括SiO、磷硅玻璃(phosphosilicate glass，PSG)、硼硅玻璃(borosilicate glass，BSG)、硼磷硅玻璃(boron-doped phosphosilicate glass，BPSG)、无掺杂硅玻璃(undoped silicate glass，USG)、任何其他适合材料或其组合。此外，包含阶梯402至阶梯408及金属间介电质538的记忆体装置300的一部分可界定为(多个)接口部分518。
对应于图2A的步骤214至步骤218，图6是根据一些实施例的记忆体装置300的透视图，其中形成多个沟槽602，且形成了沿x方向延伸的字元线634。尽管图6的实施例中显示了四个沟槽602，但应理解，记忆体装置300可包括任意数目的第一沟槽602，且仍在本公开的范畴内。
在步骤214，通过在z方向上蚀刻堆叠302，以形成沿x方向延伸的多个沟槽602，其穿过堆叠302直到蚀刻终止层114。用于形成多个沟槽602的蚀刻制程可包括电浆蚀刻制程，其可具有一定程度的各向异性特性。举例而言，形成沟槽602可例如通过在记忆体装置300的顶表面(即，堆叠302的最顶层绝缘层136的顶表面)上沉积光阻剂或其他遮罩层，以及遮罩层中界定对应于沟槽602的图案(例如，透过光学微影、电子束微影或任何其他适合的微影制程)。
形成沟槽602可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻及其他适合的电浆蚀刻制程、RIE、DRIE)，诸如Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3的气体源、其他适合蚀刻气体源以及其组合可与诸如N2、O2、CO2、SO2、CO、CH4、SiCl4的钝化气体、其他适合钝化气体以及其组合一起使用。此外，对于电浆蚀刻制程，可使用诸如Ar、He、Ne的气体、其他适合稀释气体及其组合来稀释气体源及/或钝化气体，以形成沟槽602。
做为非限制性示例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏压功率、1毫托(millitorr)至5托的压力及0每分钟标准立方公分(standard cubiccentimeter per minute，sccm)至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏压功率、压力及流速。如图6中所示，用于形成多个沟槽602的蚀刻制程蚀刻穿过堆叠302的各个牺牲层334及绝缘层136，使得多个沟槽602中的各者自最顶层绝缘层136延伸穿过最底部绝缘层136并延伸至蚀刻终止层114。在其他实施例中，可使用硬遮罩。在一些实施例中，沟槽602可沿y方向以不同的宽度形成。在一些实施例中，如图6中所示，随着沟槽602的高度在z方向上增加，沟槽602可蚀刻成越来越宽。在一些实施例中，沟槽602的上部部分可暴露于更多蚀刻剂以产生不同宽度。
在图2A的步骤216，部分蚀刻沟槽602内的牺牲层334的暴露表面，以便减小牺牲层334相对于堆叠302(未示出)中绝缘层136的宽度。暴露的表面在x方向上延伸，且蚀刻牺牲层334的暴露表面在y方向上减小牺牲层334任一侧上的绝缘层136的宽度。在一些实施例中，可使用湿式蚀刻制程(例如，氢氟蚀刻、缓冲氢氟酸)蚀刻牺牲层334。在其他实施例中，可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻及其他适合的电浆蚀刻制程、RIE、DRIE)部分蚀刻牺牲层334的暴露表面，诸如Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3的气体源、其他适合蚀刻气体源以及其组合可与诸如N2、O2、CO2、SO2、CO、CH4、SiCl4的钝化气体、其他适合钝化气体以及其组合一起使用。此外，对于电浆蚀刻制程，可使用诸如Ar、He、Ne的气体、其他适合稀释气体及其组合来稀释气体源及/或钝化气体。做为非限制性示例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏压功率、1毫托至5托的压力及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏压功率、压力及流速。
在y方向上部分蚀刻牺牲层334减小了牺牲层334相对于设置于堆叠302中的绝缘层136的宽度，从而形成第一空腔，第一空腔的边界由相邻绝缘层136的顶表面及底表面以及经部分蚀刻牺牲层334的表面形成，此表面面向第一沟槽602且在x方向上延伸(未示出)。
在一些实施例中，接着在空腔的侧壁上形成粘着层650。在一些实施例中，粘着层650是可选加的。在各种实施例中，粘着层650可包括与各个绝缘层136、牺牲层334及字元线634具有良好粘着性的材料，例如Ti、Cr等。在一些实施例中，粘着层650可包括例如钛(Ti)、铬(Cr)或任何其他适合的粘着材料。可使用任何适合的方法沉积粘着层650，例如包括分子束沉积(molecular beam deposition，MBD)、原子层沉积、电浆增强化学气相沉积(plasmaenhanced CVD，PECVD)及类似者。在一些实施例中，粘着层650可具有0.1nm至5nm(包括)范围内的厚度或任何其他适合厚度。
在步骤218，多个字元线634形成于位于沟槽602中的第一空腔中。可回蚀字元线634的暴露边缘，使得面向沟槽602的字元线634的边缘在z方向上轴向对准相邻其设置的绝缘层136的相应边缘，如图6中所示。
在各种实施例中，通过在可选粘着层650上方的空腔中填充栅极金属形成字元线634，使得字元线634继承空腔的尺寸及轮廓。字元线634可通过用金属材料填充第一空腔来形成。金属材料可选自由铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪及其组合组成的群组。其他金属材料在本公开的范畴内。形成字元线634可通过例如化学气相沉积、物理气相沉积、无电电镀、电镀、任何其他适合的方法或其组合，用上述列出的金属材料上覆工件。
尽管图6中所示的各个字元线634显示为单层，但字元线材料可包括多个金属材料的堆叠。举例而言，字元线材料可以是p型功函数层、n型功函数层、其多层、任何其他适合材料或其组合。功函数层亦可称为功函数金属。示例p型功函数金属可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适合的p型功函数材料或其组合。示例n型功函数金属可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的n型功函数材料或其组合。功函数值与功函数层的材料组成物相关联，因此选择功函数层的材料来调谐其功函数值，以便在待形成的装置中达成目标临界电压Vt(有时称为Vth)。(多个)功函数层可通过化学气相沉积、物理气相沉积、原子层沉积及/或其他适合制程沉积。
在空腔中形成字元线634可导致y方向上的字元线634的边缘向外突出于空腔(亦即，自绝缘层136的相应边缘向外突出)，及/或形成字元线634的材料亦可沉积于面向沟槽602的绝缘层136及/或蚀刻终止层114的暴露表面上。举例而言，使用选择性湿式蚀刻或干式蚀刻制程(例如，RIE、DRIE等)蚀刻字元线634的突出边缘，直到沉积于绝缘层136及/或蚀刻终止层114的表面上的任何栅极材料及面向第一沟槽602的字元线634的边缘实质上轴向对准绝缘层136的相应边缘。
对应于图2A至图2B的步骤220至步骤224，图7是根据一些实施例的记忆体装置300的透视图，其中多个记忆体层702、多个半导体通道层712及绝缘层722形成于多个沟槽602中的各者中，使得多个记忆体层702、多个半导体通道层712及绝缘层722沿x方向连续延伸。
在步骤220，形成多个记忆体层702且沿x方向连续延伸。记忆体层702可包括铁电材料，举例而言，锆钛酸铅(lead zirconate titanate，PZT)、PbZr/TiO3、BaTiO3、PbTiO2或其组合等。然而，应理解，记忆体层702可包括适用于记忆体装置的任意各种其他材料，且仍在本公开的范畴内。举例而言，记忆体层702可包括材料选自由HfO2、Hr1-xZrxO2、ZrO2、TiO2、NiO、TaOx、Cu2O、Nb2O5、AlOx及其组合组成的群组。形成记忆体层702可使用物理气相沉积、化学气相沉积、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)、电浆增强化学气相沉积、原子层沉积、分子束磊晶、任何其他适合制程或其组合。可沉积共形涂布层，使得记忆体层702在沟槽602的壁上在z方向上连续。在一些实施例中，可在形成记忆体层702之后执行化学机械抛光操作，以便记忆体层702位于与最顶层绝缘层136相同的X-Y平面中或者与最顶层绝缘层136的顶表面齐平。在各种实施例中，各个记忆体层702包括两个部分，各个部分形成为沿相应沟槽602的侧壁中的一者延伸。因此，记忆体层702的各个部分与相应数目的字元线634接触(经由其个别暴露的侧壁)。在形成之后，记忆体层702有时可被称为记忆体膜。
在步骤222，多个半导体通道层712形成于多个沟槽602中的各者内的多个记忆体层702的暴露表面上，使得多个半导体通道层712沿x方向连续延伸。在一些实施例中，半导体通道层712可由半导体材料形成，举例而言，硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他适合的材料或其组合。半导体通道层712可使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶、任何其他适合制程或其组合来形成。可沉积共形涂布层，使得半导体通道层712在记忆体层702的内表面上连续。在一些实施例中，可在形成半导体通道层712之后执行化学机械抛光操作，使得半导体通道层712位于与最顶层绝缘层136相同的X-Y平面中或者与最顶层绝缘层136的顶表面齐平。在记忆体层702上方，各个半导体通道层712亦包括两个部分分别接触相应记忆体层702的两个部分。
在步骤224，通过用绝缘材料填充多个沟槽602中的各者，在各个沟槽602中形成多个绝缘层722，使得包括记忆体层702、半导体通道层712及绝缘层722的多个第一装置区段732形成于记忆体装置100中，且在第一方向上彼此平行延伸。
绝缘材料(例如，SiO2、SiN、SiN、SiCN、SiC、SiOC、SiOCN、类似物、其他适合的材料或其组合)填充各个沟槽602，以便形成绝缘层722。在一些实施例中，绝缘层722可由与多个绝缘层136相同的材料(例如，SiO2)形成。可使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶、任何其他适合制程、其组合、高宽高比制程(high aspect ratio process，HARP)、另外的适用制程或其组合来形成绝缘层722。接着可在形成绝缘层722之后执行化学机械抛光制程，使得绝缘层722将位于与最顶层绝缘层136相同的X-Y平面中或者与最顶层绝缘层136的顶表面齐平。
对应于图2B的步骤226，图8是记忆体装置300的透视图，其中沿x方向切割半导体通道层712以形成半导体通道802A至半导体通道802F(有时称为半导体通道膜)，形成隔离结构812，且形成内部间隔物822。
半导体通道层712通过例如各向异性蚀刻制程来图案化，以形成多个通道区段(半导体通道802A、半导体通道802B、半导体通道802C、半导体通道802D、半导体通道802E及半导体通道802F)。图案化半导体通道层712的其他方法在本公开的范畴内。在各种实施例中，半导体通道802A至半导体通道802F中的各者可沿x方向延伸长度LC，其可用以界定记忆体单元的实体通道长度。各个通道区段界定记忆体串的初始占地面积。因此，包括记忆体层702、半导体通道802A至半导体通道802F及绝缘层722的多个部分形成的记忆体单元810形成于记忆体装置300中，且在x方向上彼此平行延伸。
形成隔离结构812以将半导体通道802A至半导体通道802F分离成部分，使得各个记忆体单元810中包括半导体通道802A至半导体通道802F，且填充由图案化形成的任何空腔。根据一些实施例，各个部分形成的记忆体单元810包括由绝缘层722的一部分形成的内部间隔物822，内部间隔物822在x方向上在相邻的隔离结构812之间延伸。半导体通道802A至半导体通道802F设置于x方向上的内部间隔物822的外表面上。
对应于图2B的步骤228，图9是根据一些实施例的记忆体装置300的透视图，其中形成多个源极线902及多个位元线904以形成记忆体单元，且形成密封环结构920。在一些实施例中，源极线902或位元线904有时可被称为存取线。然而，应理解，在一些实施例中，当操作记忆体装置时，源极线902及位元线904可耦合至不同层级的(例如电压)信号。
内部间隔物822可经图案化以界定多个源极线902及位元线904的初始占地面积。图案化通过首先蚀刻穿过内部间隔物822的轴向末端至蚀刻终止层114来产生沟槽部分。可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、其他适合的电浆蚀刻制程、RIE、DRIE)来蚀刻内部间隔物822的轴向末端，诸如Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3的气体源、其他适合蚀刻气体源以及其组合可与诸如N2、O2、CO2、SO2、CO、CH4、SiCl4的钝化气体、其他适合钝化气体以及其组合一起使用。此外，对于电浆蚀刻制程，可使用诸如Ar、He、Ne的气体、其他适合稀释气体及其组合来稀释气体源及/或钝化气体。
做为非限制性示例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏压功率、1毫托至5托的压力及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏压功率、压力及流速。
接下来，可形成源极线902及位元线904，举例而言，使用磊晶层生长制程而用连续形成的金属材料填充沟槽部分，使得源极线902及位元线904位于内部间隔物822的相对轴向末端，各个源极线902及位元线904从蚀刻终止层114延伸至内部间隔物822的顶表面，如图9中所示。形成的源极线902及位元线904可部分接触半导体通道802A至半导体通道802F的侧壁的末端。金属材料可选自由铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪及其组合组成的群组。其他金属材料在本公开的范畴内。在一些其他实施例中，源极线902及位元线904可由连续形成的半导体材料所形成，诸如硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他适合的材料或其组合。
形成源极线902及位元线904可通过例如化学气相沉积、物理气相沉积、无电电镀、电镀、任何其他适合的材料或其组合，用上述列出的材料上覆工件(例如，填充凹槽)。在一些实施例中，可执行控制沉积步骤以形成源极线902及位元线904，使得当源极线902及位元线904在z方向上的高度等于堆叠302的高度时，沉积步骤终止。在其他实施例中，可在形成源极线902及位元线904之后执行化学机械抛光操作，以确保最顶层绝缘层136、记忆体层702、半导体通道802A至半导体通道802F、内部间隔物822、源极线902及位元线904中的各者的顶表面位于相同的X-Y平面中或与最顶层绝缘层136的顶表面齐平。在其他实施例中，源极线902及位元线904的顶表面可高于最顶层绝缘层136的顶表面。在一些其他实施例中，源极线902及位元线904的顶表面可低于最顶层绝缘层136的顶表面。在形成之后，各个源极线902及位元线904接触多个第一半导体通道802A至半导体通道802F中的一者。
记忆体单元是记忆体装置300的一个记忆体单元，包含字元线634的一部分、源极线902、位元线904、半导体通道802E的一部分及记忆体层702的一部分。另一个记忆体单元可自记忆体装置300形成，且包括字元线634的一部分、源极线902、位元线904、半导体通道802F的一部分及记忆体层702的一部分。记忆体单元可彼此垂直分离。沿z方向配置的多个记忆体单元可形成记忆体串。多个记忆体串可形成记忆区块。
密封环结构920与多个源极线902及位元线904同时形成。因此，密封环结构920由与源极线902及位元线904相同的材料制成。金属间介电质538可经图案化以界定密封环沟槽，密封环沟槽侧向封装由记忆体阵列组成的装置部分930及接口部分518两者。通过蚀刻穿过金属间介电质538至蚀刻终止层114来图案化产生密封环沟槽。密封环沟槽与记忆体装置的一部分侧向间隔开，记忆体装置的此部分包括装置部分930及具有金属间介电质538的接口部分518。可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、其他适合的电浆蚀刻制程、RIE、DRIE)来蚀刻密封环沟槽，诸如Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3的气体源、其他适合蚀刻气体源以及其组合可与诸如N2、O2、CO2、SO2、CO、CH4、SiCl4的钝化气体、其他适合钝化气体以及其组合一起使用。此外，对于电浆蚀刻制程，可使用诸如Ar、He、Ne的气体、其他适合稀释气体及其组合物来稀释气体源及/或钝化气体。
做为非限制性示例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏压功率、1毫托至5托的压力及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏压功率、压力及流速。
形成密封环结构920可例如使用磊晶层生长制程而用连续形成的金属材料或半导体材料填充密封环沟槽。金属材料可选自由铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪、任何其他适合材料或其组合组成的群组。半导体材料可选自由硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他适合的材料或其组合组成的群组。在一些实施例中，密封环结构920可由与源极线902及位元线904相同的材料制成。在一些实施例中，密封环结构920可由不同于源极线902及位元线904的材料制成。
形成密封环结构920可通过例如化学气相沉积、物理气相沉积、无电电镀、电镀、任何其他适合材料或其组合，而用上述列出的材料上覆沟槽。在一些实施例中，可执行控制沉积步骤以形成密封环结构920，使得当密封环结构920在z方向上的高度等于堆叠302的高度时，沉积步骤终止。在其他实施例中，可在形成密封环结构920之后执行化学机械抛光操作，以确保密封环结构920的顶表面与最顶层绝缘层136位于相同的X-Y平面中或者与最顶层绝缘层136的顶表面齐平。在其他实施例中，密封环结构920的顶表面可高于最顶层绝缘层136的顶表面。在一些其他实施例中，密封环结构920的顶表面可低于最顶层绝缘层136的顶表面。
在一些实施例中，第二密封环结构可由与第一密封环结构920相同的制程形成，第二密封环结构封装第一密封环结构920且与其侧向间隔开。第二密封环结构可用金属间介电质538与第一密封环结构侧向间隔开。形成第二密封环结构可例如使用磊晶层生长制程，而用连续形成的金属材料或半导体材料填充沟槽部分。金属材料可选自由铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪、任何其他适合材料或其组合组成的群组。半导体材料可选自由硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他适合的材料或其组合所组成的群组。在一些实施例中，第二密封环结构可由与源极线902、位元线904及第一密封环结构920相同的材料制成。在一些实施例中，第二密封环结构可由不同于源极线902、位元线904及第一密封环结构920的材料制成。
对应于图2B的步骤230，图10是根据一些实施例的记忆体装置300的透视图，其中形成多个字元线阶梯状通孔1002、多个字元线通孔1004、多个存取线通孔1006、多个接口金属路由1008、多个装置金属路由1010及密封环金属路由1012。
记忆体装置300由装置部分930(实质上类似于图1中的装置部分116)及一或多个接口部分518(实质上类似于图1中的接口部分118)组成。字元线阶梯状通孔1002形成于接口部分518中且在字元线634的暴露部分上。字元线阶梯状通孔1002各自以对应高度(或深度)穿透金属间介电质538，以落在个别字元线634上。举例而言，多个字元线阶梯状通孔1002以第一高度垂直延伸，以落在位于第一阶梯402的字元线634上；多个字元线阶梯状通孔1002以第二高度垂直延伸，以落在位于第二阶梯404的字元线634上；多个字元线阶梯状通孔1002以第三高度垂直延伸，以落在位于第三阶梯406的字元线634上；及多个字元线阶梯状通孔1002以第四高度垂直延伸，以落在位于第四阶梯408的字元线634上。形成字元线阶梯状通孔1002通过蚀刻金属间介电质538以形成多个开口(这些开口在不同的阶梯处暴露字元线634的多个部分)，且接着用金属填充材料填充这些开口。金属填充材料包括选自由钨、铜、钴、钌、钛、钽、任何其他适合材料或其组合组成的群组中的至少一种金属材料。可通过共形沉积方法沉积金属填充材料，可以是例如化学气相沉积、原子层沉积、无电电镀、电镀、任何其他适合方法或其组合。
在形成字元线阶梯状通孔1002的同时或之后，使用与字元线阶梯状通孔1002类似的方式形成字元线通孔1004。接下来，形成接口金属路由1008以将字元线阶梯状通孔1002电性耦合至字元线通孔1004。各个接口金属路由1008形成为水平导线，如图10中所示。类似于字元线阶梯状通孔1002，可经由双镶嵌或单镶嵌制程形成此类接口金属路由1008及字元线通孔1004，其中制程通过形成延伸穿过金属间介电质的一或多个水平及垂直沟槽且用金属填充材料填充这些沟槽。金属填充材料包括选自由钨、铜、钴、钌、钛、钽、任何其他适合材料或其组合组成的群组中的至少一种金属材料。可通过共形沉积方法沉积金属填充材料，其可以是例如化学气相沉积、原子层沉积、无电电镀、电镀、任何其他适合方法或其组合。
在形成字元线阶梯状通孔1002或字元线通孔1004的同时或之后，在装置部分930中的源极线902及位元线904的暴露部分上形成存取线通孔1006。存取线通孔1006垂直延伸以落在对应的源极线902或位元线904上。使用与字元线阶梯状通孔1002类似的方式形成存取线通孔1006。接着，形成装置金属路由1010以电性耦合多个存取线通孔1006。在一些实施例中，可形成装置金属路由1010以沿y方向将多个源极线902耦合在一起。类似地，可形成装置金属路由1010以沿y方向耦合多个位元线904。各个装置金属路由1010形成为水平导线，如图10中所示。与字元线阶梯状通孔1002类似，可经由双镶嵌或单镶嵌制程形成此类装置金属路由1010及存取线通孔1006，其中制程通过形成延伸穿过金属间介电质的一或多个水平及垂直沟槽且用金属填充材料填充这些沟槽。金属填充材料包括选自由钨、铜、钴、钌、钛、钽、任何其他适合材料或其组合组成的群组中的至少一种金属材料。可通过共形沉积方法沉积金属填充材料，其可以是例如化学气相沉积、原子层沉积、无电电镀、电镀、任何其他适合方法或其组合。
在形成字元线阶梯状通孔1002的同时或之后，可在密封环结构920的暴露部分上形成密封环金属路由1012。密封环金属路由1012可沿x方向及y方向两者水平且连续地形成。在一些实施例中，密封环通孔可选择性地形成以垂直延伸且落在密封环结构920上。与字元线阶梯状通孔1002类似，可通过双镶嵌或单镶嵌制程形成此类密封环金属路由1012及密封环通孔，其中制程通过形成延伸穿过金属间介电质的一或多个水平或垂直沟槽且用金属填充材料填充这些沟槽。金属填充材料包括选自由钨、铜、钴、钌、钛、钽、任何其他适合材料或其组合组成的群组中的至少一种金属材料。可通过共形沉积方法沉积金属填充材料，其可以是例如化学气相沉积、原子层沉积、无电电镀、电镀、任何其他适合方法或其组合。
在形成字元线阶梯状通孔1002、字元线通孔1004、存取线通孔1006、接口金属路由1008、装置金属路由1010及密封环金属路由1012后，字元线634、源极线902、位元线904及密封环结构920中的各者可电性耦合至记忆体核心控制电路。记忆体核心控制电路可提供不同的偏压电压层级至字元线634、源极线902、位元线904、密封环结构920及任何其他后续密封环结构。
图11是根据一些实施例的示例记忆体装置400的俯视图，记忆体装置400具有封装多个记忆体阵列的单个密封环结构1120。
记忆体装置400可由图2A至图2B的方法200形成。除了记忆体装置400包括由密封环结构1120封装的九个3D记忆体阵列1102以外，记忆体装置400实质上类似于记忆体装置300。相对地，记忆体装置300包括一个3D记忆体阵列。
各个记忆体阵列1102包括由分别类似于记忆体装置300的源极线902、位元线904、半导体通道802A至半导体通道802F、记忆体层702及字元线634的源极线、位元线、半导体通道的一部分、记忆体层及字元线的一部分形成的记忆体单元。各个记忆体阵列1102可通过金属间介电质1138在x方向及y方向上与另一个记忆体阵列侧向间隔开。金属间介电质1138实质上类似于金属间介电质538。九个记忆体阵列1102可由密封环结构1120侧向封装，密封环结构1120实质上类似于记忆体装置300的密封环结构920。密封环结构1120与3D记忆体阵列1102侧向间隔开。应理解，由密封环结构920封装的记忆体阵列1102的数目不限于九个，而可以是任意数目的记忆体阵列(例如1、3、5、7、8、9、10等)。
图12是根据一些实施例的示例记忆体装置500的俯视图，示例记忆体装置500具有第一密封环结构1220及第二密封环结构1230。
记忆体装置500由图2A至图2B的方法200形成。记忆体装置500实质上类似于记忆体装置300，但具有九个3D记忆体阵列1202及第二密封环结构1230。相对地，记忆体装置300包括一个3D记忆体阵列及单个密封环结构。
各个记忆体阵列1202包括由分别类似于记忆体装置300的源极线902、位元线904、半导体通道802A至半导体通道802F、记忆体层702及字元线634的源极线、位元线、半导体通道的一部分、记忆体层及字元线的一部分形成的记忆体单元。各个记忆体阵列1202可通过金属间介电质1238在x方向及y方向上与另一个记忆体阵列侧向间隔开。金属间介电质1238实质上类似于金属间介电质538。九个记忆体阵列1202可由实质上类似于记忆体装置300的密封环结构920的第一密封环结构1220侧向封装。第一密封环结构1220通过金属间介电质1238与3D记忆体阵列1202侧向间隔开。九个记忆体阵列1202及第一密封环结构1220由第二密封环结构1230侧向封装，第二密封环结构1230由与记忆体装置300的密封环结构920相同的制程形成。第二密封环结构1230通过金属间介电质1238与第一密封环结构1220侧向间隔开。应理解，由第一密封环结构1220及第二密封环结构1230封装的记忆体阵列1202的数目不限于九个，而可以是任意数目的记忆体阵列(例如1、3、5、7、8、9、10等)。在一些实施例中，可有两个以上的密封环结构围绕多个记忆体阵列，诸如3、4、5、6、7或更多密封环结构。
图13是根据一些实施例的示例记忆体装置600的俯视图，其中记忆体装置600的第一部分1300A由第一密封环结构1320侧向封装，且记忆体装置600的第二部分1300B由第二密封环结构1330(有时称为第三密封环结构)侧向封装。
记忆体装置600由图2A至图2B的方法200形成。记忆体装置600实质上类似于记忆体装置300，但具有第一部分1300A及第二部分1300B，其中各个部分含有九个3D记忆体阵列1302及记忆体阵列1304，以及两个密封环结构。相对地，记忆体装置300包括一个3D记忆体阵列的一部分及单个密封环结构。
记忆体装置600的第一部分1300A包括至少一个记忆体阵列1302(绘示了九个记忆体阵列)。各个记忆体阵列1302是记忆体装置600的第一装置部分(例如，类似于图10的装置部分930)。各个记忆体阵列包括由分别类似于记忆体装置300的源极线902、位元线904、半导体通道802A至半导体通道802F、记忆体层702及字元线634的源极线、位元线、半导体通道的一部分、记忆体层及字元线的一部分形成的记忆体单元。记忆体单元彼此垂直分离。记忆体装置600的第一部分1300A亦包括一或多个第一接口部分(例如，类似于图10的接口部分518)，其侧向邻接于(多个)第一装置部分的一侧。第一部分1300A由第一密封环结构1320侧向封装，第一密封环结构1320通过金属间介电质1338(例如，类似于记忆体装置300的金属间介电质538)与第一部分1300A侧向间隔开。第一密封环结构1320实质上类似于记忆体装置300的密封环结构920。
记忆体装置600的第二部分1300B亦包括至少一个记忆体阵列1304(绘示了九个记忆体阵列)。各个记忆体阵列1304是记忆体装置600的第二装置部分(例如，类似于图10的装置部分930)。各个记忆体阵列包括由分别类似于记忆体装置300的源极线902、位元线904、半导体通道802A至半导体通道802F、记忆体层702及字元线634的源极线、位元线、半导体通道的一部分、记忆体层及字元线的一部分形成的记忆体单元。记忆体单元彼此垂直分离。记忆体装置600的第二部分1300B亦包括一或多个第二接口部分(例如，类似于图10的接口部分518)，其侧向邻接于(多个)第二装置部分的一侧。第二部分1300B由第二密封环结构1330(有时称为第三密封环结构)侧向封装，第二密封环结构1330通过金属间介电质1338(例如，类似于记忆体装置300的金属间介电质538)与第一部分1300A侧向间隔开。第二密封环结构1330实质上类似于记忆体装置300的密封环结构920。第一密封环结构1320及第二密封环结构1330彼此分离，且可通过金属间介电质1338保持距离。第一密封环结构1320及第二密封环结构1330可由彼此相同的材料以及与记忆体装置600中的源极线及位元线相同的材料制成。
在一些实施例中，第一部分1300A及第二部分1300B可分别是单独的记忆体装置，诸如第一记忆体装置及第二记忆体装置。在这些实施例中，第一记忆体装置包括形成类似于第一部分1300A的记忆体串的多个记忆体单元，且第二记忆体装置亦包括形成类似于第二部分1300B的记忆体串的多个记忆体单元。第一记忆体装置及第二记忆体装置两者均包括垂直延伸且耦合至记忆体单元的位元线及源极线。第一记忆体装置包括第一密封环结构1320，且第二记忆体装置包括第二密封环结构1330。
图14是根据一些实施例的示例记忆体装置中记忆体阵列700的俯视图，记忆体装置中形成交错记忆体单元。
记忆体阵列700由图2A至图2B的方法200形成。记忆体阵列700实质上类似于记忆体装置300的装置部分930，但具有交错的记忆体单元。
记忆体阵列700包括源极线1402、位元线1404、记忆体层1412、半导体通道膜1422、内部间隔物1432、字元线1434及绝缘层1436，这些实质上分别类似于如图9中所见的记忆体装置300的源极线902、位元线904、记忆体层702、半导体通道802A至半导体通道802F、内部间隔物822、字元线634及绝缘层136。在记忆体阵列700中，记忆体单元在x方向及y方向上均间隔开。在y方向上，记忆体单元以交错的形式彼此间隔开。
图15A至图15D是根据一些实施例的示例记忆体装置的俯视图，记忆体装置分别具有圆角记忆体单元、椭圆形记忆体单元、圆形记忆体单元及方形记忆体单元。
图15A至图15D中的记忆体单元由图2A至图2B的方法200形成。这些记忆体单元实质上类似于记忆体装置300的记忆体单元，但具有非矩形的形状。图15A至图15D中的各个记忆体单元包括源极线1502、位元线1504、记忆体层1512、半导体通道膜1522、内部间隔物1532及字元线1534，实质上分别类似于如图9中所示的记忆体装置300的源极线902、位元线904、记忆体层702、半导体通道802A至半导体通道802F、内部间隔物822及字元线634。
图15A显示了由源极线1502、位元线1504、记忆体层1512、半导体通道膜1522、内部间隔物1532及字元线1534组成的圆角矩形记忆体单元1510。图15B显示由源极线1502、位元线1504、记忆体层1512、半导体通道膜1522、内部间隔物1532及字元线1534组成的椭圆形记忆体单元1520。图15C显示由源极线1502、位元线1504、记忆体层1512、半导体通道膜1522、内部间隔物1532及字元线1534组成的圆形记忆体单元1530。图15D显示由源极线1502、位元线1504、记忆体层1512、半导体通道膜1522、内部间隔物1532及字元线1534组成的方形记忆体单元1540。图15A至图15D示出了记忆体单元的形状不限于矩形结构。应理解，所揭示的任何记忆体装置中的记忆体单元不限于图15A至图15D中所揭示的形状，且可以是任何适合的形状。
在本公开的一个态样中，揭示了一种制造记忆体装置的方法。方法包括形成记忆体装置的第一部分，第一部分包括第一装置部分及一或多个第一接口部分，其中第一装置部分包括多个第一记忆体串。各个记忆体串包括彼此垂直分离的多个第一记忆体单元。侧向邻接于第一装置部分的一侧的一或多个接口部分中的各者包括多个第一字元线。方法进一步包括在第一装置部分中形成多个第一源极线及多个第一位元线。方法进一步包括在形成多个源极线及位元线的同时，形成侧向封装第一装置部分及第一接口部分两者的第一密封环结构。
在一些实施例中，第一源极线、第一位元线及第一密封环结构各者实质上由连续形成的金属材料所组成。在一些实施例中，第一源极线、第一位元线及第一密封环结构各者实质上由连续形成的半导体材料所组成。在一些实施例中，第一密封环结构通过金属间介电质材料与记忆体装置的第一部分侧向间隔开。在一些实施例中，同时形成第一源极线、第一位元线及第一密封环结构进一步包括形成第二密封环结构侧向封装第一密封环结构。在一些实施例中，第二密封环由与第一源极线、第一位元线及第一密封环结构相同的材料所形成。在一些实施例中，在形成记忆体装置的第一部分之前，进一步包括在基板上方形成多个晶体管，以及在晶体管上方形成多个金属化层级，其中各个金属化层级包括多个互连结构电性耦合至晶体管中的一或多者。在一些实施例中，形成记忆体装置的第一部分进一步包括在金属化层级中的最顶层上方形成堆叠，堆叠包括交替设置于彼此顶部上的多个绝缘层与多个牺牲层。图案化堆叠的一部分，使堆叠具有沿堆叠的所述部分的至少一侧的阶梯状轮廓。替换牺牲层的多个部分以形成具有阶梯状轮廓的第一字元线，其中各个第一字元线侧向延伸穿过堆叠的所述部分。在一些实施例中，形成记忆体装置的第一部分进一步包括形成多个第一记忆体层，各个第一记忆体层垂直延伸穿过堆叠的所述部分，以及形成多个第一半导体通道膜，各个第一半导体通道膜垂直延伸穿过堆叠的所述部分，其中各个第一半导体通道经由第一记忆体层的对应一者耦合至第一字元线的对应一者，以部分形成第一记忆体串的一者。在一些实施例中，各个第一源极线接触第一半导体通道膜的对应一者，且各个第一位元线接触第一半导体通道膜的对应一者。在一些实施例中，方法进一步包括形成记忆体装置的第二部分，第二部分包括第二装置部分及一或多个第二接口部分，其中第二装置部分包括多个第二记忆体串，各个第二记忆体串包括彼此垂直分离的多个第二记忆体单元，且其中侧向邻接于第二装置部分的一侧的一或多个第二接口部分中的各者包括多个第二字元线。在形成第一源极线、第一位元线及第一密封环结构的同时，形成在第二装置部分中的多个第二源极线和多个第二位元线，以及形成第三密封环结构侧向封装第二装置部分及第二接口部分两者。在一些实施例中，第一密封环结构与第三密封环结构彼此分离。
在本公开的另一个态样中，揭示了一种制造记忆体装置的方法。方法包括形成第一记忆体装置，第一记忆体装置包括彼此垂直分离的多个第一记忆体单元。方法进一步包括形成第二记忆体装置，第二记忆体装置包括彼此垂直分离的多个记忆体单元。方法进一步包括同时形成垂直延伸且耦合至第一记忆体单元的多个第一存取线、垂直延伸且耦合至第二记忆体单元的多个第二存取线、侧向封装第一存取线及第一记忆体单元的第一密封环结构以及侧向封装第二存取线及第二记忆体单元的第二密封环结构。
在一些实施例中，第一存取线、第二存取线、第一密封环结构及第二密封环结构各者实质上由连续形成的金属材料所组成。在一些实施例中，第一存取线、第二存取线、第一密封环结构及第二密封环结构各者实质上由连续形成的半导体材料所组成。在一些实施例中，在形成第一记忆体装置及第二记忆体装置之前，进一步包括在基板上方形成多个晶体管，以及在晶体管上方形成多个金属化层级，其中金属化层级中的各者包括多个互连结构，第一记忆体装置及第二记忆体装置各者经由互连结构的对应者耦合至晶体管中的一或多者。在一些实施例中，第一密封环结构与第一记忆体装置侧向分离，第二密封环结构与第二记忆体装置侧向分离，且其中第一密封环结构与第二密封环结构彼此侧向分离。
在本公开的另一个态样中，揭示了一种记忆体装置。记忆体装置包括垂直延伸穿过交替配置的字元线与绝缘层的堆叠的多个记忆体串，其中多个记忆体串中的各者包含彼此垂直分离的多个记忆体单元。记忆体装置进一步包括多个位元线及多个源极线，位元线和源极线各自沿对应的记忆体串垂直延伸。记忆体装置进一步包括密封环结构，密封环结构侧向封装多个记忆体串，但与堆叠分离。多个位元线、多个源极线及密封环结构由相同的材料形成。
在一些实施例中，源极线、位元线及密封环结构各者实质上由连续形成的金属材料所组成。在一些实施例中，源极线、位元线及密封环结构各者实质上由连续形成的半导体材料所组成。
前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开做为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。

Claims (10)

1.一种制造记忆体装置的方法，其特征在于，包括：
形成一记忆体装置的一第一部分，该第一部分包括一第一装置部分及一或多个第一接口部分，其中该第一装置部分包括多个第一记忆体串，各该第一记忆体串包括彼此垂直分离的多个第一记忆体单元，且其中侧向邻接于该第一装置部分的一侧的该或该些第一接口部分中的各者包括多个第一字元线；
在该第一装置部分中形成多个第一源极线及多个第一位元线；及
在形成该些第一源极线及该些第一位元线的同时，形成一第一密封环结构侧向封装该第一装置部分及该第一接口部分两者。
2.如权利要求1所述的方法，其特征在于，该第一密封环结构通过一金属间介电质材料与该记忆体装置的该第一部分侧向间隔开。
3.如权利要求1所述的方法，其特征在于，同时形成该些第一源极线、该些第一位元线及该第一密封环结构进一步包括形成一第二密封环结构侧向封装该第一密封环结构。
4.如权利要求3所述的方法，其特征在于，该第二密封环由与该些第一源极线、该些第一位元线及该第一密封环结构相同的材料所形成。
5.如权利要求1所述的方法，其特征在于，在形成该记忆体装置的该第一部分之前，进一步包括：
在一基板上方形成多个晶体管；及
在该些晶体管上方形成多个金属化层级，其中该些金属化层级中的各者包括多个互连结构电性耦合至该些晶体管中的一或多者。
6.如权利要求5所述的方法，其特征在于，形成该记忆体装置的该第一部分进一步包括：
在该些金属化层级中的一最顶层上方形成一堆叠，该堆叠包括交替设置于彼此顶部上的多个绝缘层与多个牺牲层；
图案化该堆叠的一部分，使该堆叠具有沿该堆叠的该部分的至少一侧的一阶梯状轮廓；及
替换该些牺牲层的多个部分以形成具有该阶梯状轮廓的该些第一字元线，其中各该第一字元线侧向延伸穿过该堆叠的该部分。
7.一种制造记忆体装置的方法，其特征在于，包括：
形成一第一记忆体装置，该第一记忆体装置包括彼此垂直分离的多个第一记忆体单元；
形成一第二记忆体装置，该第二记忆体装置包括彼此垂直分离的多个第二记忆体单元；及
同时形成垂直延伸且耦合至该些第一记忆体单元的多个第一存取线、垂直延伸且耦合至该些第二记忆体单元的多个第二存取线、侧向封装该些第一存取线及该些第一记忆体单元的一第一密封环结构，以及侧向封装该些第二存取线及该些第二记忆体单元的一第二密封环结构。
8.如权利要求7所述的方法，其特征在于，该第一密封环结构与该第一记忆体装置侧向分离，该第二密封环结构与该第二记忆体装置侧向分离，且其中该第一密封环结构与该第二密封环结构彼此侧向分离。
9.一种记忆体装置，其特征在于，包括：
多个记忆体串，垂直延伸穿过交替配置的多个字元线与多个绝缘层的一堆叠，其中该些记忆体串中的各者包括彼此垂直分离的多个记忆体单元；
多个位元线及多个源极线，该些位元线及该些源极线中的各者沿该些记忆体串的对应一者垂直延伸；及
一密封环结构，侧向封装该些记忆体串，但与该堆叠分离；
其中该些位元线、该些源极线及该密封环结构由相同的一材料所形成。
10.如权利要求9所述的记忆体装置，其特征在于，该些源极线、该些位元线及该密封环结构各者实质上由连续形成的一金属材料所组成。
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