CN101221956A - 操作具有氧化/氮化多层绝缘结构非易失存储单元的方法 - Google Patents

操作具有氧化/氮化多层绝缘结构非易失存储单元的方法 Download PDF

Info

Publication number
CN101221956A
CN101221956A CNA2008100019089A CN200810001908A CN101221956A CN 101221956 A CN101221956 A CN 101221956A CN A2008100019089 A CNA2008100019089 A CN A2008100019089A CN 200810001908 A CN200810001908 A CN 200810001908A CN 101221956 A CN101221956 A CN 101221956A
Authority
CN
China
Prior art keywords
layer
memory cell
positive voltage
electric charge
perhaps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100019089A
Other languages
English (en)
Inventor
赖二琨
施彦豪
徐子轩
李士勤
谢荣裕
谢光宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN101221956A publication Critical patent/CN101221956A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种操作存储单元的方法，该方法通过施加一正电压于栅极，而该正电压足以造成从栅极至电荷储存层的空穴发生隧穿。本方法应用的一存储单元包含一半导体层，而该半导体层具有至少二源极/漏极区域位于该半导体层表面的下方，并被一沟道区域分离。该存储单元也具有一下绝缘层位于该沟道区域的上方；一电荷储存层位于该下绝缘层的上方；一上绝缘多层结构位于该电荷储存层的上方。而该上绝缘多层结构包含一下介电层以及一氮化物层位于该下介电层的上方，以及该存储单元具有一栅极位于该上绝缘多层结构的上方。

Description

操作具有氧化/氮化多层绝缘结构非易失存储单元的方法
技术领域
本发明公开了一种操作存储单元的方法，特别是针对施加一电压于栅极，造成从栅极至电荷储存层的空穴发生隧穿，以擦除、编程或读取一存储单元的方法。
背景技术
非易失性存储器(NVM)是指半导体存储器可持续地储存信息，即使是在包含NVM单元的装置的电源供应被移除时仍可持续地储存信息。NVM包含掩膜只读存储器(Mask ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦写可编程只读存储器(EEPROM)、和闪存。而非易失性存储器被大量地应用在半导体产业中，以及成为一种用以防止编程数据遗失的存储器类型。一般来说，非易失性存储器可依照此装置的最终使用需求来被编程、读取、及/或擦除，以及可以长时间地储存编程数据。
非易失性存储装置可使用多种不同的设计，包含具有电荷储存层的『浮动栅极型』，以及具有电荷捕捉层而将电荷以局部方式储存。局部电荷储存(或捕捉)是指可利用电荷捕捉层将电荷储存的能力，而且不会在储存层中造成大量的电荷水平移动。习知的『浮动栅极』存储单元包含一电荷储存层，而该电荷储存层为一导体且被储存的电荷水平地分散于整层中(例如：分散在整个浮动栅极中)。
随着过去近二十年来信息科技市场的大幅成长，便携式计算机与电子通讯产业已经成为半导体超大规模集成电路与极大规模集成电路设计的主要驱动力。因此，低消耗功率、高密度、以及可再编程非易失性存储器有非常大的市场需求。这些类型的可编程与可擦写存储器已经成为半导体产业的重要装置。
对于存储容量的大幅需求，转变成对于集成度和存储器密度的高度需求。在每一单元中可以储存二个位信息的双位单元在此领域中虽已为习知技艺，但并未被广泛使用。某些双位单元具有多重阈值电压级，其中每二个阈值电压级之间储存了一个不同的位。这些类型的双位单元牵涉的操作复杂度，阻碍了其广泛应用。其它双位单元使用电荷捕捉层且具有二个分离的储存位置，并在同单元的二侧之一储存一位信息。此种双位单元的其中一种为氮化物电荷捕捉非易失存储器(NROM)。
一般来说，氮化物电荷捕捉非易失存储器单元在半导体层与电荷捕捉氮化物层之间使用一较厚的沟道氧化物层，来避免在数据保存状态时的电荷流失。然而，较厚的沟道氧化物层可能会影响沟道擦除速度。因此，带对带隧穿热空穴(BTBTHH)擦除法经常被用来从沟道注射空穴陷阱来抵销储存的电子。然而，BTBTHH擦除方法可能会引起可靠度问题。举例来说，NVM装置使用BTBTHH擦除方法的性能特征系数，在多次编程/擦除(P/E)循环之后可能会快速劣化，因为半导体层/氧化物接口可能因为BTBTHH方法而产生损坏。本发明中，『半导体层』是指源极/漏极区域靠近于此层表面的层结构，而『半导体衬底』或『衬底』是指邻近于半导体层的支撑或绝缘结构，但并不包含源极/漏极区域。并非所有的半导体装置都具有半导体衬底，以及在不具有半导体衬底的例子中，半导体层则通常也被认为是衬底。
在其它电荷捕捉NVM单元设计的实施例中，SONOS装置(硅-氧化物-氮化物-氧化物-硅)，而其可包含在半导体层和电荷捕捉层间的一层薄的隧穿氧化物层，以允许空穴直接隧穿擦除操作。虽然此种设计可达到好的擦除速度，但数据保存性能则通常不佳，其部分是因为直接隧穿即可以在低电场强度下发生，而低电场强度则可在存储装置的保存状态时就已经存在。
因此，在现有技术领域中需要具有改良的数据保存性能、强化操作速度上可多次重复地进行编程与擦除的非易失性存储单元设计与阵列，以及不会受到从半导体层发生的热空穴隧穿所引起的半导体层/氧化物界面损害。
发明内容
有鉴于此，本发明的主要目的在于提供一种关于非易失存储单元与包含此等存储单元装置的操作方法，更具体地为一非易失存储单元设计的操作，而其包含一绝缘氧化物/氮化物多层结构位于一电荷储存层和一栅极之间，而其可加速正电压擦除操作和允许栅极注射空穴擦除。依据本发明的各种实施例中，正电压擦除操作可以降低当使用存储单元擦除方法，由半导体层带对带热空穴注射而引起的半导体层/氧化层界面损害。本发明的优点之一便在于允许正电压编程和擦除操作，例如以热电子效应来编程和以空穴注射来擦除。而此特征并不需要外围电路对于编程/擦除用途的负电压操作。
本发明之一实施例是包含一存储单元，包含：一半导体层其包含有至少二源极/漏极区域靠近该半导体层的表面并被一沟道区域所分离；一下绝缘层位于该沟道区域之上；一电荷储存层位于该下绝缘层之上；一上绝缘多层结构位于该电荷储存层之上，其中该上绝缘多层结构包含一下介电层，以及一上氮化物层位于该下介电层的上方；以及一栅极位于该上绝缘多层结构的上方；以及对该栅极施加一正电压，而该正电压足以造成由栅极朝向该电荷储存层的空穴发生隧穿。
本发明的另一实施例包含一存储单元，包含：一半导体层，而其具有至少二源极/漏极区域位于该半导体层表面的下方，并被一沟道区域分离；一氧化硅绝缘层位于该沟道区域的上方；一氮化硅电荷储存层位于该氧化硅绝缘层的上方；一上绝缘多层结构位于该电荷储存层的上方，其中该上绝缘多层结构包含具有一厚度约18至25埃(18～25A)的一氧化硅层，以及具有一厚度约40至70埃的一氮化硅层位于该下介电层的上方；以及一栅极位于该上绝缘多层结构的上方，其中该栅极包含—p掺杂多晶硅层；以及对该栅极施加—约10至15伏特的正电压，而该正电压足以造成由栅极朝向该电荷储存层的空穴发生隧穿。
本发明还包含操作非易失存储器装置的方法，而该装置包含多个存储单元(例如：—阵列)。在本发明中，『多个』以及『至少二』等词汇，是指两个或二个以上元件。此外，在本发明中，单数不定贯词『一』，以及定贯词『该』包含多个指定对象，除非该文句中清楚指定。因此，例如『一存储单元』可以包含多个此等单元。
本发明的存储装置显示了大幅改良的操作性质，包含改良的电荷保存和改良的耐用度，均导因于由擦除所引起的界面损害的降低。
附图说明
以下是详细说明本发明的结构与方法。本发明内容说明章节目的并非在于定义本发明。举凡本发明的实施例、特征、目的及优点等将可透过权利要求书及所附图式获得充分了解。
图1是依据本发明实施例的存储单元的剖面结构代表图。
图2是依据本发明实施例的存储单元在正电压下操作的仿真擦除带能量图。
图3是依据本发明实施例的存储单元操作时的平带电压图。
【主要元件符号说明】
100    存储单元
101    半导体层
110、112源极/漏极区域
115    沟道区域
120    下绝缘层
130    电荷储存层
140    上绝缘多层结构
142    下介电层
144    上氮化物层
150    栅极
具体实施方式
参照本发明的较佳实施例而进行详细说明，并参照至对应图式。需要注意的是，图式是为简化示意，因此并不代表实际的尺度。在本发明说明中，为了力求简洁，诸如顶、底、左、右、上、下、之上、之下、底下、后端、前端等方向性词汇，是仅用于对应图式中。这些方向性词汇与本文的图式说明并非用以限制本发明于任何方式中。虽然本发明说明是参照至特定的实施例，可以了解的是这些实施例仅作为举例用，而非限制。可以理解的是，本发明的工艺步骤与结构并未涵盖用以制造整个集成电路所需要的完整工艺。本发明可以与此领域中熟知或发展中的多种集成电路工艺技术共同使用。
依据本发明的存储单元、以及包含二个以上此等存储单元的阵列、以及包含有此种存储单元及/或阵列的装置可采用正电压、栅极注射空穴隧穿擦除方法来加以操作。而依据本发明这样的操作可以克服NVM装置中的一些可靠性问题，尤其是在使用氮化物电荷储存的存储装置中。同时，依据本发明的存储单元操作维持提供绝佳的电荷保存特性。本发明的多种存储单元实施例减轻了对于带对带热空穴隧穿擦除方法的依赖，进而防止装置在经过多次编程/擦除循环之后，在半导体层/氧化物接口损害中所产生的劣化。本发明的优点之一便在于允许正电压编程和擦除(P/E)操作，例如以热电子效应来编程和以空穴注射来擦除。而此特征并不需要外围电路对于编程/擦除用途的负电压操作。
图1描述依据本发明一实施例的存储单元100的剖面结构代表图。此存储单元包含一半导体层101，其中包含至少二源极/漏极区域110、112，其中每一源极/漏极区域110、112视所施加电压可作用为源极或漏极。半导体层101更包含一沟道区域115于二源极/漏极区域之间。存储单元100更包含一下绝缘层120，该下绝缘层120位于沟道区域115之上，但不必然直接位于半导体层101的表面上。举例来说，额外的层次可以选择性地位于半导体层的表面和下绝缘层之间，例如：一栅极氧化物层(未示)位于半导体层的表面上。存储单元100更包含一电荷储存层130位于下绝缘层120之上。存储单元100更包含具有一下介电层142和一上氮化物层144之上的绝缘多层结构140。此存储单元100更包含一栅极150位于上绝缘多层结构140之上。本发明也可应用于一具有传统硅半导体层的存储单元上，该存储单元不具有一衬底，或是绝缘体上硅(SOI)以及薄膜晶体管(TFT)工艺上或一垂直晶体管工艺。对于本发明的目的来说，『半导体层』是指源极/漏极区域靠近在此层表面的层结构，而『半导体衬底』或『衬底』则是指邻近于半导体层的支撑或绝缘结构、但不包含源极/漏极区域，其材质包含绝缘体上硅(SOI)、硅、介电质、载体、碳化硅、玻璃或蓝宝石中之一。并不是所有的半导体装置都具有半导体衬底，且在不具有半导体衬底的例子中，半导体层则通常也被认为是衬底。
依据本发明的操作方法包含提供一存储单元以及对该栅极施加一正电压，而该正电压足以造成由栅极朝向该电荷储存层之空穴或电子发生隧穿。
依据本发明可操作的存储单元包含一半导体层。任何适用于半导体装置中的半导体材料层均可被使用。在许多本发明较佳实施例中，该半导体层包含一硅材料。利用标准技术所制造的硅晶圆可被用来制备适合的半导体层。举例来说，适合的晶圆可以利用适合工艺形成，其中硅上从一微小结晶(称为晶种)经由旋转并缓慢地从一熔融高压硅拉出，以生成一圆柱结晶，之后经由切片而获得薄圆盘，之后经过切片、精细研磨并清洁而获得晶圆。因此，举例来说，如图1中的半导体层101可包含一硅晶圆。
根据本发明的数个较佳实施例，半导体层包含p型硅。一般来说，p型硅半导体层可用于本发明较佳实施例中，包含已经过p型浅掺杂的硅晶圆。在本发明其源极/漏极区域包含n+掺杂注入的实施例中，一p型浅掺杂的半导体层将因PN结的逆向偏压而在存储单元的编程与读取中较具优势。如硅等半导体层的p型掺杂可利用任何适合的方式实施，例如利用硼、BF2或镓、或任何缺乏自由电子的元素而可用于半导体的材料进行注入。较佳地，p型掺杂是以介于约1013/cm2至约1016/cm2的剂量进行。更佳地，此p型掺杂是以介于约1014/cm2至约1015/cm2的剂量进行。
可以理解的是，虽然本发明所述的某些实施例是针对NPN结，其中半导体层包含一p型半导体层并具有二个或更多以n型掺杂而形成的源极/漏极区域以生成一NPN单元，本发明的存储单元也包含PNP型半导体装置。PNP存储器是利用带对带热电子注射编程方法而进行编程，其中施加一负电压至源极/漏极区域，并施加一正电压至栅极以产生带对带热电子转移。PNP的擦除操作是借着施加一正电压至栅极而造成由栅极至SiN捕捉层的富勒-诺德罕(FN)空穴注射。
依据本发明的一存储单元具有一源极区域与一漏极区域，二者在此共同称为至少二源极/漏极区域。如熟习该项技艺者可知晓，每一存储单元包含二源极/漏极区域，而每一该区域可作为源极或漏极，视所施加电压的位置与级而定。在此所使用的『源极/漏极区域』词汇是指称此区域可作用为视所施加电压而决定源极或漏极功能的双功能特征。依据本发明存储单元中的一特定操作且一区域作用为源极，而另一区域作用为漏极时，『源极』和『漏极』二词汇则可分别使用以指称特定区域。然而，此二词汇的使用并非用以限定这些区域的功能，或将本发明的源极与漏极限制于特定区域。
根据本发明可操作的存储装置可包含一半导体层，其具有二个以上的源极/漏极区域而构成多个存储单元。可以理解的是，任一源极/漏极区域可作用为相邻二细胞的源极或漏极，或其可在一单元的源极区域中作用为漏极、并在其相邻单元的漏极区域中作用为源极。举例来说，请参照图1，源极/漏极区域110可作用为源极/漏极区域112与一相邻存储单元位于存储单元100的左侧(未示)中的另一源极/漏极区域(未示)的源极，而源极/漏极区域112与其它源极/漏极区域则作用为漏极。相反地，源极/漏极区域110可作用为上述二者的漏极，而源极/漏极区域112与其它源极/漏极区域则作用为源极。或者，举例来说，在源极/漏极区域112作用为源极时，源极/漏极区域110可作为漏极，并在一邻近存储单元位于存储单元100的左侧(未示)的其它源极/漏极区域作用为漏极时，源极/漏极区域110作用为源极。
一般来说，每一该至少二源极/漏极区域是在半导体层的表面底下包含一区域，其掺杂方式与半导体层的掺杂方式互补。换言之，当使用一p型半导体层时，源极/漏极区域为n型掺杂，反之亦然。因此，在半导体层包含p型硅的实施例中，该至少二源极/漏极区域会包含n+掺杂区域，较佳系具有高剂量的n型掺杂。在本发明的更佳实施例中，此n+型掺杂将包含一种以上离子注入，其系选自砷、磷、与氮，其中离子注入的浓度为约1019/cm3至1020/cm3。因此，在特定较佳实施例中，该至少二源极/漏极区域包含n型埋藏扩散注入区域。
每一至少二源极/漏极区域在硅半导体层中的注入深度，可从半导体层表面向下延伸约30至200纳米，视装置的技术世代或节点(最小特征尺寸，例如：130纳米)而定。举例来说，在本发明的一实施例中，技术世代节点为130纳米，则该至少二源极/漏极区域在半导体层的注入深度从半导体层的表面开始往下测量可为约100纳米。如在此所使用，源极/漏极区域是位于半导体层表面『之下』，包含掺杂区域所延伸的源极/漏极区域以及半导体层的表面本身。换言之，本发明并未要求任何源极/漏极区域必须完全位于半导体层的表面下。本发明不只可以应用至一习知硅半导体层，并可应用至一绝缘体上硅(SOI)、薄膜晶体管(TFT)工艺、或一垂直晶体管工艺。
本发明还包含存储阵列的操作，而其包含多个存储单元。在本发明存储阵列的特定实施例中，二个或更多的存储单元可排列为一列，使得此列二个以上存储单元两侧的源极/漏极区域会包含连续的埋入扩散位线。每一位线包含一连续掺杂区域，而其位于半导体层的表面之下。本发明包含多个存储单元的阵列可更包含多种选择晶体管及/或共同源极线，其系适用于影响多种存储器类型的阵列操作，包含但不限于或非门(NOR)及/或与非门(NAND)型存储器。
此外，在本发明特定实施例中，相邻于一个或更多源极/漏极区域(或位线)且相反型态掺杂的区域，可进行口袋注入工艺以提供口袋注入区域。举例来说，当至少二源极/漏极区域包含n+掺杂区域时，可利用口袋注入形成一浓p型掺杂的小区域邻近于一个或更多源极/漏极区域。因此，本发明的存储单元可更包含掺杂类型相反的掺杂口袋注入区域，而其相邻于一个或更多源极/漏极区域。
依据本发明的任何实施例中，掺杂一区域可以使用任何习知或发展中的离子注入实施方法。
可依据本发明操作的存储单元可选择性地包含一介电材料位于半导体层表面的一个或更多该至少二源极/漏极区域的上方。举例来说，适合的介电材料包含可以被化学气相沉积(CVD)法(例如：高密度等离子体化学气相沉积(HDPCVD)、等离子体增强化学气相沉积(PECVD)和低压化学气相沉积(LPCVD))沉积的氧化物或其它低介电系数材料。举例来说，其它合适的低介电系数材料包含：SiLK树脂(DowChemical公司)、polytetrafluoroethylenes(PTFE’s)、biphenydianhydride phenylene diamine(BPDA-PDA)、苯环丁烯(BCB)、含氢硅酸盐类(HSQ)。在本发明的特定实施例中，位于介电材料之上(较佳系位于该至少二源极/漏极区域的半导体表面之上)的介电材料，较佳系为一高密度等离子体介电材料或任何其它可以完全填满微小空间(亚微米)而不留下空穴的材料。较佳地，此介电材料包含一高密度等离子体氧化物。在本发明的最佳实施例中，此高密度等离子体介电材料包含了二氧化硅。
在本发明的特定较佳实施例中，存储单元可包含一介电材料，或较佳为一高密度等离子体介电材料，而其位于每一源极/漏极区域之上的半导体层表面上。在本发明的某些实施例中，一存储单元可包含一个或更多的层次，例如：位于硅半导体层的表面与介电材料间的一栅极氧化层。一栅极氧化层可以热成长在半导体层的表面上，且在半导体层包含有硅的特定较佳实施例中，栅极氧化层可包含二氧化硅。
依据本发明的每一对源极/漏极区域是被一沟道区域所分离。此沟道区域是指半导体层中位于两个源极/漏极区域之间的部分，而在适当的电压施加至源极、漏极与栅极时，电荷载子将从一源极/漏极区域迁移至另一源极/漏极区域。因此，举例来说，请参照图1，沟道115一般包含半导体层位于源极/漏极区域110与112之间的部分。在此『沟道长度』是指从一源极/漏极区域到另一源极/漏极区域之间的沟道区域距离。而『沟道宽度』是指沟道区域中与沟道长度垂直的尺寸。
可依据本发明操作的存储单元包含一下绝缘层。举例来说，参照图1，存储单元100包含一下绝缘层120位于沟道区域115之上。一下绝缘层是大致位于沟道区域之上。在此沟道区域『之上』是指该下绝缘层的位置系在半导体层的沟道区域的表面上，但不必然直接接触至半导体层的表面。如上所述，依据本发明的存储单元可包含一层或更多的额外层次于半导体层与下绝缘层之间，例如：一栅极氧化层。
下绝缘层的适合材料可包含任何高或低介电值的介电材料、或是纯氧化硅，其可在半导体层与电荷储存层之间提供电气绝缘。在下绝缘层材料的选择上以此层在读取、编程、以及擦除操作中，在施加一足够电场时允许电子和空穴进行隧穿，但并不会捕捉电子或空穴。举例来说，适当的高介电质介电材料包含如二氧化硅、氧化钽、氧化铪、氧化告、钛酸锶、钛酸锶钡、氧化铝、其硅化物以及混合物。下绝缘层较佳是由氧化物所形成，例如：硅氧化物、氧化铝等。在特定较佳实施例中，下绝缘层可包含一硅氧化物。
下绝缘层的厚度较佳是介于30至120埃之间。而厚度的范围则取决于技术节点和操作电压。下绝缘层的厚度较佳是大于30埃，以防止存储单元经过编程后(即为电荷被储存在电荷储存层之后)，电荷从位于下绝缘层之上的电荷储存层中散失。因此，下绝缘层是作用为绝缘体，针对电荷载子提供半导体层的沟道区域与电荷储存层之间的阻挡。下绝缘层的材料与厚度可以改变，只要在存储单元的编程及/或读取操作过程中，因施加电压到至少二源极/漏极区域中之一者或更多以及栅极时，除了在施加电压时所刻意克服绝缘层的势垒作用的情形之外，仍能提供绝缘效果皆可。
可依据本发明操作的存储单元还包含一电荷储存层位于下绝缘层之上。在本说明书中，『在下绝缘层之上』是指在电荷储存层之上的位置，但不必然是直接与下绝缘层接触。本发明的存储单元可包含一层以上的材料层于下绝缘层与电荷储存层之间。此额外的层次可为一薄膜可作用为隧穿增强或捕捉改善。
电荷储存层提供了非易失性存储单元的可编程存储储存部分。此电荷储存层较佳为可以在编程操作之后有效地捕捉或储存电荷的材料，编程操作是指施加一编程电压至栅极以及源极/漏极区域之一，以诱使电荷进入电荷储存层。电荷储存层的厚度较佳系为约40至150埃。较薄电荷储存层可能完全无法产生捕捉效果或是具有较低捕捉效能。较厚捕捉层则将需要较高的操作电压。因此较薄或较厚的捕捉层都不适宜。
依据本发明的一电荷储存层可包含一浮动栅极材料，例如：多晶硅，或一电荷捕捉材料。在没有氧化物作为分隔电荷分布在多晶硅的情况下，多晶硅薄膜层不能在一双位/单元模式中操作。在各个本发明较佳实施例中，电荷储存层包含了一电荷捕捉材料。适合用于本发明存储单元中的电荷捕捉材料包含但不限于，氮化硅、氧化钽、钛酸锶、钛酸锶钡、氧化铪等。一电荷捕捉层亦可包含一层二氧化硅，而其具有二个分离的多晶硅岛，选择性地夹置于二层外的二氧化硅层之间。一电荷捕捉层较佳是由氮化物所形成，例如氮化硅(Si3N4)或一氮氧化硅(SiOxNy)。
本发明中，『电荷捕捉层』是指一材料、一层、或多层结构其可捕捉局部化的电荷，其中局部化是指被捕捉的电荷载子在捕捉材料中几乎没有水平移动。电荷捕捉层可为任何可以促进电荷载子捕捉的介电层。因此，为了促进电荷载子的捕捉，电荷捕捉层材料的电子势垒高度会低于夹置此电荷捕捉层的其它层(例如：二层势垒高度较高的材料层夹置一层势垒高度较低的材料层)。举例来说，在氮化硅电荷捕捉层夹置于二硅氧化物层(例如：二氧化硅下绝缘层与硅氧化物第一介电层)的实施例中，氧化物层的势垒高度约为3.1eV，而氮化物层的势垒高度约为2.1eV。因此，一电子阱是生成于中间氮化物层。
可依据本发明操作的存储单元也可包含一上绝缘多层结构。本发明的上绝缘多层结构包含一下介电层和一上氮化物层。该上绝缘多层结构是位于该电荷储存层之上。如同其它层的『之上』一词汇所指，此处该上绝缘多层结构可以位于电荷储存层的上表面之上，但不必然直接接触至电荷储存层。一层或更多的额外层，例如一额外绝缘层，可以选择性地位于电荷储存层与上绝缘多层结构之间。
下介电层与下绝缘层可以包含同样材料或不同材料。下介电层可包含的适合材料，包含高介电值介电材料，例如硅氧化物、氧化钽、氧化铪、氧化锆、钛酸锶、钛酸锶钡、氧化铝、其硅化物与混合物。较佳地，下介电层包含一硅氧化物，且更佳为二氧化硅。较佳地，第二介电层包含一硅氧化物，且更佳为二氧化硅。更佳地，下绝缘层与下介电层均包含一硅氧化物，且较佳地，二者均包含二氧化硅。
下介电层的厚度可以介于约10至约40埃，且较佳为约18至25埃，而最佳为约25埃。此层的厚度对于保存电子和空穴以及此层在操作上的可靠性是非常重要的。
上绝缘多层结构包含一上氮化物层。该氮化物层较佳包含一氮化硅以及更佳Si3N4。上氮化物层可具有厚度约在10至100埃之间，更佳厚度约在40至70埃之间，而最佳厚度在70埃。本层的厚度对于空穴隧穿本层是非常重要。
许多可以用于下绝缘层与下介电层的材料是相同的，且二层可较佳包含一氧化物，更佳为氧化硅。然而，该插入的电荷捕捉层必须包含一不同的介电材料(具有较低的势垒高度)以生成『捕捉』区域。
不同的绝缘、介电、与电荷捕捉层可以通过任何习知的适合技术或发展中的技术以形成或沉积此等材料。举例来说，当一层包含一氧化物时，该氧化物层可以经由氧化技术所形成，包含但不限于热氧化、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、或高密度等离子体化学气相沉积(HDPCVD)。适合用以沉积氮化物层的工艺包含但不限于，氮化、化学气相沉积以及等离子体氮化。
在本发明的特定较佳实施例中，下绝缘层包含一氧化物，电荷捕捉层包含一氮化物，以及下介电层包含一氧化物。更佳的是，这些层次分别包含了二氧化硅、氮化硅、以及二氧化硅。如下所述，较佳地，第一介电层与第二介电层分别包含一氧化物，且更佳为二氧化硅。
在特定较佳实施例中，下绝缘层、电荷捕捉层、以及下介电层分别包含二氧化硅、Si3N4、二氧化硅的实施例中，二氧化硅层中一层或两层可为硅基二氧化硅层。二氧化硅层中一层或两层也可为氧基二氧化硅层。二氧化硅层中一层或两层可由热成长或沉积氧化物所构成。二氧化硅层中一层或两层可为氮氧化物层。此氮化物可为硅基氮化硅层或含氧的氮化硅。此氮化物也可为氮基氮化硅层。
一般来说，每一下绝缘层、电荷储存层、以及上绝缘多层结构的长度与宽度，可以对应于沟道长度与沟道宽度。换言之，每一层可与该至少二源极/漏极区域约等宽，且长度等于分离该至少二源极/漏极区域的沟道长度。
依据本发明的存储单元还包含一栅极位于上绝缘多层结构之上。在此『位于上绝缘多层结构之上』是指空间上来说，栅极是位于上绝缘多层结构的上表面上、而不必然直接接触至上绝缘多层结构的上表面。因此，本发明存储单元中的栅极可以直接位于上绝缘多层结构的上氮化物层之上，或者栅极可以被额外材料而与上绝缘多层结构分离，而此额外材料，例如：一额外的绝缘材料。较佳地，一栅极是直接位于上绝缘多层结构的上氮化物层之上。
依据本发明的栅极可包含任何导电材料。本发明的栅极较佳系包含一多晶硅层，其可为n型或p型掺杂，且金属硅化物层是位于多晶硅层之上。多晶硅栅极层的厚度是较佳为约30纳米至约200纳米之间。在本发明特定更佳实施例中，此多晶硅为p型掺杂。本发明较佳实施例的金属硅化物栅极层可包含一金属硅化物材料，其是选自硅化钨、硅化钛、硅化钴、以及硅化镍。
栅极材料层可通过任何适合沉积一金属、含金属材料、多晶硅、或其它导电材料的工艺所形成。金属可以利用习知或发展中的金属化工艺所形成。含金属材料如金属硅化物等，可以通过如溅射或化学气相沉积等方式而沉积。化学气相沉积工艺较佳系用以形成金属硅化物。多晶硅材料可以利用任何习知或发展中的工艺而形成，例如一使用SiH4或二氯-SiH4的化学气相沉积工艺，且多晶硅可以在沉积工艺中或沉积于半导体层之上后再进行掺杂。
本发明还包含用以操作利用上述任一实施例所形成的存储单元的方法。本发明的方法包含施加一正电压至本发明存储单元的栅极，其中该正电压足以使空穴从栅极隧穿至电荷储存层。本发明的方法包含施加正电压至栅极，以擦除及/或重置存储单元与阵列。
适合施加于本发明较佳实施例的存储单元的栅极的正电压，可介于约10至约15伏特，较佳系施加11伏特。一般来说，施加一正电压至存储单元的栅极、维持一段时间，以将单元的阈值电压减低至其擦除状态。依据本发明较佳实施例对于一般的氮化物电荷捕捉非易失存储器，当正电压系为约10至约15伏特时，适当的擦除时间可为约100至约400毫秒。
依据本发明的存储单元可以经由多种热电子方法而进行编程，例如包含沟道热电子(CHE)操作。其它适合的编程方法，包含富勒-诺德罕隧穿。较佳使用正电压编程。依据本发明的存储单元可以由正向或逆向方式进行读取。对于双位/单元操作来说，系使用逆向读取以区别被捕捉的位。
本发明的存储单元可以利用一皆为正电压的系统而完整地操作(编程/读取/擦除)。举例来说，如表1所示，本发明一较佳实施例的单元系具有一NPN结结构，其中下绝缘层与下介电层系包含二氧化硅、电荷捕捉层与上氮化物层包含氮化硅，而栅极包含p掺杂多晶硅，而每一编程、擦除与读取操作可以在所有外加电压皆为正电压的情况下进行。
  操作：     VG(V)   VD(V)  VS＝VB(V)     time
  编程     7～11   4～6   0     1us～50us
  擦除     11～16   0   0     50ms～1s
  读取     2～5   1～3   0     20ns～500ns
表1
图2显示参考表1上述存储单元的仿真带能量图，Tox/SiN接口电荷密度在初始状态和经过多次循环后皆可升高达到一8.0×1012/cm2的等级。该存储单元在初始状态和经过多次循环后，仍可允许栅极注射空穴隧穿，而防止电子由半导体层注射。
图3显示参考表1上述存储单元的平带电压与时间的关系图，其是在擦除操作时施加一11至16伏特的正电压至栅极。如图3所显示该平带电压由2.25伏降低至0.2伏，而这代表空穴成功地由栅极隧穿。图3的数据是由存储单元擦除操作而得，而该存储单元下绝缘层的厚度为50埃、电荷捕捉层的厚度为70埃、下介电层的厚度为18埃、上氮化物层的厚度为70埃。
所应了解的是，本领域技术人员可参照上述所公开而不偏离本项发明概念的实施例加以据以实施。因此，可理解的是本发明不仅限于所公开的特定实施例，但更包含在本发明由权利要求书所定义的精神与范畴的修改。

Claims (10)

1.一种擦除存储单元的方法，其特征在于，该方法包含：
提供一存储单元，而该存储单元包含：
一半导体层；
一下绝缘层位于该半导体层的上方；
一电荷储存层位于该下绝缘层的上方；
一上绝缘多层结构位于该电荷储存层的上方，其中该上绝缘多层结构包含一下介电层以及一上氮化物层位于该下介电层的上方；以及
一栅极位于该上绝缘多层结构的上方；以及
对该栅极施加一正电压，其中，该正电压满足下列条件之一：
1)擦除该存储单元时，该正电压造成由该栅极朝向该电荷储存层的空穴发生隧穿；或者
2)编程该存储单元时，该正电压造成由该半导体层朝向该电荷储存层的电子发生隧穿；或者
3)读取该存储单元时，该正电压用来感测一电流，以及决定该存储单元状态。
2.根据权利要求1所述的方法，其特征在于，该存储单元更包含一半导体衬底，而该半导体衬底是选自碳化硅、玻璃、蓝宝石、绝缘体上硅、硅、介电质或载体。
3.根据权利要求1所述的方法，其特征在于，该半导体层具有至少靠近该半导体层表面被一沟道区域所分离的二源极/漏极区域。
4.根据权利要求1所述的方法，其特征在于，该半导体层包含经p掺杂的硅，且其中该至少二源极/漏极区域的每—者包含—n掺杂的埋藏扩散注入区域。
5.根据权利要求1所述的方法，其特征在于，该存储单元满足下列条件之一：该下绝缘层包含一氧化物；或者该电荷储存层包含一氮化物；或者该下介电层包含一氧化物。
6.根据权利要求1或5所述的方法，其特征在于，该存储单元满足下列条件之一：该下绝缘层具有—30埃至120埃的厚度；或者该电荷储存层具有一40埃至150埃的厚度；或者该下介电层具有一18埃至25埃的厚度；或者该上氮化物层具有一40埃至70埃的厚度。
7.根据权利要求6所述的方法，其特征在于，该存储单元满足下列条件之一：该电荷储存层包含一氮化硅；或者该下介电层包含一氧化硅；或者该上氮化物层包含一氮化硅。
8.根据权利要求1或5所述的方法，其特征在于，该栅极包含p掺杂多晶硅。
9.根据权利要求1所述的方法，其特征在于，该正电压满足下列条件之一：
1)擦除该存储单元时，该正电压为11至16伏特；或者
2)编程该存储单元时，该正电压为7至11伏特；或者
3)读取该存储单元时，该正电压为2至5伏特。
10.根据权利要求1或9所述的方法，其特征在于，该正电压满足下列条件之一：
1)擦除该存储单元时，施加该正电压一介于50毫秒至1秒间的时间长度；或者
2)编程该存储单元时，施加该正电压一介于1至50微秒间的时间长度。
CNA2008100019089A 2007-01-03 2008-01-03 操作具有氧化/氮化多层绝缘结构非易失存储单元的方法 Pending CN101221956A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/649,348 US7450423B2 (en) 2007-01-03 2007-01-03 Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
US11/649,348 2007-01-03

Publications (1)

Publication Number Publication Date
CN101221956A true CN101221956A (zh) 2008-07-16

Family

ID=39582607

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100019089A Pending CN101221956A (zh) 2007-01-03 2008-01-03 操作具有氧化/氮化多层绝缘结构非易失存储单元的方法

Country Status (3)

Country Link
US (1) US7450423B2 (zh)
CN (1) CN101221956A (zh)
TW (1) TWI451562B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102769032A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种具有低操作电压的nrom结构器件
CN106205709A (zh) * 2014-12-15 2016-12-07 爱思开海力士有限公司 半导体设备及其操作方法
CN111834523A (zh) * 2019-04-18 2020-10-27 南亚科技股份有限公司 存储器元件及其制造方法

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8022466B2 (en) * 2006-10-27 2011-09-20 Macronix International Co., Ltd. Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8194451B2 (en) * 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20120168853A1 (en) * 2007-06-22 2012-07-05 Hua Ji Semiconductor non-volatile memory device
US20090039414A1 (en) 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US7847338B2 (en) 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8130548B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US7981742B2 (en) * 2008-07-02 2011-07-19 Macronic International Co., Ltd. Semiconductor device, data element thereof and method of fabricating the same
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8487655B1 (en) 2009-05-05 2013-07-16 Cypress Semiconductor Corporation Combined analog architecture and functionality in a mixed-signal array
US8179161B1 (en) 2009-05-05 2012-05-15 Cypress Semiconductor Corporation Programmable input/output circuit
US9612987B2 (en) 2009-05-09 2017-04-04 Cypress Semiconductor Corporation Dynamically reconfigurable analog routing circuits and methods for system on a chip
US9153309B2 (en) 2010-02-07 2015-10-06 Zeno Semiconductor Inc. Semiconductor memory device having electrically floating body transistor, semiconductor memory device having both volatile and non-volatile functionality and method or operating
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
SG11201404871TA (en) 2012-02-16 2014-09-26 Zeno Semiconductor Inc Memory cell comprising first and second transistors and methods of operating
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
TWI473164B (zh) * 2013-02-22 2015-02-11 Ritedia Corp 介電材料及使用其之電晶體裝置
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
KR102529073B1 (ko) 2015-04-29 2023-05-08 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
CN106304299A (zh) * 2015-05-15 2017-01-04 北京三星通信技术研究有限公司 一种上行功率的分配方法和用户设备
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US11404419B2 (en) 2018-04-18 2022-08-02 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173766A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
KR100395762B1 (ko) * 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US20040152260A1 (en) * 2001-09-07 2004-08-05 Peter Rabkin Non-volatile memory cell with non-uniform surface floating gate and control gate
US6440797B1 (en) * 2001-09-28 2002-08-27 Advanced Micro Devices, Inc. Nitride barrier layer for protection of ONO structure from top oxide loss in a fabrication of SONOS flash memory
US20030089935A1 (en) * 2001-11-13 2003-05-15 Macronix International Co., Ltd. Non-volatile semiconductor memory device with multi-layer gate insulating structure
KR100426483B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100400325B1 (ko) * 2001-12-31 2003-10-01 주식회사 하이닉스반도체 수직형 트랜지스터 및 그 제조 방법
US6624028B1 (en) * 2002-03-04 2003-09-23 Megawin Technology Co., Ltd. Method of fabricating poly spacer gate structure
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
KR100446632B1 (ko) * 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6885590B1 (en) * 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
US7393790B2 (en) * 2004-09-10 2008-07-01 Cree, Inc. Method of manufacturing carrier wafer and resulting carrier wafer structures
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US20070297244A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102769032A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种具有低操作电压的nrom结构器件
CN102769032B (zh) * 2012-07-04 2015-04-08 上海华力微电子有限公司 一种具有低操作电压的nrom结构器件
CN106205709A (zh) * 2014-12-15 2016-12-07 爱思开海力士有限公司 半导体设备及其操作方法
CN106205709B (zh) * 2014-12-15 2020-09-08 爱思开海力士有限公司 半导体设备及其操作方法
CN111834523A (zh) * 2019-04-18 2020-10-27 南亚科技股份有限公司 存储器元件及其制造方法

Also Published As

Publication number Publication date
US20080157184A1 (en) 2008-07-03
TWI451562B (zh) 2014-09-01
TW200830540A (en) 2008-07-16
US7450423B2 (en) 2008-11-11

Similar Documents

Publication Publication Date Title
CN101221956A (zh) 操作具有氧化/氮化多层绝缘结构非易失存储单元的方法
CN101221987B (zh) 具有多晶硅多层绝缘结构的非易失性存储单元
CN101964209B (zh) P沟道非易失性存储元件的操作方法
JP4923318B2 (ja) 不揮発性半導体記憶装置およびその動作方法
JP5466421B2 (ja) ポリ間電荷トラップ構造体を有する浮遊ゲートメモリ素子
US5999444A (en) Nonvolatile semiconductor memory device and writing and erasing method of the same
US6541326B2 (en) Nonvolatile semiconductor memory device and process of production and write method thereof
KR100944649B1 (ko) 비휘발성 메모리 및 그 형성 방법
JP5376414B2 (ja) メモリアレイの操作方法
US7514742B2 (en) Recessed shallow trench isolation
US7075143B2 (en) Apparatus and method for high sensitivity read operation
CN101432820B (zh) 用于擦除及程序化内存器件的方法
JP5524632B2 (ja) 半導体記憶装置
WO2000058969A1 (en) Device with embedded flash and eeprom memories
WO1998047182A1 (en) Nonvolatile semiconductor memory
KR20060120078A (ko) 게이트 유발 접합 누설 전류를 사용하는 플래시 메모리프로그래밍
US7072219B1 (en) Method and apparatus for operating a non-volatile memory array
US7570521B2 (en) Low power flash memory devices
TW200302569A (en) Transistor and semiconductor memory using the same
US7348625B2 (en) Semiconductor device and method of manufacturing the same
US7130215B2 (en) Method and apparatus for operating a non-volatile memory device
CN101345262A (zh) 降低存储器元件的第二位效应的半导体结构以及方法
JP2004087770A (ja) 不揮発性半導体メモリ装置およびその電荷注入方法
US7888707B2 (en) Gated diode nonvolatile memory process
US7072220B1 (en) Method and apparatus for operating a non-volatile memory array

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080716