CN101432820B - 用于擦除及程序化内存器件的方法 - Google Patents

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Abstract

一种双位内存器件，包括以隔离区(170)而与第二电荷储存区(164B)隔开的第一电荷储存区(164A)。可提供用于擦除内存之技术，其中，可将电子注入这些电荷储存区(164A、B)中以擦除这些电荷储存区(164A、B)。可提供其它用于程序化内存之技术，其中，可将空穴注入这些电荷储存区(164A、B)中之至少一区中以程序化这些电荷储存区(164A、B)。

Description

用于擦除及程序化内存器件的方法
技术领域
本发明大致系有关内存器件，且尤系关于用于擦除及程序化双位内存器件之方法。
背景技术
闪存是一种电子记忆媒介，这种记忆媒介在缺乏操作电力时可保留其资料。闪存可在其有效寿命期间(对一般闪存器件，寿命可达到一百万个写入周期)被程序化、擦除及再程序化。闪存在一些消费者、商业及其它的应用中作为可靠、小型及不昂贵的非挥发性内存而逐渐变得受欢迎。由于电子器件变得越来越小，增加可储存在诸如闪存单元(unit)之集成电路记忆胞(memory cell)上每单位面积的资料量变得需要。
一种习知的闪存技术是根据利用电荷陷捕介电胞(charge trappingdielectric cell)之记忆胞，该电荷陷捕介电胞能储存二个位的资料。非挥发性内存设计者最近已设计在单一氮化硅层内利用两个电荷储存区来储存电荷之内存电路。这类型的非挥发性内存器件已知为双位快闪电性可擦除且可程序化只读存储器(EEPROM)，该内存可从加州，桑尼维尔，高级微器件公司(Advanced Micro Devices，Inc.，Sunnyvale，California)的MIRRORBITTM商标产品购得。在此种配置下，在氮化硅层之一边上使用第一电荷储存区可储存一个位，而在相同氮化硅层之另一边上使用第二电荷储存区可储存第二位。举例来说，可在该氮化硅层之物理不同的区域(也就是接近各内存单元之左边及右边的区域)中分别储存左位及右位。与习知的EEPROM记忆胞比较，双位记忆胞能于相同大小之内存数组中储存两倍之多的信息。
图1为习知双位记忆胞50之剖面图。该记忆胞50具有双位(位1、位2)架构，该架构允许有习知EEPROM内存器件的两倍之多的储存容量。
习知的记忆胞50包括衬底54、配置在该衬底54上之第一绝缘层62、配置在该第一绝缘层62上之氮化物电荷储存层64、配置在该电荷储存层64上之第二绝缘层66、以及配置在该第二绝缘层66上之多晶硅控制栅极68。为了生产可操作的内存器件，可在衬底54上配置第一金属硅化物接点(图中未示出)，且可用第二金属硅化物接点(图中未示出)覆盖该控制栅极66。
在一个实施方式中，该衬底54为P型(P-type)半导体衬底54，其具有形成在衬底54内与该记忆胞50自行对准之第一埋置结区域60及第二埋置结区域61。第一埋置结区域60与第二埋置结区域61各由N+半导体材料形成。该电荷储存层64可保留电荷。可使用其中氮化物电荷储存层64夹置于两个二氧化硅绝缘层62、66间之氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)配置来施行该第一绝缘层62、电荷储存层64、以及该第二绝缘层66。或者，电荷储存层64可利用埋置多晶硅岛作为电荷陷捕层。
记忆胞50可储存两个资料位：由圈表示的左边位(位1)；以及由圈表示的右边位(位2)。实际上，记忆胞50通常是对称的，因此第一埋置结区域60与第二埋置结区域61系可相互交换的。在这点上，第一埋置结区域60相对于该右边位(位2)可作为源极区，而第二埋置结区域61相对于该右边位(位2)可作为汲极区。相反地，第二埋置结区域61相对于该左边位(位1)可作为源极区，而第一埋置结区域60相对于该左边位(位1)可作为汲极区。临界电压(threshold voltage)存在于该控制栅极66与该衬底54间，以避免在该器件作用期间的漏电(leakage)。
虽然图1图标单一双位记忆胞50，但是应该了解，任何适当数目之双位记忆胞50可用来形成内存数组，如以下参考图2所作的说明。
图2为根据习知的数组架构200而设置之复数个双位记忆胞之简化图(实际数组架构可包括数千个双位记忆胞50)。数组架构200包括如上述形成于半导体衬底中之一些埋置位线。图2图式三条埋置位线(组件符号202、204、及206)，各位线能在数组架构200中作用为记忆胞之汲极或源极。数组架构200也包括一些用来控制记忆胞之栅极电压之字符线。图2图标四条字符线(组件符号208、210、212、及214)，该字符线一般与该位线形成交叉图案。虽然图2中未显示，但是电荷储存层(例如ONO堆栈)存在于该位线与该字符线之间。图2中的虚线表示于数组架构200中的其中两个双位记忆胞：第一记忆胞216与第二记忆胞218。请注意，位线204由第一记忆胞216及第二记忆胞218共享。数组架构200已知为虚拟接地架构，因为可将接地电位施加到任何选定的位线，且不需要任何具有固定接地电位之位线。数组架构200之控制逻辑及电路(图中未显示)管控在诸如程序化、读取、擦除、和软式程序化之习知闪存操作期间之记忆胞之选取，施加电压至字符线208、210、212、214，以及施加电压至位线202、204、206。使用位线接点(图中未显示)将电压输送到该位线202、204、206。图2图标三条导电金属线(组件符号220、222、及224)及三个位线接点(组件符号226、228、及230)。对给定的位线而言，因为位线的电阻非常高，所以每16条字符线使用位线接点一次。
当充电该电荷储存层64时，一种降低或最小化电力消耗的方法系通过使用富勒-诺得汉(Fowler-Nordheim)(FN)隧穿机制以将电子注入该电荷储存层64中且因而擦除记忆胞50。
图3系在富勒-诺得汉(FN)擦除操作期间之习知双位记忆胞之剖面图，其中，可使用FN隧穿将电子注入该氮化物电荷储存层64中。记忆胞50之基本结构是与图1有关者而说明如上，且为了简洁起见，将不再予以说明。该埋置结区域60、61可以是浮动或接地的。高正栅极68偏压(例如18伏特到20伏特)将电子(Θ)从接地衬底54拉进该电荷储存层64中，使得该电荷储存层64以电子(Θ)均匀地被充电。该FN隧穿操作涉及相当小量的电流，因此消耗相当低的电力。
图4为在能带到能带热空穴(band-to-band hot hole)程序化操作期间之习知双位记忆胞之结构之剖面图。记忆胞50之基本结构是与图1有关者而说明如上，且为了简洁起见，将不再予以说明。可用此种特定偏压配置来将热空穴(带电性正电荷)注入该氮化物电荷储存层64之右边(位2)中以将储存在位2之电子中和，从而“程序化”记忆胞50之位2。通过透过适当选定的字符线来施加相当高的负电压至栅极68、浮动对应于第一埋置结区域60(在本例子中作为源极)之位线、以及施加中等的正偏压至对应于第二埋置结区域61(在本例子中作为汲极)之位线而程序化该右位(位2)。此注入空穴至该氮化物层64中以于位2处将陷捕于该氮化物层64中之电子中和。虽然图中未显示，但可通过交换该汲极/源极偏压条件，将空穴注入位1中。通过透过适当选定的字符线来施加相当高的负电压至栅极68、浮动对应于第二埋置结区域61(在本例子中作为源极)之位线、以及施加中等的正偏压至对应于第一埋置结区域60(在本例子中作为汲极)之位线而程序化该左位(位1)。
图5为习知双位记忆胞50之剖面图，其显示由于程序化操作而产生于该电荷储存层64之中央之剩余电子(Θ)。在理想的情况中，在程序化该记忆胞50之位1、2之其中一者后，该位2、1之其中另一者将会正好包含在图3之充电操作期间最初建立于该充电储存层64中之电子的一半。换言之，在理想的情况中，于程序化位1时，在位1之一半电子将被中和，于程序化位2时，在位2之一半电子将被中和，且若程序化位1与位2两者，则整个电荷储存层64将被中和。然而，如图5所示，能带到能带热空穴(BTBHH)程序化留下剩余电子(Θ)于该电荷储存层64之中央部分，因为不能将热空穴注入到那么远，且因此不能将剩余电子(Θ)中和。此导致器件操作退化或效能及可靠度问题。举例来说，由于晶体管不再均匀(因为在该电荷储存层64之中央的临界电压将会不同于接近该电荷储存层64之端部之临界电压)，因此在该电荷储存层64之中央部分的剩余电子(Θ)可干扰晶体管操作。
尽管有这些发展，但提供用于擦除及/或程序化双位记忆胞之改良技术仍会是需要的。此外，本发明之其它需要之特性及特征从本发明之以下详细的说明及附加的申请专利范围在结合附加图式及本发明之先前技术下会变得明显。
发明内容
本发明提供用于程序化及擦除内存之技术。
根据一个实施例，可提供用于擦除内存技术，其中，可将电子注入至少一电荷储存区中以擦除内存。可通过配置在这些电荷储存区间之隔离区将这些电荷储存区物理地及电性地分隔开，使得电子仅被注入这些电荷储存区中之至少一区中。例如，通过将电子隧穿进入这些电荷储存区中之至少一区中以擦除内存之富勒-诺得汉(FN)电子隧穿技术，可实现电子注入。例如，通过将衬底接地且然后施加正偏压(positive bias voltage)至栅极以将电子从衬底拉入这些电荷储存区中之至少一区中，可实现富勒-诺得汉(FN)电子隧穿。
根据另一实施例，可提供用于程序化内存之技术，其中，空穴可被注入这些电荷储存区中之至少一区(最初保留电子)中以程序化内存。可通过配置在这些电荷储存区间之隔离区将这些电荷储存区物理地及电性地分隔开，使得空穴仅被注入这些电荷储存区中之至少一区中。注入空穴至这些电荷储存区中之至少一区中将保留在这些电荷储存区中之至少一区中之电子中和。例如，使用包含施加正偏压至衬底之源极或汲极区及施加负电压至栅极以将空穴从源极区或汲极区拉进这些电荷储存区中之至少一区中之能带到能带热空穴(band-to-band hot hole，BTBHH)程序化技术，可实现空穴注入。在程序化后，该隔离区及这些电荷储存区中之至少一区实质上无电荷，使得在该隔离区中及这些电荷储存区中之至少一区中实质上没有剩余电子存留。
附图说明
上文中结合以下图式说明本发明，其中相似的组件符号标示相似的单元，以及其中：
图1系习知双位记忆胞之简化剖面图；
图2系根据习知的数组架构设置之复数个双位记忆胞之简化图；
图3系在富勒-诺得汉(FN)擦除操作期间之习知双位记忆胞之剖面图；
图4为在能带到能带热空穴(BTBHH)程序化操作期间之习知双位记忆胞之结构之剖面图；
图5为习知双位记忆胞之剖面图，其图标在能带到能带热空穴(band-to-bandhot hole)程序化操作后存留在电荷储存层之中央的剩余电子(Θ)；
图6系双位记忆胞之一部份的剖面图；
图7系该双位记忆胞之部份之剖面图，其显示根据本发明之示范实施例之富勒-诺得汉(FN)擦除操作；
图8系该双位记忆胞之部份的剖面图，其显示根据本发明之示范实施例之能带到能带热空穴(BTBHH)程序化操作；以及
图9系该双位记忆胞之部份的剖面图，其显示根据本发明之示范实施例之在BTBHH程序化操作后产生的无电子之电荷储存层。
具体实施方式
本发明之以下详细的说明仅系本质上作示范，且不是想要限制本发明或本发明之应用及使用。此外，没有意图使本发明由提出于先前技术或本发明之以下详细说明中之任何理论所束缚。
图6至图9说明在双位记忆胞150中之擦除操作及程序化操作，其中由隔离区170将两个电荷储存区物理地及电性地彼此隔开。
图6系根据本发明之示范实施例之双位记忆胞150之一部份的剖面图。该双位记忆胞150包括：衬底154，其具有形成在衬底154内与内存器件150自行对准之第一埋置接面(如源极)区160及第二埋置结区域(如汲极)161；配置在该衬底154上之第一绝缘层162；一对电荷储存层164A、164B，各配置在该第一绝缘层162上；配置在该电荷储存区164A、164B上之第二绝缘层166；配置在该第一绝缘层162及第二绝缘层166间且同时配置在电荷储存区164A、164B间之隔离区170；以及配置在该第二绝缘层166上之控制栅极168。可在衬底154上配置第一金属硅化物接点(图中未显示)以及用第二金属硅化物接点(图中未显示)覆盖该控制栅极166。
电荷储存区164A、164B由配置在这些电荷储存区164A、164B间之隔离区170物理地及电性地隔开，使得电荷(如电子)可仅被注入这些电荷储存区164A、164B中。在一个实施方式中，该控制栅极168可包括多晶硅，该电荷储存区164A、164B可包括氮化物(例如富含硅之氮化物(silicon-rich nitride))、氧化铝、多晶硅、低介电常数介电质(low kdielectric)或其它等效之电荷陷捕材料，以及该隔离区170可包括例如氧化物。因此，根据该实施方式，该介电质堆栈可包括例如氧化物-氮化物-氧化物(ONO)堆栈、氧化物-富含硅之氮化物-氧化物(oxide-siliconrich nitride-oxide，ORO)堆栈、氧化物-多晶硅-氧化物(oxide-poly-oxide，OSO)堆栈、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)堆栈、氧化物-富含硅之氮化物-氧化物-富含硅之氮化物-氧化物(oxide-siliconrich nitride-oxide-silicon rich nitride-oxide，ORORO)堆栈等。
根据一个实施例，提供用于擦除双位记忆胞150之技术，其中，电子可被注入这些电荷储存区164A、164B中之至少一区中以擦除记忆胞150。
图7系双位记忆胞150之一部份的剖面图，其显示根据本发明之示范实施例之富勒-诺得汉(FN)擦除操作。根据此富勒-诺得汉(FN)擦除操作，仅将电子(Θ)注入或隧穿至该记忆胞150之这些电荷储存区164A、164B中之至少一区中。例如，通过将这些埋置结区域60、61浮动或接地，将衬底154接地，以及然后对该控制栅极168施加相当高的正偏压以将电子从该衬底154拉入这些电荷储存区164A、164B中之至少一区或两区中，而实现富勒-诺得汉(FN)电子隧穿。这些电荷储存区164A、164B可由配置在这些电荷储存区164A、164B间之隔离区170物理地及电性地隔开，使得电子仅被注入这些电荷储存区164A、164B中而不被注入该隔离区170中。该FN隧穿操作涉及相当小量的电流，且因此消耗相当低的电力。
图8系双位记忆胞150之一部份的剖面图，其显示根据本发明之示范实施例之能带到能带热空穴(BTBHH)“程序化”操作。这些电荷储存区164A、164B最初各区能保留电子。在该能带到能带热空穴(BTBHH)程序化操作期间，空穴可被注入该记忆胞150之两个电荷储存区164A、164B中之至少一区中，以将储存于这些电荷储存区164A、164B中之至少一区而作为位1及/或位2之电子(Θ)中和。例如，这可通过将该第一埋置接面(如源极)区160浮动、施加正偏压(如5伏特)至该第二埋置结区域(如汲极)161、以及施加负电压(如-6伏特)至该控制栅极168以将空穴从区161拉进这些电荷储存区164A、164B其中之一区中，而实现。这些电荷储存区164A、164B由配置在这些电荷储存区164A、164B间之隔离区170物理地及电性地隔开。如此，可仅将空穴注入这些电荷储存区164A、164B中。
图9系双位记忆胞150之一部份的剖面图，其显示根据本发明之示范实施例之无电子隔离区170及无电子电荷储存区164A、164B。在BTBHH程序化操作之后，对比于图5，该隔离区170及这些电荷储存区164A、164B中之至少一区在该CCH“程序化”操作后实质上无电荷(例如，没有剩余电子(Θ)依然陷捕于该隔离区170及这些电荷储存区164A、164B中之至少一区中)。因此，对比于图5，可改善器件操作或效能，并且提供更均匀及可靠的晶体管结构。在隔离区170中之临界电压实质上与在这些电荷储存层区164A、164B中之临界电压相同。
尽管本发明在先前详细说明中已提出至少一个示范实施例，但是应该了解存在有非常多的变化方式。也应该了解，该示范实施例或这些示范实施例仅是例子，而不是要以任何方式限制本发明之范畴、应用性或配置。再者，先前之详细说明将提供于此技术领域具有通常技艺者便利的指示说明以用于施行本发明之示范实施例，应可了解，在不脱离如所附申请专利范围及其合法的均等所述之本发明之范畴下，描述于示范实施例中之记忆胞的功能及设置可作各种改变。

Claims (9)

1.一种擦除及程序化内存器的方法，包括：
提供内存(150)，该内存(150)包括以隔离区(170)而与第二电荷储存区(164B)隔开的第一电荷储存区(164A)、绝缘层(162)、栅极(168)以及包括埋置结区域(161)的衬底(154)，该绝缘层(162)配置在该衬底(154)上，该第一电荷储存区(164A)、该隔离区(170)与该第二电荷储存区(164B)配置在该绝缘层(162)上；以及
通过施加负电压至该栅极(168)及施加正电压至该埋置结区域(161)，将空穴注入这些电荷储存区(164A、164B)的至少其中之一中，以将在这些电荷储存区(164A、164B)的至少其中之一中的电子中和而编程该内存(150)。
2.如权利要求1所述的方法，其中，将电子注入这些电荷储存区(164A、164B)的至少其中之一中以擦除该内存(150)的该电荷储存区的至少其中之一，包括：
将电子以富勒-诺得汉FN隧穿方式进入这些电荷储存区(164A、164B)的至少其中之一中以擦除该电荷储存区(164A、164B)的至少其中之一。
3.如权利要求1所述的方法，其中，该内存(150)进一步包括衬底(154)与栅极(168)，且其中，富勒-诺得汉FN隧穿方式包括：
将该衬底(154)接地；
施加正电压至该栅极(168)以将电子从该衬底(154)拉至这些电荷储存区(164A、164B)的至少其中之一中。
4.如权利要求1所述的方法，其中，这些电荷储存区(164A、164B)由配置在这些电荷储存区(164A、164B)之间的该隔离区(170)物理地及电性地隔开。
5.如权利要求1所述的方法，进一步包括：
程序化这些电荷储存区(164A、164B)的至少其中之一。
6.如权利要求1所述的方法，其中，该隔离区(170)及这些电荷储存区(164A、164B)的至少其中之一在程序化后实质上无电荷。
7.如权利要求6所述的方法，其中，该隔离区(170)及这些电荷储存区(164A、164B)的至少其中之一在程序化后实质上无电荷，使得在程序化之后实质上没有剩余电子存留在该隔离区(170)中。
8.一种半导体器件，包括：
包括埋置结区域(161)的衬底(154)；
栅极(168)；
隔离区(170)；
第一电荷储存区(164A)；
以该隔离区(170)而与该第一电荷储存区(164A)隔开的第二电荷储存区(164B)；以及
绝缘层(162)，配置在该衬底(154)上，该第一电荷储存区(164A)、该隔离区(170)与该第二电荷储存区(164B)配置在该绝缘层(162)上；
其中，这些电荷储存区(164A、164B)的至少其中之一配置成通过施加正电压至该埋置结区域(161)及施加负电压至该栅极(168)，将空穴注入这些电荷储存区(164A、164B)的至少其中之一中，以将在这些电荷储存区(164A、164B)的至少其中之一中的电子中和而予以编程。
9.如权利要求8所述的半导体器件，其中，这些电荷储存区(164A、164B)的至少其中之一保留电子。
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