CN1677568A - 闪存的双位记忆胞结构 - Google Patents

闪存的双位记忆胞结构 Download PDF

Info

Publication number
CN1677568A
CN1677568A CN 200410017413 CN200410017413A CN1677568A CN 1677568 A CN1677568 A CN 1677568A CN 200410017413 CN200410017413 CN 200410017413 CN 200410017413 A CN200410017413 A CN 200410017413A CN 1677568 A CN1677568 A CN 1677568A
Authority
CN
China
Prior art keywords
dibit
memory cell
bit line
flash memory
cell structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200410017413
Other languages
English (en)
Inventor
陈国祚
曹杨
黄圣扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN 200410017413 priority Critical patent/CN1677568A/zh
Publication of CN1677568A publication Critical patent/CN1677568A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种闪存的双位记忆胞结构，其包括有一内具有一第一位线与一第二位线的半导体基底，一介于第一位线与第二位线的间的双位栅极结构，一控制第一、二位线且与其以几近垂直方式交叉重叠排列的第一、二字符线的记忆胞结构，利用这样的结构设计来达成单一记忆单元内的双位存储器的电压由分别独立的字符线的所控制的目的，从而避免了通常读取单一位资料时会受到另一位存储器状态的影响的缺点。

Description

闪存的双位记忆胞结构
技术领域
本发明涉及一种闪存的双位记忆胞结构，特别涉及一种具有分离字符线的闪存的双位记忆胞结构。
背景技术
闪存由于具备有电性编写和抹除资料的非挥发性内存功能，所以普遍被使用于如便携式手提电脑、行动电话、卫星导航系统等程序储存、数字相机的底片等信息电子产品中。而一般闪存记忆胞构造又可根据其栅极形状的不同大致分为堆栈栅极型(stacked gate type)或分离栅极型(split gate type)两大构造，但不管是何种结构都是将记忆胞(memory cell)根据适合本身操作方式的数组(Array)排列运用。
为增进内存密度，技术朝向记忆胞的采用多阶记忆胞技术来快速的增加内存密度，与适当的布局构造，来同时进行，通常闪存的双位记忆胞结构的剖面图如图1所示，而其等效电路设计如图2所示，请参阅图1，通常的闪存的一个记忆胞10中的两位储存器12、14的电压是由同一条字符线(WL)16所控制，所以，由图2可以明显的得知，两个储存器12、14的电压V12与V14是相同，因此，在读取储存器12处的数据时，储存器14处是处于抹除(Erase)状态，或可能没有位于完全开启情况；同样，在读取储存器14处的资料时，储存器12也可能没有位于开启状态。这样，读取一个单元中任一个储存器信号时都有可能受到另一个储存器状态的影响产生信号扰动从而导致信号判别困难。
因此，本发明针对上述的问题，提出一种闪存的双位记忆胞结构，不仅可以解决闪存因干扰而造成写入或读出的错误，还可以大大提高内存的密度和可靠度。
发明内容
本发明的主要目的是提供一种闪存记忆胞结构，其可以解决闪存的双位记忆胞于读取单一储存器因另一储存器状态的干扰而造成写入或读出的错误。
本发明的再一目的，在于提供一种闪存的双位记忆胞结构，其可以避免储存器彼此间的相互干扰，进而提高具双位记忆胞的闪存的可靠度。
本发明的又一目的，在于提供一种闪存的双位记忆胞结构，其可增进内存组件单位面积的密度。
为达上述目的本发明揭露一种闪存的双位记忆胞结构，其包括有：一内具有一第一位线与一第二位线的半导体基底；一位于所述半导体基底上的双位栅极结构，且双位栅极结构的位置介于第一位线与第二位线之间；一与第一位线几近垂直方式交叉重迭排列的第一字符线，且第一字符线控制第一位线；以及一第二字符线，其与第二位线以几近垂直的方式交叉排列，且第二字符线控制第二位线。
本发明的有益效果是：该闪存的双位记忆胞结构不仅可以解决闪存因干扰而造成写入或读出的错误，还可以大大提高内存的密度和可靠度。
附图说明
图1为通常的闪存的双位记忆胞结构剖面图。
图2为通常的闪存的双位记忆胞结构的等效电路设计图。
图3为本发明一种闪存的双位记忆胞结构的IC组件布局范例图。
图4为本发明一种闪存的双位记忆胞结构的剖面结构示意图。
图5为本发明一种闪存的双位记忆胞结构的IC组件布局范例图。
图6为本发明一种闪存的双位记忆胞结构的另一实施态样剖面结构示意图。
图7为本发明一种闪存的双位记忆胞结构的等效电路图。
标号说明：
10记忆胞
12储存器
14储存器
16字符线
18栅极线
20字符线
22第一位线
24第二位线
26双位栅极结构
28第一字符线
30第二字符线
32字符线
34存储器
36存储器
具体实施方式
以下结合附图及实施例进一步说明本发明的目的、技术特征及其有益效果。
为更明确解释本发明的技术，以一双位记忆单元结构来说明本发明，通常本领域的技术人员应当知道本发明的许多步骤是可以改变的，如栅极形状或电荷储存介质等，这些一般的替换仍在本发明的保护范围之内。
本发明为一种闪存的双位记忆胞结构，它利用如图3所示的组件布局方式，使用与栅极线18成斜向配置的字符线20，来形成分离式的字符线来达成如图4所示的双位记忆胞结构，其包含一内具有一第一位线22与一第二位线24的半导体基底(图中未示)，一位于半导体基底上且介于第一位线22与第二位线24间的一双位栅极结构26，其中双位栅极结构26的储存器位置系位于双位栅极结构26的两侧，且电荷储存介质的材质可以是一氧化-氮化-氧化(ONO)层或其它介质材料，一用来控制第一位线22且与第一位线22以几近垂直的方式交叉重迭排列的第一字符线28，一用来控制第二位线24且与第二位线24以几近垂直的方式交叉重迭排列的第二字符线30。
或者，本发明也可以对字符线32进行图案化设计，形成如图5所示的组件布局方式，来达成如图4所示具有分离式字符线的双位记忆胞结构。
当然，如果为配合双位栅极工艺的不同，其剖面结构也可以如图6所示的双位栅极结构26如梯形状的情况。
当使用本发明所形成的具分离式的字符线的双位记忆胞结构，通过合理安排布线能够满足矩形数组设计的要求，并且可以相应扩展到(m×n)个单元数组设计，其等效电路图如图7所示，当使用图7所示的电路中位于栅极线CG2上的存储器34与栅极线CG3上的存储器36来进行读取、写入与擦拭的操作测试，其结果如表一所示，由此可得知这种结构能使单一字符线WL1控制相邻两个单元中的各一个存储器34、36，再由不同的栅极线CG2、CG3进行选择而达到有效的分辨同一个单元中的两个存储器的状态和分别他们并分别进行操作。
综上所述，本发明系为一种闪存的双位记忆胞结构，在不增加工艺困难的情况下，利用新的布局设计，来达成单一记忆单元内的双位存储器的电压由分别独立的字符线的所控制，而避免了通常读取单一位资料时会受到另一位存储器状态的影响的缺点。
表一
Read A Read B Write A Write B Erase A Erase B
WL0 Von 0 Von 0 0 0
WL1 Vread Vread Von Von 0 0
WL2 0 Von 0 Von 0 0
WL3 0 0 0 0 0 0
BL0 0 0 0 0 0 0
BL1 0 0 0 0 0 0
BL2 0 0 0 0 0 0
BL3 Vhigh Vhigh Vwrite Vwrite Verase Verase
BL4 0 0 0 0 0 0
CG0 0 0 0 0 0 0
CG1 0 0 0 0 0 0
CG2 Vhigh 0 Vwrite 0 Verase 0
CG3 0 Vhigh 0 Vwrite 0 Verase
CG4 0 0 0 0 0 0
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，本专利的范围并不仅局限于上述具体实施例，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的保护范围内。

Claims (6)

1.一种闪存的双位记忆胞结构，其特征在于包括：
一半导体基底，其内具有一第一位线与一第二位线；
位于所述半导体基底上的一双位栅极结构，所述双位栅极结构的位置介于所述第一位线与所述第二位线之间；
一第一字符线，其与所述第一位线以几近垂直的方式交叉重叠排列，且所述第一字符线控制所述第一位线；以及
一第二字符线，其与所述第二位线以几近垂直的方式交叉排列，且所述第二字符线控制所述第二位线。
2.根据权利要求1所述的闪存结构的双位记忆胞结构，其特征在于：所述结构的布局方式是利用主动区域与栅极结构作为布局依据。
3.根据权利要求1所述的闪存结构的双位记忆胞结构，其特征在于：所述结构的布局方式是利用字符线成斜角布置。
4.根据权利要求1所述的闪存结构的双位记忆胞结构，其特征在于：所述结构的布局方式是利用字符线间隔布置。
5.根据权利要求1所述的闪存结构的双位记忆胞结构，其特征在于：所述结构的布局方式是利用主动区斜角布置。
6.根据权利要求1所述的闪存结构的双位记忆胞结构，其特征在于：所述双位栅极结构的二个储存器的位置分别位于所述双位栅极结构的两侧。
CN 200410017413 2004-04-01 2004-04-01 闪存的双位记忆胞结构 Pending CN1677568A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200410017413 CN1677568A (zh) 2004-04-01 2004-04-01 闪存的双位记忆胞结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200410017413 CN1677568A (zh) 2004-04-01 2004-04-01 闪存的双位记忆胞结构

Publications (1)

Publication Number Publication Date
CN1677568A true CN1677568A (zh) 2005-10-05

Family

ID=35050007

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200410017413 Pending CN1677568A (zh) 2004-04-01 2004-04-01 闪存的双位记忆胞结构

Country Status (1)

Country Link
CN (1) CN1677568A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101432820A (zh) * 2006-04-05 2009-05-13 斯班逊有限公司 用于擦除及程序化内存器件的方法
CN101441892A (zh) * 2007-11-21 2009-05-27 海力士半导体有限公司 操作闪速存储器装置的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101432820A (zh) * 2006-04-05 2009-05-13 斯班逊有限公司 用于擦除及程序化内存器件的方法
CN101441892A (zh) * 2007-11-21 2009-05-27 海力士半导体有限公司 操作闪速存储器装置的方法

Similar Documents

Publication Publication Date Title
US10706895B2 (en) Interconnections for 3D memory
CN108630254B (zh) 提供降低的数据线负载的非易失性存储设备
KR101635502B1 (ko) 반도체 메모리 장치 및 그것의 프로그램 방법
CN107393588B (zh) 具有不同的伪字线的三维快闪存储器件和数据储存设备
US6236587B1 (en) Read-only memory and read-only memory devices
US20140198576A1 (en) Programming technique for reducing program disturb in stacked memory structures
US9064576B2 (en) Apparatuses and methods for transposing select gates
KR20120084268A (ko) 3차원 메모리 어레이 구조
KR102250454B1 (ko) 3d 비휘발성 메모리에 대한 서브블록 크기 감소
KR20120062506A (ko) 불휘발성 메모리 장치
KR20140071792A (ko) 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리
CN112038348A (zh) 三维存储器装置
CN110047548A (zh) 非易失性存储器装置及在其中执行擦除操作的方法
DE112020000174T5 (de) Adaptive vpass für 3d-flash-speicher mit paarkettenstruktur
KR20210060853A (ko) 비휘발성 메모리 장치
CN113160866A (zh) 非易失性存储器与其操作方法
US11011208B2 (en) Semiconductor memory device including parallel substrates in three dimensional structures
CN1677568A (zh) 闪存的双位记忆胞结构
CN115359826A (zh) 分栅存储器整列及其操作方法
CN115482860A (zh) 分栅存储器阵列及其操作方法
US20150109844A1 (en) Integrated circuit and operating method for the same
TWI234279B (en) Dual-bit memory cell structure of flash memory
CN1468437A (zh) 为低vcc读取提升位线电压的方法及装置
US11423993B2 (en) Bi-directional sensing in a memory
US11798631B2 (en) Transfer latch tiers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication