KR20120062506A - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 메모리 블록들과 연결되며 제 1 방향을 따라 신장되는 금속 라인들, 제 1 제어 신호에 응답하여 금속 라인들 중 선택된 메모리 블록에 연결된 금속 라인들을 어드레스 디코더와 전기적으로 연결하는 패스 트랜지스터들, 그리고 제 2 제어 신호에 응답하여 금속 라인들 중 비선택된 메모리 블록들에 연결된 금속 라인들에 저전압을 공급하는 접지 트랜지스터들로 구성된다. 접지 트랜지스터들의 채널들은 제 1 방향과 수직한 제 2 방향을 따라 정렬된다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 집적도가 향상된 불휘발성 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 수신된 어드레스에 응답하여 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하고, 그리고 제 1 및 제 2 제어 신호들을 발생하도록 구성되는 어드레스 디코더; 상기 복수의 메모리 블록들과 연결되며 제 1 방향을 따라 신장되는 복수의 금속 라인들; 상기 제 1 제어 신호에 응답하여, 상기 복수의 금속 라인들 중 상기 선택된 메모리 블록에 연결된 금속 라인들을 상기 어드레스 디코더와 전기적으로 연결하도록 구성되는 패스 트랜지스터들; 그리고 상기 제 2 제어 신호에 응답하여, 상기 금속 라인들 중 비선택된 메모리 블록들에 연결된 금속 라인들에 저전압을 공급하도록 구성되는 접지 트랜지스터들을 포함하고, 상기 접지 트랜지스터들의 채널들은 상기 제 1 방향과 수직한 제 2 방향을 따라 정렬된다.
실시 예로서, 상기 접지 트랜지스터들은 복수의 접지 트랜지스터 쌍들을 포함하고, 상기 복수의 접지 트랜지스터 쌍들 각각은 제 1 및 제 2 게이트 패턴들; 상기 제 1 게이트 패턴의 일 측면에 제공되는 제 1 활성 패턴; 상기 제 2 게이트 패턴의 일 측면에 제공되는 제 2 활성 패턴; 그리고 상기 제 1 및 제 2 게이트 패턴들의 사이에 형성되는 공통 활성 패턴을 포함한다.
실시 예로서, 상기 제 1 활성 패턴은 상기 복수의 금속 라인들 중 하나의 금속 라인과 연결되고, 상기 제 2 활성 패턴은 상기 복수의 금속 라인들 중 다른 하나의 금속 라인과 연결된다.
실시 예로서, 상기 공통 활성 패턴은 제 2 금속 라인을 통해 저전압 노드에 연결된다.
실시 예로서, 상기 복수의 접지 트랜지스터 쌍들의 공통 활성 패턴들은 상기 제 1 방향을 따라 신장되는 제 2 금속 라인들을 통해 저전압 노드에 공통으로 연결된다.
실시 예로서, 상기 접지 트랜지스터들은 복수의 접지 트랜지스터 쌍들을 포함하고, 상기 복수의 접지 트랜지스터 쌍들 각각은 상기 제 1 방향을 따라 평행하게 신장되는 제 1 및 제 2 게이트 패턴들; 상기 제 1 게이트 패턴의 일 측면에 제공되는 복수의 제 1 활성 패턴들; 상기 제 2 게이트 패턴의 일 측면에 제공되는 복수의 제 2 활성 패턴들; 그리고 상기 제 1 및 제 2 게이트 패턴들의 사이에 형성되는 복수의 공통 활성 패턴들을 포함한다.
실시 예로서, 상기 복수의 제 1 활성 패턴들, 복수의 제 2 활성 패턴들 및 복수의 공통 활성 패턴들은 상기 제 1 및 제 2 게이트 패턴들과 함께 상기 제 1 방향을 따라 제공되는 복수의 트랜지스터 쌍들을 구성한다.
실시 예로서, 상기 복수의 금속 라인들은 상기 접지 트랜지스터들의 위를 통과한다.
실시 예로서, 상기 패스 트랜지스터들 및 상기 접지 트랜지스터들은 동일한 웰 또는 기판 상에 형성된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 수신된 어드레스에 응답하여 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하고, 그리고 제 1 및 제 2 제어 신호들을 발생하도록 구성되는 어드레스 디코더; 제 1 방향을 따라 신장되며, 상기 복수의 메모리 블록들 각각의 복수의 스트링 선택 트랜지스터들에 연결된 복수의 제 1 금속 라인들; 상기 복수의 메모리 블록들 각각의 복수의 메모리 셀 트랜지스터들에 연결되는 복수의 제 2 금속 라인들; 상기 제 1 제어 신호에 응답하여, 상기 선택된 메모리 블록의 상기 복수의 제 1 및 제 2 금속 라인들을 상기 어드레스 디코더와 전기적으로 연결하도록 구성되는 패스 트랜지스터들; 상기 제 2 제어 신호에 응답하여, 비선택된 메모리 블록들의 상기 복수의 제 1 금속 라인들을 저전압 노드에 전기적으로 연결하도록 구성되는 접지 트랜지스터들을 포함하고, 상기 접지 트랜지스터들의 채널들은 상기 제 1 방향과 수직한 제 2 방향을 따라 정렬된다.
본 발명에 의하면, 접지 트랜지스터들이 차지하는 면적이 감소한다. 따라서, 향상된 집적도를 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이 및 블록 게이팅부의 제 1 예를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이 및 블록 게이팅부를 보여주는 사시도이다.
도 4는 도 2 및 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 하나의 실시 예에 따른 평면도이다.
도 5는 도 4의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 사시단면도의 예를 보여준다.
도 6은 도 4의 Ⅰ-Ⅰ' 선에 따른 단면도의 예를 보여준다.
도 7은 도 6의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 8은 메모리 블록의 제 1 예에 따른 등가 회로를 보여주는 회로도이다.
도 9는 도 2의 게이팅 회로들 중 하나를 보여주는 회로도이다.
도 10은 본 발명의 제 1 실시 예에 따른 접지 트랜지스터들을 보여주는 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 12는 본 발명의 제 2 실시 예에 따른 접지 트랜지스터들을 보여주는 평면도이다.
도 13은 본 발명의 제 3 실시 예에 따른 접지 트랜지스터들을 보여주는 평면도이다.
도 14는 도 1의 메모리 셀 어레이 및 블록 게이팅부의 제 2 예를 보여주는 블록도이다.
도 15는 메모리 블록의 제 2 예에 따른 등가 회로를 보여주는 회로도이다.
도 16은 도 14의 게이팅 회로들 중 하나를 보여주는 회로도이다.
도 17은 도 1의 메모리 셀 어레이 및 블록 게이팅부의 제 3 예를 보여주는 블록도이다.
도 18은 블록 게이팅부의 제 1 예에 따른 평면도이다.
도 19는 블록 게이팅부의 제 2 예에 따른 평면도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 21은 도 20의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 22는 도 21을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 블록 게이팅부(120), 어드레스 디코더(130), 읽기 및 쓰기 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 각 메모리 블록은 기판 상에 행 및 열 방향을 따라 배치된 복수의 메모리 셀들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
블록 게이팅부(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다. 블록 게이팅부(120)는 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인들(GS)을 통해 어드레스 디코더(130)에 연결된다. 블록 게이팅부(120)는 어드레스 디코더(130)로부터 블록 선택 신호(BSS)를 수신한다.
블록 게이팅부(120)는 블록 선택 신호(BSS)에 응답하여 메모리 셀 어레이(110)의 메모리 블록을 선택한다. 블록 게이팅부(120)는 선택된 메모리 블록의 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인 또는 접지 선택 라인들(GSL)을 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인 또는 접지 라인들(GS)과 전기적으로 연결한다.
어드레스 디코더(130)는 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인 또는 접지 라인들(GS)을 통해 블록 게이팅부(120)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(130)는 디코딩된 행 어드레스 중 디코딩된 블록 어드레스에 기반하여 블록 선택 신호(BSS)를 출력한다. 어드레스 디코더(130)는 선택 라인들(S) 중 디코딩된 행 어드레스에 대응하는 선택 라인을 선택하도록 구성된다. 어드레스 디코더(130)는 스트링 라인들(SS) 및 접지 라인 또는 접지 라인들(GS) 중 디코딩된 행 어드레스에 대응하는 스트링 라인 및 접지 라인을 선택하도록 구성된다.
어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(130)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(140)에 전달한다.
예시적으로, 어드레스 디코더(130)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(130)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 외부로 출력한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(130)와 읽기 및 쓰기 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 2는 도 1의 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 제 1 예를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 그리고 하나의 접지 선택 라인(GSL)을 통해 블록 게이팅부(120)에 연결된다.
블록 게이팅부(120)는 복수의 게이팅 회로들(121~12z)을 포함한다. 복수의 게이팅 회로들(121~12z)은 복수의 메모리 블록들(BLK1~BLKz)에 각각 대응한다. 복수의 게이팅 회로들(121~12z)은 각각 복수의 접지 회로들(GC1~GCz) 및 패스 회로들(PC1~PCz)을 포함한다. 각 게이팅 회로는 하나의 접지 회로와 하나의 패스 회로를 포함한다.
패스 회로들(PC1~PCz) 중 선택된 메모리 블록에 대응하는 패스 회로는 블록 선택 신호(BSS)에 응답하여, 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인(GSL)을 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인(GS)과 전기적으로 연결한다.
접지 회로들(GC1~GCz) 중 비선택된 메모리 블록들에 대응하는 접지 회로는 비선택된 메모리 블록들 각각의 스트링 선택 라인들(SSL) 및 접지 선택 라인(GSL)에 저전압을 공급한다. 예를 들면, 접지 회로들(GC1~GCz)은 접지 전압(VSS)을 공급할 수 있다.
도 3은 도 1의 메모리 셀 어레이(110) 및 블록 게이팅부(120)를 보여주는 사시도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKz)은 제 1 및 제 3 방향들을 따라 신장된 평면 상에, 제 2 방향을 따라 적층된 구조물을 형성한다.
블록 게이팅부(120)는 평면 구조를 갖는다. 블록 게이팅부(120)는 제 1 및 제 3 방향들을 따라 신장된 평면 상에 형성된다.
메모리 셀 어레이(110) 및 블록 게이팅부(120)는 금속층(ML, Metal Layers)를 통해 서로 연결된다. 금속층(ML)은 메모리 셀 어레이(110) 및 블록 게이팅부(120) 상에 형성된다. 메모리 셀 어레이(110)는 콘택 플러그들(CP)을 통해 금속층(ML)과 연결될 수 있다. 블록 게이팅부(120) 또한 콘택 플러그들(CP)을 통해 금속층(ML)과 연결될 수 있다.
도 3에서, 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 일부에 콘택 플러그들(CP)이 도시되어 있다. 그러나, 콘택 플러그들(CP)은 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 상단 어느 부분에도 제공될 수 있다.
도 4는 도 2 및 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 하나의 실시 예에 따른 평면도이다. 예시적으로, 메모리 블록(BLKa)의 도전층들의 평면도가 도 4에 도시되어 있다. 도 5는 도 4의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 사시단면도의 예를 보여준다. 도 6은 도 4의 Ⅰ-Ⅰ' 선에 따른 단면도의 예를 보여준다.
도 4 내지 도 6을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 4 내지 도 6에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 예시적으로, 정보 저장막들(116)의 두께는 절연 물질들(112, 112a) 사이의 거리보다 작을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부면에 제공된 정보 저장막과 하층의 절연 물질의 상부면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다.
도핑 영역들(311~313) 상에서, 도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면에 제공되는 정보 저장막은 제거될 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLKa)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(CM1~CM8)의 분리 여부에 따라, 필라들(PL11, PL12, PL21, PL22)의 행들이 정의된다. 도 4 내지 도 6에서, 도전 물질들(CM1~CM8)은 제 2 도핑 영역(312)을 중심으로 분리되어 있다.
제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다.
비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 셀 트랜지스터들(CT)은 도 7을 참조하여 더 상세하게 설명된다.
도 7은 도 6의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들(CT) 중 제 5 높이를 갖는 셀 트랜지스터가 도시되어 있다.
도 4 내지 도 7을 참조하면, 셀 트랜지스터는 제 5 도전 물질(CM5), 제 5 도전 물질(CM5)에 인접한 필라(PL11)의 부분, 그리고 제 5 도전 물질(CM5)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라(PL11, PL12, PL21, PL22)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들(CT)로 동작한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되어 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
도 8은 메모리 블록(BLKa)의 제 1 예에 따른 등가 회로(BLKa1)를 보여주는 회로도이다. 도 4 내지 도 8을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 필라들(PL11, PL21, PL12, PL22)에 각각 대응한다.
제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 동일한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 2 내지 제 6 높이의 셀 트랜지스터들은 제 1 내지 제 6 메모리 셀들(MC1~MC6)로 동작한다. 제 1 내지 제 6 메모리 셀들(MC1~MC6)은 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 연결된다. 동일한 높이를 가지며 동일한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인을 공유한다.
예시적으로, 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다. 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 도전 물질들(CM8)에 대응한다. 즉, 필라들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다(도 4 내지 도 6 참조).
상술된 바와 같이, 선택된 메모리 블록의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)은 선택된 메모리 블록에 대응하는 블록 게이팅부(120)의 패스 회로를 통해 어드레스 디코더(130)에 연결된다. 어드레스 디코더(130)는 선택된 메모리 블록의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)을 선택한다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
비선택된 메모리 블록들의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)은 비선택된 메모리 블록들에 대응하는 블록 게이팅부(120)의 패스 회로들에 의해 어드레스 디코더(130)와 전기적으로 분리된다. 비선택된 메모리 블록들에 대응하는 블록 게이팅부(120)의 접지 회로들은 비선택된 메모리 블록들의 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)에 저전압, 예를 들어 접지 전압(VSS)을 공급한다. 따라서, 비선택된 메모리 블록들의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)이 턴 오프 되어, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)과 전기적으로 분리된다.
도 4 내지 도 8에서, 메모리 블록(BLKa 또는 BLKa1)은 제 1 내지 제 8 높이를 가지며, 2행 2열의 셀 스트링들을 포함하는 것으로 설명되었다. 그러나, 메모리 블록(BLKa 또는 BLKa1)의 높이와 셀 스트링들의 수는 비례할 수 있다.
예시적으로, 메모리 블록(BLKa 또는 BLKa1)이 제 1 내지 제 8 높이들을 가질때, 메모리 블록(BLKa 또는 BLKa1)은 제 1 내지 제 8행들과 제 1 내지 제 8 열들에 걸쳐 제공되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLKa 또는 BLKa1)에 8 개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
메모리 블록(BLKa 또는 BLKa1)이 제 1 내지 제 16 높이들을 가질때, 메모리 블록(BLKa 또는 BLKa1)은 제 1 내지 제 16 행들과 제 1 내지 제 16 열들에 걸쳐 제공되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLKa 또는 BLKa1)에 16개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
이하에서, 메모리 블록(BLKa 또는 BLKa1)은 n개의 스트링 선택 라인들에 연결되고, 그리고 1개의 접지 선택 라인에 연결되는 것으로 가정한다. 또한, 메모리 블록(BLKa 또는 BLKa1)은 m 개의 워드 라인들에 연결되는 것으로 가정한다.
도 9는 도 2의 게이팅 회로들(121~12z) 중 하나(12k)를 보여주는 회로도이다. 도 9를 참조하면, 게이팅 회로(12k)는 패스 회로(PCk) 및 접지 회로(GCk)를 포함한다.
패스 회로(PCk)는 복수의 패스 트랜지스터들을 포함한다. 복수의 패스 트랜지스터들은 제 1 블록 선택 신호(BSS1)에 응답하여, 스트링 선택 라인들(SSL1~SSLn), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)을 스트링 라인들(SS1~SSn), 선택 라인들(S1~Sm), 그리고 접지 라인(GS)에 각각 연결한다. 예시적으로, 패스 트랜지스터들은 고전압 트랜지스터들일 수 있다.
접지 회로(GCk)는 복수의 접지 트랜지스터들을 포함한다. 접지 트랜지스터들은 제 2 블록 선택 신호(BSS2)에 응답하여, 스트링 선택 라인들(SSL1~SSLn) 및 접지 선택 라인(GSL)에 저전압을 공급한다. 예시적으로, 접지 트랜지스터들은 접지 전압(VSS)을 공급할 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록에 대응하는 패스 회로에 활성화된 제 1 블록 선택 신호(BSS1)가 공급된다. 복수의 메모리 블록들(BLK1~BLKz) 중 비선택된 메모리 블록들에 대응하는 접지 회로들에 활성화된 제 2 블록 선택 신호(BSS2)가 공급된다. 즉, 선택된 메모리 블록의 스트링 선택 라인들(SSL1~SSLn), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)은 어드레스 디코더(130)에 연결된다. 비선택된 메모리 블록들의 스트링 선택 라인들(SSL1~SSLn) 및 접지 선택 라인(GSL)에 접지 전압(VSS)이 공급되고, 워드 라인들(WL1~WLm)은 플로팅된다. 따라서, 비선택된 메모리 블록들은 비트 라인들(BL) 및 공통 소스 라인(CSL)으로부터 분리된다.
도 10은 본 발명의 제 1 실시 예에 따른 접지 트랜지스터들을 보여주는 평면도이다. 도 11은 도 10의 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 9 내지 도 11을 참조하면, 복수의 접지 트랜지스터 쌍들(GTP)이 제공된다. 복수의 접지 트랜지스터 쌍들(GTP) 각각은 제 1 및 제 2 게이트 패턴들(G1, G2), 제 1 및 제 2 게이트 패턴들(G1, G2)의 측면들에 형성되는 제 1 및 제 2 활성 영역들(A1, A2), 그리고 제 1 및 제 2 게이트 패턴들(G1, G2)의 사이에 형성되는 공통 활성 영역(CA)을 포함한다.
제 1 활성 영역(A1), 공통 활성 영역(CA), 그리고 제 1 게이트 패턴(G1)은 하나의 접지 트랜지스터를 구성한다. 제 2 활성 영역(A2), 공통 활성 영역(CA), 그리고 제 2 게이트 패턴(G2)은 다른 하나의 접지 트랜지스터를 구성한다.
제 1 활성 영역(A1)은 콘택 플러그(CP)를 통해 제 1 금속 라인들(S1M0~S8M0) 중 하나와 연결된다. 제 2 활성 영역(A2)은 콘택 플러그(CP)를 통해 제 1 금속 라인들(S1M0~S8M0) 중 다른 하나와 연결된다. 제 1 금속 라인들(S1M0~S8M0)은 도 3을 참조하여 설명된 금속층(ML)에 형성될 수 있다. 제 1 금속 라인들(S1M0~S8M0)은 제 1 방향을 따라 메모리 블록(BLKk)의 위로 신장될 수 있다. 도 3에 도시된 바와 같이, 제 1 금속 라인들(S1M0~S8M0)은 콘택 플러그들(CP)을 통해 메모리 블록(BLKk)의 도전 물질들(CM1~CM8)과 연결될 수 있다. 즉, 접지 트랜지스터 쌍들(GTP)은 제 1 금속 라인들(S1M0~S8M0)을 통해 메모리 블록(BLKk)에 연결될 수 있다. 제 1 금속 라인들(S1M0~S8M0)은 스트링 선택 라인들(SSL1~SSLn) 및 접지 선택 라인(GSL)을 구성할 수 있다.
공통 활성 영역(CA)은 콘택 플러그(CP)를 통해 제 2 금속 라인들(G1M1, G2M1)중 하나와 연결된다. 제 2 금속 라인들(G1M1, G2M1)은 도 3을 참조하여 설명된 금속층(ML)에 형성될 수 있다. 제 2 금속 라인들(G1M1, G2M1)은 제 1 금속 라인들(S1M0~S8M0)의 상층에 형성될 수 있다. 제 2 금속 라인들(G1M1, G2M1)은 서로 연결될 수 있다. 제 2 금속 라인들(G1M1, G2M1)에 접지 전압(VSS)이 공급될 수 있다.
본 발명의 제 1 실시 예에 따른 접지 트랜지스터들은 스트링 선택 라인들(SSL1~SSLn) 및 접지 선택 라인(GSL)을 구성하는 제 1 금속 라인들(S1M0~S8M0)과 평행한 방향으로 형성되는 채널들을 포함한다. 제 2 금속 라인들(G1M1, G2M1)은 접지 트랜지스터 쌍들(GTP)의 위에 배치된다. 제 1 금속 라인들(S1M0~S8M0)은 접지 트랜지스터 쌍들(GTP) 사이의 공간에 배치된다.
예시적으로, 8 개의 제 1 금속 라인들(S1M0~S8M0)과 연결된 4 개의 접지 트랜지스터 쌍들(GTP)의 제 1 방향에 따른 길이는 제 1 길이(L1)일 수 있다. 8 개의 제 1 금속 라인들(S1M0~S8M0)과 연결된 4 개의 접지 트랜지스터 쌍들(GTP)의 제 3 방향에 따른 길이는 제 2 길이(L2)일 수 있다. 즉, 8 개의 제 1 금속 라인들(S1M0~S8M0)에 접지 전압을 공급하는 접지 트랜지스터 쌍들(GTP)은 제 1 및 제 2 길이들(L1, L2)에 대응하는 면적을 차지한다.
도 12는 본 발명의 제 2 실시 예에 따른 접지 트랜지스터들을 보여주는 평면도이다. 도 9 및 도 12를 참조하면, 제 1 방향을 따라 신장되는 제 1 금속 라인들(S1M0~S8M0)이 제공된다. 제 1 금속 라인들(S1M0~S8M0)은 금속층(ML)에 형성될 수 있다. 제 1 금속 라인들(S1M0~S8M0)은 메모리 블록(BLKk)의 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)을 구성할 수 있다.
제 1 방향을 따라 신장되는 제 2 금속 라인들(G1M1, G2M1)이 제공된다. 제 2 금속 라인들(G1M1, G2M1)은 금속층(ML)에 형성될 수 있다. 제 2 금속 라인들(G1M1, G2M1)은 제 1 금속 라인들(S1M0~S8M0)의 상층에 형성될 수 있다. 제 2 금속 라인들(G1M1, G2M1)에 접지 전압(VSS)이 공급될 수 있다.
접지 트랜지스터 쌍들(GTP)은 제 1 금속 라인들(S1M0~S8M0) 및 제 2 금속 라인들(G1M1, G2M1)과 수직한 방향을 따라 제공되는 채널들을 포함한다. 접지 트랜지스터 쌍들(GTP)의 채널들이 제 1 금속 라인들(S1M0~S8M0)과 수직이면, 제 1 금속 라인들(S1M0~S8M0)이 접지 트랜지스터 쌍들(GTP)의 위에 배치될 수 있다. 제 1 금속 라인들(S1M0~S8M0)을 배치하기 위한 별도의 공간이 요구되지 않으므로, 접지 트랜지스터들의 집적도가 향상된다.
예시적으로, 8 개의 제 1 금속 라인들(S1M0~S8M0)과 연결된 4 개의 접지 트랜지스터 쌍들(GTP)의 제 1 방향에 따른 길이는 제 3 길이(L3)일 수 있다. 8 개의 제 1 금속 라인들(S1M0~S8M0)과 연결된 4 개의 접지 트랜지스터 쌍들(GTP)의 제 3 방향에 따른 길이는 제 1 길이(L1)일 수 있다. 즉, 8 개의 제 1 금속 라인들(S1M0~S8M0)에 접지 전압을 공급하는 접지 트랜지스터 쌍들(GTP)은 제 1 및 제 3 길이들(L1, L3)에 대응하는 면적을 차지한다. 제 3 길이(L3)는 도 10 및 도 11을 참조하여 설명된 제 2 길이(L2)보다 짧다.
도 13은 본 발명의 제 3 실시 예에 따른 접지 트랜지스터들을 보여주는 평면도이다. 도 12에 도시된 접지 트랜지스터들과 비교하면, 제 1 및 제 2 게이트 패턴들(G1, G2)은 제 1 방향을 따라 신장되어 서로 연결된다.
제 1 및 제 2 게이트 패턴들(G1, G2)의 일 단에 복수의 제 1 활성 영역들(A1)이 형성된다. 제 1 및 제 2 게이트 패턴들(G1, G2)의 타 단에 복수의 제 2 활성 영역들(A2)이 형성된다. 제 1 및 제 2 게이트 패턴들(G1, G2)의 사이에 복수의 공통 활성 영역들(CA)이 형성된다. 제 1 및 제 2 게이트 패턴들(G1, G2), 복수의 제 1 및 제 2 활성 영역들(A1, A2), 그리고 복수의 공통 활성 영역들(CA)은 복수의 접지 트랜지스터들을 구성한다.
본 발명의 제 3 실시 예에 따르면, 게이트 패턴들(G1, G2)을 분리하기 위한 공간이 요구되지 않는다. 따라서, 접지 트랜지스터들의 집적도가 향상된다.
예시적으로, 8 개의 제 1 금속 라인들(S1M0~S8M0)과 연결된 4 개의 접지 트랜지스터 쌍들(GTP)의 제 1 방향에 따른 길이는 제 4 길이(L4)일 수 있다. 8 개의 제 1 금속 라인들(S1M0~S8M0)과 연결된 4 개의 접지 트랜지스터 쌍들(GTP)의 제 3 방향에 따른 길이는 제 1 길이(L1)일 수 있다. 즉, 8 개의 제 1 금속 라인들(S1M0~S8M0)에 접지 전압을 공급하는 접지 트랜지스터 쌍들(GTP)은 제 1 및 제 4 길이들(L1, L4)에 대응하는 면적을 차지한다. 제 4 길이(L4)는 도 12를 참조하여 설명된 제 3 길이(L3) 보다 짧다.
도 14는 도 1의 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 제 2 예를 보여주는 블록도이다. 도 14를 참조하면, 메모리 셀 어레이(110a)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 그리고 복수의 접지 선택 라인들(GSL)에 연결된다.
블록 게이팅부(120a)는 복수의 접지 회로들(GC1~GCz) 및 패스 회로들(PC1~PCz)을 포함한다. 복수의 접지 회로들(GC1~GCz) 및 패스 회로들(PC1~PCz)은 복수의 메모리 블록들(BLK1~BLKz)에 각각 대응한다. 복수의 패스 회로들(PC1~PCz) 각각은 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 그리고 복수의 접지 선택 라인들(GSL)을 통해 하나의 메모리 블록에 연결된다. 복수의 접지 회로들(GC1~GCz) 각각은 복수의 스트링 선택 라인들(SSL) 및 복수의 접지 선택 라인들(GSL)을 통해 하나의 메모리 블록에 연결된다.
도 15는 메모리 블록(BLKa)의 제 2 예에 따른 등가 회로(BLKa2)를 보여주는 회로도이다. 복수의 접지 선택 라인들(GSL)이 제공되는 것을 제외하면 등가 회로(BLKa2)는 도 8을 참조하여 설명된 등가 회로(BLKa1)와 동일하다. 따라서, 중복되는 설명은 생략된다.
도 16은 도 14의 게이팅 회로들(121~12z) 중 하나(12k)를 보여주는 회로도이다. 도 16을 참조하면, 게이팅 회로(12k)는 패스 회로(PCk') 및 접지 회로(GCk')를 포함한다.
패스 회로(PCk')는 복수의 패스 트랜지스터들을 포함한다. 복수의 패스 트랜지스터들은 제 1 블록 선택 신호(BSS1)에 응답하여, 복수의 스트링 선택 라인들(SSLn), 복수의 워드 라인들(WL), 그리고 복수의 접지 선택 라인들(GSL1~GSLn)을 어드레스 디코더(130)와 연결한다.
접지 회로(GCk')는 복수의 접지 트랜지스터들을 포함한다. 복수의 접지 트랜지스터들은 제 2 블록 선택 신호(BSS2)에 응답하여, 복수의 스트링 선택 라인들(SSL1~SSLn) 및 복수의 접지 선택 라인들(GSL1~GSLn)에 접지 전압(VSS)을 공급한다.
접지 트랜지스터들은 도 10 내지 도 13을 참조하여 설명된 바와 같이 형성될 수 있다.
도 17은 도 1의 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 제 3 예를 보여주는 블록도이다. 도 17을 참조하면, 메모리 셀 어레이(110b)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz)은 복수의 그룹들로 결합된다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 두 개의 그룹들로 결합되는 것으로 도시되어 있다. 그러나, 메모리 블록들(BLK1~BLKz)은 두 개의 그룹들로 결합되는 것으로 한정되지 않는다.
블록 게이팅부(120b)는 복수의 게이팅 회로들(121, 122)을 포함한다. 예시적으로, 게이팅 회로들(121, 122)의 수는 메모리 블록들(BLK1~BLKz)의 그룹들의 수와 일치할 수 있다. 게이팅 회로들(121, 122)은 메모리 블록들(BLK1~BLKz)의 그룹들을 선택 및 비선택할 수 있다.
게이팅 회로들(121, 122)은 블록 선택 신호(BSS)에 응답하여, 선택된 메모리 블록들의 그룹의 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 어드레스 디코더(130)에 연결한다. 게이팅 회로들(121, 122)은 블록 선택 신호(BSS)에 응답하여, 비선택된 메모리 블록들의 그룹의 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 접지 전압(VSS)을 공급할 수 있다.
게이팅 회로들(121, 122)은 접지 회로들(GC1, GC2) 및 패스 회로들(PC1, PC2)을 포함한다. 접지 회로들(GC1, GC2) 각각은 도 9 내지 도 13, 그리고 도 16을 참조하여 설명된 바와 같이 구성될 수 있다.
도 18은 블록 게이팅부(120)의 제 1 예에 따른 평면도이다. 도 18을 참조하면, P 도전형을 갖는 기판(PSUB), N 도전형을 갖는 웰(NW), 그리고 P 도전형을 갖는 포켓 웰(PPW)이 제공된다.
포켓 P 웰(PPW) 상에 제 1 트랜지스터들(T1) 및 패스 트랜지스터들(PT)이 형성된다. 기판(PSUB) 상에 제 2 트랜지스터들(T2) 및 접지 트랜지스터들(GT)이 형성된다. 제 1 및 제 2 트랜지스터들(T1, T2)은 블록 게이팅부(120)를 구성하는 구성 요소일 수 있다. 예를 들면, 제 1 및 제 2 트랜지스터들(T1, T2)은 블록 게이팅부(120)의 논리 게이트들을 구성할 수 있다.
기판(PSUB) 및 포켓 P 웰(PPW)은 상이하게 바이어스될 수 있다. 예를 들어, 기판(PSUB)은 접지 전압(VSS)으로 바이어스되고, 포켓 P 웰(PPW)은 음의 전압으로 바이어스될 수 있다.
예시적으로, 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 구성하는 제 1 금속 라인들(S1M0~S8M0, 도 13 참조)은 제 1 방향을 따라 신장되어 패스 트랜지스터들(PT)과 연결된다. 제 1 금속 라인들(S1M0~S8M0)은 제 1 방향을 따라 더 신장되어 접지 트랜지스터들(GT)과 연결된다.
도 19는 블록 게이팅부(120)의 제 2 예에 따른 평면도이다. 도 19를 참조하면, 기판(PSUB) 상에 제 2 트랜지스터들(T2)이 형성된다. 포켓 P 웰(PPW) 상에 제 1 트랜지스터들(T1), 패스 트랜지스터들(PT), 그리고 접지 트랜지스터들(GC)이 형성된다.
기판(PSUB) 및 포켓 P 웰(PPW)은 상이하게 바이어스될 수 있다. 예를 들어, 기판(PSUB)은 접지 전압(VSS)으로 바이어스되고, 포켓 P 웰(PPW)은 음의 전압으로 바이어스될 수 있다.
스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 구성하는 제 1 금속 라인들(S1M0~S8M0, 도 10 내지 도 13 참조)은 제 1 방향을 따라 신장되어 패스 트랜지스터들(PT)과 연결된다. 제 1 금속 라인들(S1M0~S8M0)은 제 1 방향을 따라 더 신장되어 접지 트랜지스터들(GT)과 연결된다.
도 18의 평면도와 비교하면, 접지 트랜지스터들(GT) 및 패스 트랜지스터들(PT) 사이에 다른 트랜지스터들이 형성되지 않는다. 따라서, 제 1 금속 라인들(S1M0~S8M0)의 버싱(bussing)이 용이하며, 집적도가 향상될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가지며 동일하게 동작한다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(1100)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 어드레스 디코더(130)와 연결하는 패스 트랜지스터들을 포함한다. 불휘발성 메모리 장치(1100)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 접지 전압(VSS)을 공급하는 접지 트랜지스터들을 더 포함한다. 접지 트랜지스터들은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 구성하는 금속 라인들과 수직한 방향으로 정렬되는 채널들을 포함할 수 있다. 패스 트랜지스터들 및 접지 트랜지스터들은 동일한 기판 또는 웰 상에 형성될 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 21은 도 20의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(1100)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 어드레스 디코더(130)와 연결하는 패스 트랜지스터들을 포함한다. 불휘발성 메모리 장치(1100)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 접지 전압(VSS)을 공급하는 접지 트랜지스터들을 더 포함한다. 접지 트랜지스터들은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 구성하는 금속 라인들과 수직한 방향으로 정렬되는 채널들을 포함할 수 있다. 패스 트랜지스터들 및 접지 트랜지스터들은 동일한 기판 또는 웰 상에 형성될 수 있다.
도 21에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 22는 도 21을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 22에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 22에서, 도 21을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 20을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 20 및 도 21를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리 장치 110, 110a, 110b; 메모리 셀 어레이
120, 120a, 120b; 블록 게이팅부 130; 어드레스 디코더
140; 읽기 및 쓰기 회로 150; 제어 로직
ML; 금속층들 CP; 콘택 플러그들
111; 기판 PL11, PL12, PL21, PL22; 필라들
112, 112a; 절연 물질들 114; 채널막들
115; 내부 물질들 CL1~CL8; 도전 물질들
116; 정보 저장막 117; 제 1 서브 절연막
118; 제 2 서브 절연막 119; 제 3 서브 절연막
311~313; 도핑 영역들 320; 드레인들
BL1, BL2; 비트 라인들 WL cut; 워드 라인 컷
CT; 셀 트랜지스터 CS11, CS12, CS21, CS22; 셀 스트링
GTP; 접지 트랜지스터 쌍들 G1, G2; 게이트 패턴들
A1, A2, CA; 활성 영역들 S1M0~S8M0, G1M1, G2M1; 금속 라인들
121~12z; 게이팅 회로들 GC1~GCz; 접지 회로들
PC1~PCz; 패스 회로들

Claims (10)

  1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    수신된 어드레스에 응답하여 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하고, 그리고 제 1 및 제 2 제어 신호들을 발생하도록 구성되는 어드레스 디코더;
    상기 복수의 메모리 블록들과 연결되며 제 1 방향을 따라 신장되는 복수의 금속 라인들;
    상기 제 1 제어 신호에 응답하여, 상기 복수의 금속 라인들 중 상기 선택된 메모리 블록에 연결된 금속 라인들을 상기 어드레스 디코더와 전기적으로 연결하도록 구성되는 패스 트랜지스터들; 그리고
    상기 제 2 제어 신호에 응답하여, 상기 금속 라인들 중 비선택된 메모리 블록들에 연결된 금속 라인들에 저전압을 공급하도록 구성되는 접지 트랜지스터들을 포함하고,
    상기 접지 트랜지스터들의 채널들은 상기 제 1 방향과 수직한 제 2 방향을 따라 정렬되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 접지 트랜지스터들은 복수의 접지 트랜지스터 쌍들을 포함하고,
    상기 복수의 접지 트랜지스터 쌍들 각각은
    제 1 및 제 2 게이트 패턴들;
    상기 제 1 게이트 패턴의 일 측면에 제공되는 제 1 활성 패턴;
    상기 제 2 게이트 패턴의 일 측면에 제공되는 제 2 활성 패턴; 그리고
    상기 제 1 및 제 2 게이트 패턴들의 사이에 형성되는 공통 활성 패턴을 포함하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 활성 패턴은 상기 복수의 금속 라인들 중 하나의 금속 라인과 연결되고, 상기 제 2 활성 패턴은 상기 복수의 금속 라인들 중 다른 하나의 금속 라인과 연결되는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 공통 활성 패턴은 제 2 금속 라인을 통해 저전압 노드에 연결되는 불휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 복수의 접지 트랜지스터 쌍들의 공통 활성 패턴들은 상기 제 1 방향을 따라 신장되는 제 2 금속 라인들을 통해 저전압 노드에 공통으로 연결되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 접지 트랜지스터들은 복수의 접지 트랜지스터 쌍들을 포함하고,
    상기 복수의 접지 트랜지스터 쌍들 각각은
    상기 제 1 방향을 따라 평행하게 신장되는 제 1 및 제 2 게이트 패턴들;
    상기 제 1 게이트 패턴의 일 측면에 제공되는 복수의 제 1 활성 패턴들;
    상기 제 2 게이트 패턴의 일 측면에 제공되는 복수의 제 2 활성 패턴들; 그리고
    상기 제 1 및 제 2 게이트 패턴들의 사이에 형성되는 복수의 공통 활성 패턴들을 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수의 제 1 활성 패턴들, 복수의 제 2 활성 패턴들 및 복수의 공통 활성 패턴들은 상기 제 1 및 제 2 게이트 패턴들과 함께 상기 제 1 방향을 따라 제공되는 복수의 트랜지스터 쌍들을 구성하는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 금속 라인들은 상기 접지 트랜지스터들의 위를 통과하는 불휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 패스 트랜지스터들 및 상기 접지 트랜지스터들은 동일한 웰 또는 기판 상에 형성되는 불휘발성 메모리 장치.
  10. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    수신된 어드레스에 응답하여 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하고, 그리고 제 1 및 제 2 제어 신호들을 발생하도록 구성되는 어드레스 디코더;
    제 1 방향을 따라 신장되며, 상기 복수의 메모리 블록들 각각의 복수의 스트링 선택 트랜지스터들에 연결된 복수의 제 1 금속 라인들;
    상기 복수의 메모리 블록들 각각의 복수의 메모리 셀 트랜지스터들에 연결되는 복수의 제 2 금속 라인들;
    상기 제 1 제어 신호에 응답하여, 상기 선택된 메모리 블록의 상기 복수의 제 1 및 제 2 금속 라인들을 상기 어드레스 디코더와 전기적으로 연결하도록 구성되는 패스 트랜지스터들;
    상기 제 2 제어 신호에 응답하여, 비선택된 메모리 블록들의 상기 복수의 제 1 금속 라인들을 저전압 노드에 전기적으로 연결하도록 구성되는 접지 트랜지스터들을 포함하고,
    상기 접지 트랜지스터들의 채널들은 상기 제 1 방향과 수직한 제 2 방향을 따라 정렬되는 불휘발성 메모리 장치.
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