KR20210060853A - 비휘발성 메모리 장치 - Google Patents

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KR20210060853A
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유재덕
남상완
박상원
변대석
임봉순
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Abstract

본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층, 제2 반도체 층, 제어 회로 및 패드 영역을 포함한다. 제1 반도체 층은 제1 방향으로 연장되는 복수의 워드라인들 및 제2 방향으로 연장되는 복수의 비트라인들이 배열되는 상부 기판, 상기 상부 기판 상에 배치되며, 복수의 메모리 블록들을 구비하는 수직 구조체를 포함한다. 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 배치되고, 상기 메모리 셀 어레이를 제어하는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 형성된다. 상기 제어 회로는 상기 어드레스 디코더들 및 상기 페이지 버퍼들을 제어한다. 상기 패드 영역은 상기 제1 반도체 층과 제1 방향으로 인접하게 배치되며, 상기 제2 방향으로 연장된다. 상기 수직 구조체는 상기 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함한다. 상기 메모리 셀 어레이는 상기 비트라인들 중 서로 다른 비트라인에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들은 상기 패드 영역으로부터 상기 제1 방향으로의 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함한다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICES}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에, 비휘발성 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 비휘발성 메모리 장치의 동작 및 전기적 연결을 위해 내부에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 비휘발성 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 비휘발성 메모리 장치가 요구되고 있다.
본 발명의 일 목적은 성능을 향상시키고, 크기를 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층, 제2 반도체 층, 제어 회로 및 패드 영역을 포함한다. 상기 제1 반도체 층은 제1 방향으로 연장되는 복수의 워드라인들 및 제2 방향으로 연장되는 복수의 비트라인들이 배열되는 상부 기판, 상기 상부 기판 상에 배치되며, 복수의 메모리 블록들을 구비하는 수직 구조체를 포함한다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 배치되고, 상기 메모리 셀 어레이를 제어하는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 형성된다. 상기 제어 회로는 외부로부터의 커맨드 및 어드레스에 기초하여 상기 어드레스 디코더들 및 상기 페이지 버퍼들을 제어한다. 상기 패드 영역은 상기 제1 반도체 층과 제1 방향으로 인접하게 배치되며, 상기 제2 방향으로 연장된다. 상기 수직 구조체는 상기 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함한다. 상기 메모리 셀 어레이는 상기 비트라인들 중 서로 다른 비트라인에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들은 상기 패드 영역으로부터 상기 제1 방향으로의 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층, 제2 반도체 층, 제어 회로 및 패드 영역을 포함한다. 상기 제1 반도체 층은 제1 방향으로 연장되는 복수의 워드라인들 및 제2 방향으로 연장되는 복수의 비트라인들이 배열되는 상부 기판, 상기 상부 기판 상에 배치되며, 복수의 메모리 블록들을 구비하는 수직 구조체를 포함한다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 배치되고, 상기 메모리 셀 어레이를 제어하는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 형성된다. 상기 제어 회로는 외부로부터의 커맨드 및 어드레스에 기초하여 상기 어드레스 디코더들 및 상기 페이지 버퍼들을 제어한다. 상기 패드 영역은 상기 제1 반도체 층과 제1 방향으로 인접하게 배치되며, 상기 제2 방향으로 연장되며 복수의 입출력 패드들 및 적어도 하나의 파워 패드가 형성된다. 상기 수직 구조체는 상기 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함한다. 상기 적어도 하나의 파워 패드는 상기 패드 영역의 제1 에지부에 인접하게 형성된다. 상기 메모리 셀 어레이는 상기 비트라인들 중 서로 다른 비트라인에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들은 상기 적어도 하나의 파워 패드로부터의 상기 제2 방향으로의 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함한다.
본 발명의 실시예들에 따르면, 셀 오버 페리 구조에서 패드 영역으로부터의 거리 또는 파워 패드로부터의 거리에 따라 매트/타일에 포함되며, 신호/파워를 전달하는 관통 홀 비아들이 형성되는 비아 영역들의 개수를 달리하여 칩 사이즈를 증가시키지 않으면서도 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 저장 장치에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 저장 장치에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 예에 따른 메모리 장치의 구조를 나타낸다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 메모리 블록(BLK1)를 보여주는 사시도이다.
도 6은 도 5의 메모리 블록을 나타내는 등가 회로도이다.
도 7은 본 발명의 실시예들에 따른 도 3의 메모리 셀 어레이가 형성되는 셀 영역을 나타낸다.
도 8a 및 도 8b는 도 7의 메모리 블록들에 각각 포함된 셀 스트링들의 단면들을 예시적으로 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따라 도 4의 제2 반도체 층의 상면을 나타내는 평면도이다.
도 12는 본 발명의 실시예들에 따라 도 4의 제2 반도체 층의 상면을 나타내는 평면도이다.
도 13은 본 발명의 실시예들에 따라 도 4의 제1 반도체 층을 나타내는 평면도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 제1 매트를 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 14의 Ⅵ-Ⅵ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 16은 도 14의 Ⅶ-Ⅶ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다. 구체적으로, 도 16은 제1 반도체 층(L1)에 구비된 제2 비아 영역들(VA11, VA12)과 오버랩되는 제2 반도체 층(L2)의 단면도일 수 있다. 도 16에 개시된 구성 중, 도 15와 비교하여 중복되는 설명은 피하기로 한다.
도 17은 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 18는 본 발명의 실시예들에 따른 도 17의 VIII-VIII' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 19는 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 21은 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 22는 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 23은 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 24는 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 25는 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 26은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(solid state drive; SSD)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 저장 장치의 구성을 나타낸다.
도 1을 참조하면, 저장 장치(또는, 메모리 시스템, 30)는 메모리 컨트롤러(40) 및 비휘발성 메모리 장치(50)를 포함할 수 있다. 실시예에 있어서, 메모리 컨트롤러(40) 및 비휘발성 메모리 장치(50) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(40) 및 비휘발성 메모리 장치(50)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(50)는 메모리 컨트롤러(40)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(50)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(50)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(50)는 메모리 컨트롤러(40)로부터 파워(PWR)를 제공받을 수 있다.
비휘발성 메모리 장치(50)는 데이터를 저장하는 메모리 셀 어레이(100)를 포함할 수 있고, 메모리 셀 어레이(100)는 서로 다른 비트라인들에 대응되는 복수의 매트들(MT1, MT2, MT3, MT4)을 포함할 수 있다.
비휘발성 메모리 장치(50)에 포함된 메모리 셀들은 프로그램 경과 시간, 온도, 프로그램 교란, 독출 교란 등과 같은 요인들로 인하여 문턱 전압 산포가 변화하는 물리적 특성을 갖는다. 즉, 상술된 요인들로 인하여 비휘발성 메모리 장치(50)에 저장된 데이터에 오류가 발생할 수 있다. 메모리 컨트롤러(40)는 이러한 오류들을 정정하기 위하여 다양한 에러 정정 기법을 사용할 수 있다. 예를 들어, 메모리 컨트롤러(40)는 에러 정정 코드(ECC; Error Correction Code) 엔진(42)을 포함할 수 있다.
또한 비휘발성 메모리 장치(50)에 대한 소거 동작 시, 메모리 컨트롤러(40)는 물리 블록보다 작은 서브 블록 단위로 비휘발성 메모리 장치(50)에 대한 소거 동작을 수행할 수 있다. 서브 블록 단위의 소거 동작을 관리하기 위하여 메모리 컨트롤러(40)는 소거 관리 모듈(43a)을 포함할 수 있다.
소거 관리 모듈(43a)은 서브 블록 단위의 소거 동작을 수행한 후에, 소거된 서브 블록 또는 소거된 서브 블록과 인접한 서브 블록에 대한 소거 상태를 모니터링할 수 있다. 예를 들면, 소거 관리 모듈(43a)은 소거된 서브 블록으로부터 독출된 데이터를 참조하여 비트 에러율(BER)을 검출할 수 있다. 또는, 소거 관리 모듈(430a)은 소거된 서브 블록에 대한 웨어 레벨링 정보(예를 들면, Erase count)를 획득하고 모니터링할 수 있다. 이뿐 아니라, 소거 관리 모듈(43a)은 소거된 서브 블록의 데이터를 독출하여 선택된 메모리 셀들의 문턱 전압 변화나 비트 에러율(BER) 변화를 모니터링할 수 있다. 또한, 소거 관리 모듈(43a)은 비선택 서브-블록의 데이터를 독출하여 문턱 전압의 변화를 검출할 수 있다. 메모리 컨트롤러(40)는 소거 관리 모듈(43a)로부터 제공되는 소거 상태 정보를 참조하여 선택된 서브 블록 단위의 소거 동작시의 영향을 완화시키기 위한 다양한 절차들을 수행할 수 있다.
여기서, 메모리 블록(memory block)은 동시에 소거 가능한 최대 메모리 단위일 수 있다. 워드 라인이 기판에 수직 방향으로 적층되는 3차원 비휘발성 메모리 장치에서, 메모리 블록은 적층된 모든 워드 라인들을 공유하는 셀 스트링들의 그룹으로 정의될 수 있다. 서브 블록(Sub-block)은 하나의 메모리 블록(또는, 물리 블록)을 워드 라인 단위 또는 선택 라인 단위로 구분한 세부 메모리 단위에 해당한다. 예를 들면, 서브 블록(Sub-block)은 메모리 블록 중에서 일부 워드 라인들을 공유하는 메모리 셀들의 단위로 정의될 수 있다.
비휘발성 메모리 장치(50)에 대한 독출 동작시, 메모리 컨트롤러(40)는 기본 독출 전압 세트(default read voltage set)를 기반으로 비휘발성 메모리 장치(200)의 제1 페이지에 저장된 데이터를 읽을 수 있다. 예시적으로, 기본 독출 전압 세트는 미리 정해진 독출 전압들을 가리킨다. ECC 엔진(42)은 비휘발성 메모리 장치(50)로부터 독출한 데이터에 포함된 오류를 검출 및 정정할 수 있다. 예시적으로, ECC 엔진(42)은 하드웨어 형태로 제공될 수 있다. ECC 엔진(42)은 메모리 장치(50)로부터 독출한 데이터에 포함된 오류의 검출 빈도를 서브 블록 별로 판단하고, 일정 시간 동안 오류의 검출 빈도가 기준 값 이상이 되는 서브 블록을 배드 서브 블록으로 지정할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 저장 장치에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(40)는 버스(48)를 통하여 서로 연결되는 프로세서(41), ECC 엔진(42), 버퍼(43), 소거 관리 모듈(43a), 랜더마이저(44), 호스트 인터페이스(45), 롬(46) 및 비휘발성 메모리 인터페이스(47)를 포함할 수 있다. ECC 엔진(42) 및 소거 관리 모듈(43a)은 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(41)는 메모리 컨트롤러(40)의 제반 동작을 제어한다. 예를 들어, 소거 관리 모듈(43a)은 소프트웨어 형태로 제공되며, 버퍼(43)에 저장될 수 있다. 버퍼(43)에 저장된 소거 관리 모듈(43a)은 프로세서(41)에 의해 구동될 수 있다. ROM(46)은 메모리 컨트롤러(40)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다. 버퍼(43)는 비휘발성 메모리 장치(50)로부터 독출된 데이터를 저장하거나 소거 관리 모듈(43a)을 포함할 수 있다.
예를 들어, 데이터 랜더마이징은 하나의 워드라인에 연결된 메모리 셀들이 동일한 비율의 프로그램 상태를 갖도록 데이터를 처리하는 것을 가리킨다.
메모리 컨트롤러(40)는 호스트 인터페이스(45)를 통해 호스트(20)와 통신할 수 있다. 예를 들어, 호스트 인터페이스(45)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage Interface) 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다. 메모리 컨트롤러(40)는 비휘발성 메모리 인터페이스(47)를 통해 비휘발성 메모리 장치(50)와 통신할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 저장 장치에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(50)는 메모리 셀 어레이(100), 어드레스 디코더(600), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성기(700)를 포함할 수 있다.
메모리 셀 어레이(100)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(600)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 서로 다른 비트라인들에 대응되는 복수의 매트들(MT1, MT2, MT3, MT4)을 포함할 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 매트들(MT1, MT2, MT3, MT4) 각각은 복수의 메모리 블록들(BLK1~BKKz)을 포함하고, 메모리 블록들(BLK1~BKKz) 각각은 3차원 구조를 가질 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi-level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다.
실시 예에 있어서, 메모리 셀 어레이(100)는 상부기판 상에 배치되며 복수의 메모리 블록들을 구비하는 수직 구조체를 구비하고, 상기 수직 구조체는 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함하고, 상기 복수의 매트들(MT1, MT2, MT3, MT4)은 상기 패드 영역으로부터 상기 제1 방향으로의 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함할 수 있다.
제어 회로(500)는 메모리 컨트롤러(40)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(40)의 소거 동작, 프로그램 동작 및 독출 동작을 제어할 수 있다.
예를 들어, 제어 회로(500)는 커맨드(CMD)에 기초하여 전압 생성기(700)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 페이지 버퍼 회로(410)르 제어하기 위한 제어 신호(PCTL)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(600)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 제어 회로(500)는 데이터의 속성에 관련된 메타 신호(MTS)를 어드레스 디코더(600)에 제공할 수 있다.
어드레스 디코더(600)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 전압 생성기(700)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(50)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(700)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(600)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(700)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(700)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성기(700)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(40)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(40)에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 예에 따른 메모리 장치의 구조를 나타낸다.
이하에서는 D1은 제1 방향, D2는 제2 방향, D3는 제3 방향을 나타내는 것으로 가정한다.
도 4를 참조하면, 비휘발성 메모리 장치(50)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있다. 제1 반도체층(L1)은 제2 반도체 층(L2) 상에 제3 방향으로 적층될 수 있다. 예시적 실시 예에 있어서, 메모리 셀 어레이(100)는 제1 반도체 층(L1)에 형성될 수 있고, 제어 회로(500), 어드레스 디코더(600) 및 페이지 버퍼 회로(410) 중 적어도 하나는 제2 반도체 층(L2)에 형성될 수 있다. 예를 들어, 제2 반도체 층(L2)은 하부기판을 포함할 수 있고, 하부기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴들을 형성함으로써 제2 반도체 층(L2)에는 각종 다양한 회로가 형성될 수 있다.
제2 반도체 층(L2)에 회로들이 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있다. 예를 들어, 제1 반도체 층(L1)은 복수의 상부기판들을 포함할 수 있고, 각 상부기판 상에 적층된 복수의 게이트 도전층들 및 복수의 게이트 도전층들을 관통하여 각 상부기판의 상면에 수직한 방향(예를 들어, D3)으로 연장되는 복수의 필라들을 형성함으로써 제1 반도체 층(L1)에 메모리 셀 어레이(100)가 형성될 수 있다. 또한, 제1 반도체 층(L1)에는 메모리 셀 어레이(100)(즉, 워드라인들(WL) 및 비트라인들(BL))와 제2 반도체 층(L2)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 예를 들어, 워드라인들(WL)은 제1 방향으로 연장되어 제2 방향을 따라 배열될 수 있다. 또한, 비트라인들(BL)은 제2 방향으로 연장되어 제1 방향을 따라 배열될 수 있다.
이에 따라, 메모리 장치(50)는 제어 회로(500), 어드레스 디코더(600), 페이지 버퍼 회로(410) 또는 그 밖의 각종 주변회로와 메모리 셀 어레이(100)가 적층방향(예를 들어, 제3 방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 메모리 블록(BLK1)를 보여주는 사시도이다.
도 5를 참조하면, 메모리 블록(BLK1)은 3차원 구조 또는 수직 구조로 형성되는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLK1)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 기판(111) 상에, D2 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D1 방향을 따라 신장되는 복수의 절연 물질들(112)이 D3 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 것이다. 제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제2 및 제3 도핑 영역들(312, 313) 사이의 기판 상부와, 제3 및 제4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, D3 방향을 따라 제공되는 마지막 절연 물질(112)의 D3 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D1 방향을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D1 방향으로 신장되는 제1 도전 물질(211)이 제공된다. 절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D1 방향을 따라 신장되는 제1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공된다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, D1 방향으로 신장되는 복수의 절연 물질들(112), D1 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D1 방향을 따라 신장되는 복수의 제1 도전 물질들(212~292)이 제공된다. 제3 및 제4 도핑 영역들(313, 314) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제3 및 제4 도핑 영역들(312, 313) 사이의 영역에서, D1 방향으로 신장되는 복수의 절연 물질들(112), D1 방향을 따라 순차적으로 배치되며 D3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D1 방향으로 신장된 제2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D2 방향으로 신장된 제2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다.
도 6은 도 5의 메모리 블록을 나타내는 등가 회로도이다.
도 6에 도시된 메모리 블록(BLK1)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLK1)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLK1)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC12) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC12)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL12)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
이상에서 예시적으로 설명된 하나의 메모리 블록(BLK1)은 그보다 작은 복수의 서브 블록들(SB1, SB2, SB3)로 구분될 수 있다. 각각의 서브 블록들(SB1, SB2, SB3)은 워드 라인 방향으로 구분될 수 있다. 어떤 기준으로 서브 블록들이 구분되든지, 각각의 서브 블록은 메모리 블록(BLK1) 내에서 다른 서브 블록들과는 독립적으로 소거될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 메모리 셀 어레이가 형성되는 셀 영역을 나타낸다.
도 7을 참조하면, 셀 영역(CR)은 복수의 채널 홀들(CH)을 포함한다.
채널 홀 사이즈, 예를 들어, 채널 홀 직경(diameter)은 셀 영역(CR) 내의 위치에 따라 다를 수 있다. 구체적으로, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 경우 주변 밀도가 낮으므로, 공정 상의 이유로 다른 채널 홀들(CHb)과 직경이 다를 수 있다. 셀 영역(CR)의 중심 영역에 위치한 채널 홀들(CHb)의 직경은, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 직경보다 클 수 있다. 메모리 블록(BLKa)은 제2 에지(EDG2)에 인접하고, 제2 에지(EDG2)로부터 제1 거리(d1)만큼 이격될 수 있다. 메모리 블록(BLKb)은 제1 및 제2 에지들(EDG1, EDG2)에 인접하지 않고, 셀 영역(CR)의 중심에 위치하며, 제2 에지(EDG2)로부터 제2 거리(d2)만큼 이격될 수 있다. 메모리 블록(BLKa)에 포함된 제1 채널 홀(CHa)의 제1 직경(D1)은, 메모리 블록(BLKb)에 포함된 제2 채널 홀(CHb)의 제2 직경(D2)보다 작을 수 있다.
도 8a 및 도 8b는 도 7의 메모리 블록들에 각각 포함된 셀 스트링들의 단면들을 예시적으로 나타낸다.
도 8a를 참조하면, 메모리 블록(BLKa)에 포함된 제1 채널 홀(CHa)에는 표면층(114) 및 내부층(115)를 포함하는 필라가 형성될 수 있고, 제1 채널 홀(CHa)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다.
도 8b를 참조하면, 메모리 블록(BLKb)에 포함된 제2 채널 홀(CHb)에는 표면층(114) 및 내부층(115)를 포함하는 필라가 형성될 수 있고, 제2 채널 홀(CHb)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다.
실시예에서, 메모리 블록(BLKb)에 포함된 전하 저장층(CS)의 두께는, 메모리 블록(BLKa)에 포함된 전하 저장층(CS)의 두께와 다를 수 있다. 이러한 채널 홀 직경의 차이로 인해, 메모리 셀의 특성의 차이가 발생할 수 있다. 구체적으로, 채널 홀의 둘레에 게이트 전극이 위치하는 게이트 올 어라운드(gate all around) 형태의 수직형 메모리 장치의 경우, 채널 홀 직경이 작아지면 게이트 전극(예를 들어, 도 6의 213)에서 채널 영역(114)으로 형성되는 전기장의 집속도가 높아지게 된다. 따라서, 제1 채널 홀(CHa)과 같이 채널 홀 직경이 작은 메모리 셀은, 제2 채널 홀(CHb)과 같이 채널 홀 직경이 큰 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
다시 도 7을 참조하면, 셀 영역(CR) 내에서 하나의 메모리 블록은 제1 방향(D1)으로, 즉, 워드 라인 방향으로 한 페이지에 해당하는 모든 메모리 셀들을 포함하고, 제2 방향(D2)으로, 즉, 비트 라인 방향으로 몇 개의 스트링들을 포함하도록 구성된다. 따라서, 각 메모리 블록은 제1 방향으로 길게 구성되어, 채널 홀 사이즈, 즉, 직경의 차이는 메모리 블록 단위로 나타날 수 있다. 따라서, 메모리 블록(BLKa)에 포함된 메모리 셀들의 프로그램 속도 및 소거 속도는 메모리 블록(BLKb)에 포함된 메모리 셀들의 프로그램 속도 및 소거 속도보다 빠를 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타낸다.
도 9를 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(530) 및 제어 신호 생성기(540)를 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(540)에 제공할 수 있다. 어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(600)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(540)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs), 매트의 선택과 관련된 메타 신호(MTS) 및 제어 신호(PCTL)를 생성하고, 생성된 제어 신호들(CTLs)을 전압 생성기(700)에 제공하고, 제어 신호(PCTL)는 페이지 버퍼 회로(410)에 제공하고, 메타 신호(MTS)는 어드레스 디코더(600)에 제공할 수 있다. 디코딩된 커맨드(D_CMD)는 데이터(DATA)의 속성에 관한 메타 정보를 포함할 수 있고, 따라서 메타 신호(MTS)도 메타 정보를 포함할 수 있다. 즉 메모리 컨트롤러(40)는 데이터(DATA)의 액세스 빈도수에 따라 기준 빈도수보다 큰 핫 데이터와 기준 빈도수보다 작은 콜드 데이터를 지정하는 메타 정보를 커맨드(CMD)에 포함시킬 수 있다.
도 10은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 10을 참조하면, 전압 생성기(700)는 고전압 생성기(710) 및 저전압 생성기(730)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(700)는 음전압(negative voltage) 생성기(750)를 더 포함할 수 있다.
고전압 생성기(710)는 제1 제어 신호(CTL1)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS) 및 독출 패스 전압(VRPASS)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(730)는 제2 제어 신호(CTL2)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD,) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(750)는 제3 제어 신호(CTL3)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD'), 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
도 11은 본 발명의 실시예들에 따라 도 4의 제2 반도체 층의 상면을 나타내는 평면도이다.
도 3, 도 4 및 도 11을 참조하면, 제2 반도체 층(L2)은 워드라인(WL)과 평행한 제1 방향의 제1 가상 라인(X0-X0') 및 비트라인(BL)과 평행한 제2 방향의 제2 가상 라인(Y0-Y0')에 의해서 제1 내지 제4 영역(R1~R4)으로 구획될 수 있다.
제1 영역(R1)의 상부에는 제1 매트(MT)가 배치될 수 있고, 제2 영역(R2)의 상부에는 제2 매트(MT2)가 배치될 수 있고, 제3 영역(R3)의 상부에는 제3 매트(MT3)가 배치될 수 있고, 제4 영역(R4)의 상부에는 제4 매트(MT4)가 배치될 수 있다.
제1 영역(R1)에는 제1 어드레스 디코더(601) 및 제1 페이지 버퍼 회로(411)가 배치될 수 있고, 제1 어드레스 디코더(601) 및 제1 페이지 버퍼 회로(411)는 제1 매트(MT1)과 연결될 수 있다. 제2 영역(R2)에는 제2 어드레스 디코더(603) 및 제2 페이지 버퍼 회로(413)가 배치될 수 있고, 제2 어드레스 디코더(603) 및 제2 페이지 버퍼 회로(413)는 제2 매트(MT2)와 연결될 수 있다. 제3 영역(R3)에는 제3 어드레스 디코더(605) 및 제3 페이지 버퍼 회로(415)가 배치될 수 있고, 제3 어드레스 디코더(605) 및 제3 페이지 버퍼 회로(415)는 제3 매트(MT3)와 연결될 수 있다. 제4 영역(R4)에는 제4 어드레스 디코더(607) 및 제4 페이지 버퍼 회로(417)가 배치될 수 있고, 제4 어드레스 디코더(607) 및 제4 페이지 버퍼 회로(417)는 제4 매트(MT4)과 연결될 수 있다. 도 11에서는 제1 내지 제4 영역들(R1 내지 R4) 각각에 하나의 어드레스 디코더 및 하나의 페이지 버퍼 회로가 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 내지 제4 영역들(R1 내지 R4) 각각에는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 배치될 수도 있다.
제2 반도체 층(L2)의 중심 영역에는 제어 회로(500)가 배치될 수 있다. 제어 회로(500)는 제1 내지 제4 어드레스 디코더들(601, 603, 605, 607)과 연결될 수 있고, 제1 내지 제4 페이지 버퍼 회로들(411, 413, 415, 417)과 연결될 수 있다. 도 11에서는, 제어 회로(500)가 제2 반도체 층(L2)의 중심 영역에 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 내지 제4 영역들(R1 내지 R4) 중 적어도 하나에 제어 회로(120)가 배치될 수도 있다.
도 12는 본 발명의 실시예들에 따라 도 4의 제2 반도체 층의 상면을 나타내는 평면도이다.
도 12는 제1 내지 제4 어드레스 디코더들(601, 603, 605, 607) 각각과 제1 내지 제4 페이지 버퍼 회로들(411, 413, 415, 417) 각각이 제1 내지 제4 영역(R1~R4) 각각의 에지부에 인접하게 배치된다는 점이 도 11과 차이가 있다. 따라서 상세한 설명은 생략한다.
도 13은 본 발명의 실시예들에 따라 도 4의 제1 반도체 층을 나타내는 평면도이다.
도 3, 도 4 및 도 13을 참조하면, 제1 반도체 층(L1)의 셀 영역(CR)에는 메모리 셀 어레이(100)가 배치되고, 셀 영역(CR)은 복수의 매트들(MT1, MT2, MT3, MT4)을 포함할 수 있다. 또한, 제1 반도체 층(L1)은 셀 영역(CR)과 제1 방향(D1)으로 인접하게 배치되는 패드 영역(PRG)를 포함할 수 있다. 패드 영역(PRG)은 제1 에지부(EG11)와 제2 에지부(EG12) 사이에서 제2 방향(D2)으로 배치되는 복수의 입출력 패드들(DP1~DPr)과 제1 에지부(EG11)에 인접하게 배치되는 적어도 하나의 파워 패드(GND, EVC)를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 제1 매트를 나타낸다.
도 13 및 도 14를 참조하면, 제1 반도체 층(L1)에는 메모리 셀 어레이(100)가 배치되고, 제1 매트(MT1)는 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)를 포함할 수 있다. 도시된 바와 같이, 제1 매트(MT1)는 제1 및 제2 수직 구조체들(VS1, VS2)로서 형성되는 복수의 메모리 블록들(BLKa~BLKq)을 포함할 수 있다. 메모리 블록들(BLKa~BLKq)은 제2 방향을 따라 배열될 수 있다. 메모리 블록들(BLKa~BLKq) 각각은 제1 서브 블록과 제2 서브 블록을 포함할 수 있다. 메모리 블록(BLKa)은 제1 서브 블록(SBa1)과 제2 서브 블록(SBa2)를 포함할 수 있다.
제1 수직 구조체(VS1)는 메모리 블록들(BLKa~BLKq) 각각의 제1 서브 블록들 및 제2 방향으로 따라 이격되어 배치되는 제1 비아 영역들(EVA11, VA11, VA12, EAV12)을 포함하고, 제2 수직 구조체(VS2)는 메모리 블록들(BLKa~BLKq) 각각의 제2 서브 블록들 및 제2 방향을 따라 이격되어 배치되는 제2 비아 영역들(EVA21, VA21, VA22, EAV22)을 포함할 수 있다. 제1 서브 블록들은 제1 비아 영역들(EVA11, VA11, VA12, EAV12) 사이에 배치되고, 제2 서브 블록들은 제2 비아 영역들(EVA21, VA21, VA22, EAV22) 사이에 배치될 수 있다. 제1 서브 블록들의 제2 방향의 에지들에 인접한 제1 비아 영역들(EVA11, EAV12)은 각각 제1 에지 비아 영역 및 제2 에지 비아 영역이라 호칭될 수 있다. 제2 비아 영역들(EVA21, VA21, VA22, EAV22) 중 제2 서브 블록들의 제2 방향의 에지들에 인접한 제1 비아 영역들(EVA21, EAV22)은 각각 제3 에지 비아 영역 및 제4 에지 비아 영역이라 호칭될 수 있다.
제1 비아 영역들(VA11, VA12)에는, 각각 제1 수직 구조체(VS1)를 관통하여 제1 페이지 버퍼(411)에 접속되는 하나 이상의 제1 관통 홀 비아가 배치될 수 있다. 또한, 제2 비아 영역들(VA11, VA12)은, 각각 제2 수직 구조체(VS2)를 관통하여 제2 페이지 버퍼(413)에 접속되는 하나 이상의 제2 관통 홀 비아가 배치될 수 있다. 제1 및 제2 에지 비아 영역들(EVA11, EVA12) 각각에는 제1 서브 블록들 중 적어도 하나를 제2 어드레스 디코더(603)와 전기적으로 연결하는 하나 이상의 에지 관통 홀 비아가 배치될 수 있다. 또한 제3 및 제4 에지 비아 영역들(EVA21, EVA22) 각각에는 제2 서브 블록들 중 적어도 하나를 제1 어드레스 디코더(601)와 전기적으로 연결하는 하나 이상의 에지 관통 홀 비아가 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 도 14의 Ⅵ-Ⅵ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 15를 참조하면, 제2 반도체 층(L2)은 하부기판(L_SUB), 하부기판(L_SUB)에 형성된 제2 어드레스 디코더(603) 및 제2 페이지 버퍼 회로(413)를 포함할 수 있다. 또한, 제2 반도체 층(L2)은, 제2 어드레스 디코더(603)와 전기적으로 연결된 제1 하부 컨택(LMC1)들, 제1 하부 컨택(LMC1)들과 전기적으로 연결된 제1 하부 도전 라인(PM1) 및 복수의 제1 하부 컨택(LMC1)들과 제1 하부 도전 라인(PM1)을 덮는 하부 절연층(IL1)을 포함할 수 있다.
제2 어드레스 디코더(603) 및 제2 페이지 버퍼 회로(413)는 각각 하부기판(L_SUB) 상의 일부 영역에 형성될 수 있다. 즉, 복수의 트랜지스터(TR)들이 하부기판(L_SUB) 상에 형성되어, 제2 어드레스 디코더(603) 및/또는 제2 페이지 버퍼 회로(413)를 구성할 수 있다.
제1 반도체 층(L1)은 제1 상부기판(U_SUB_1), 제2 상부기판(U_SUB_2), 제1 상부기판(U_SUB_1) 상에 배치된 제1 수직 구조체(VS1) 및 제2 상부기판(U_SUB_2) 상에 배치된 제2 수직 구조체(VS2)를 포함할 수 있다. 또한, 제1 반도체 층(L1)은 제1 수직 구조체(VS1)와 전기적으로 연결되는 제1 상부 컨택(UMC1)들, 제1 비트라인들(BL_1), 제1 에지 컨택(EC1)들 및 복수의 제1 상부 도전 라인(UPM1)들을 포함할 수 있다. 제1 반도체 층(L1)은 제2 수직 구조체(VS2)와 전기적으로 연결되는 복수의 제2 상부 컨택(UMC2)들, 제2 비트라인들(BL_2), 제2 에지 컨택(EC2)들 및 제2 상부 도전라인(UPM2)들을 포함할 수 있다. 제1 반도체 층(L1)은 제1 및 제2 수직 구조체들(VS1, VS2)와 각종 도전라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.
제1 및 제2 상부기판들(U_SUB_1, U_SUB_2) 각각은 제1 및 제2 게이트 도전층들(GS_1, GS_2)을 지지하는 지지층일 수 있다. 제1 및 제2 상부기판들(U_SUB_1, U_SUB_2)은, 예를 들어 베이스 기판으로 명명될 수도 있다.
제1 수직 구조체(VS1)는 제1 상부기판(U_SUB_1) 상에 배치된 제1 게이트 도전층들(GS_1), 제1 게이트 도전층들(GS_1)을 관통하여 제1 상부기판(U_SUB_1)의 상면에 제3 방향으로 연장되는 복수의 필라들(P1)을 포함할 수 있다. 제1 게이트 도전층들(GS_1)은 그라운드 선택 라인(GSL_1), 워드라인들(WL1_1~WL4_1) 및 스트링 선택 라인(SSL_1)을 포함할 수 있다. 제1 상부기판(U_SUB_1) 상에 그라운드 선택 라인(GSL_1), 워드라인들(WL1_1~WL4_1)및 스트링 선택 라인(SSL_1)이 순차적으로 형성될 수 있으며, 제1 게이트 도전층들(GS_1) 각각의 하부 또는 상부에는 절연층(52)이 배치될 수 있다. 도 14에서 제1 및 제2 수직 구조체들(VS1, VS2)는 대응되는 구성을 구비하므로, 제2 수직 구조체(VS2)의 구성 중 제1 수직 구조체(VS1)와 대응, 중복되는 구성에 대한 설명은 생략한다.
복수의 필라(P1)들은 표면 층(surface layer)(S1) 및 내부(I)를 포함할 수 있다. 구체적으로, 각 필라(P1)의 표면 층(S1)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다.
예를 들어, 접지 선택 라인(GSL_1)과 접지 선택 라인(GSL_1)에 인접한 표면층(S1) 부분은 접지 선택 트랜지스터(도 6의 GST)를 구성할 수 있다. 또한, 워드라인들(WL1_1~WL4_1)과 워드라인들(WL1_1~WL4_1)에 인접한 표면 층(S1) 부분은 메모리 셀 트랜지스터들(도 6의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인(SSL_1)과 스트링 선택 라인(SSL1)에 인접한 표면층(S1) 부분은 스트링 선택 트랜지스터(도 6의 SST)를 구성할 수 있다.
필라(P1) 상에 드레인 영역(DR1)이 형성될 수 있다. 예를 들어, 드레인 영역(DR1)은 제1상부 컨택(UMC1)을 통해 제1 비트라인(BL_1)과 전기적으로 연결될 수 있다. 드레인 영역(DR1)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR1)의 상면과 동일한 레벨 상에 형성될 수 있다.
제1 수직 구조체(VS1)는 엣지 영역(EG1)을 포함할 수 있다. 도시된 바와 같이, 엣지 영역(EG1)의 단면은 계단형 패드 구조물을 형성할 수 있다. 계단형 패드 구조물은, "워드라인 패드"로 지칭될 수 있다. 엣지 영역(EG1)에는 복수의 제1 엣지 컨택(EC1)들이 접속될 수 있으며, 제1 엣지 컨택(EC1)들을 통해 제2 어드레스 디코더(603) 등의 주변회로로부터 전기적 신호를 제공받을 수 있다. 일 예로, 제1 수직 구조체(VS1), 제1 상부기판(U_SUB_1) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 컨택 플러그(MCP1)는, 일 측이 제1 하부 도전라인(PM1)에 접속되고 다른 일 측이 제1 상부 도전라인(UPM1)을 통해 엣지 영역(EG1)과 전기적으로 연결될 수 있다.
또한, 도시되지는 않았으나, 제1 엣지 컨택(EC1)들 중 적어도 일부는, 제1 및 제2 상부기판(U_SUB_1, U_SUB_2)사이에서 제3 방향으로 제1 및 제2 반도체 층(L1, L2)의 일부를 관통하고 일 측이 하부 도전라인(예를 들어, PM1)에 접속되는 컨택 플러그와 전기적으로 연결될 수 있다.
도 16은 도 14의 Ⅶ-Ⅶ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다. 구체적으로, 도 16은 제1 반도체 층(L1)에 구비된 제2 비아 영역들(VA11, VA12)과 오버랩되는 제2 반도체 층(L2)의 단면도일 수 있다. 도 16에 개시된 구성 중, 도 15와 비교하여 중복되는 설명은 피하기로 한다.
도 16을 참조하면, 제1 비아영역(VA11)은, 제1 수직 구조체(VS1), 제1 상부기판(U_SUB_1) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 복수의 관통 홀 비아(THV1)들이 배치될 수 있다. 관통 홀 비아(THV1)들 각각은 절연막 패턴(IP4) 및 전도성 패턴(MP4)을 포함할 수 있다. 제2 비아영역(VA21)은, 제2 수직 구조체(VS2), 제2 상부기판(U_SUB_2) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 복수의 관통 홀 비아(THV2)들이 배치될 수 있다. 관통 홀 비아(THV2)들 각각은 절연막 패턴(IP3) 및 전도성 패턴(MP3)을 포함할 수 있다.
도 16에 도시된 바와 같이, 관통 홀 비아(THV2)는 제2 페이지 버퍼(413)와 제2 상부컨택(UMC2)을 전기적으로 연결할 수 있고, 관통 홀 비아(THV1)는 제2 페이지 버퍼(413)와 제1 상부컨택(UMC1)을 전기적으로 연결할 수 있다. 제1 상부컨택(UMC1)은 제1 비트라인(BL_1)과 접속된 컨택일 수 있다. 제2 상부컨택(UMC2)은 제2 비트라인(BL_2)과 접속된 컨택일 수 있다. 즉, 제1 비트라인(BL_1)들은 제1 비아영역(VA_11)에 배치된 복수의 관통 홀 비아(THV1)들을 통해, 제2 반도체 층(L2)에 형성된 제2 페이지 버퍼(413)와 전기적으로 연결될 수 있고, 제2 비트라인(BL_2)들은 제2 비아영역(VA_21)에 배치된 복수의 관통 홀 비아(THV2)들을 통해, 제2 반도체 층(L2)에 형성된 제2 페이지 버퍼(413)와 전기적으로 연결될 수 있다. 실시예에 있어서, 제1 비아영역(VA11)의 엣지 영역(EG_V1)과 제2 비아영역(VA21)의 엣지 영역(EG_V2)에는 컨택 등의 도전 패턴들이 형성되지 않을 수 있다.
실시예에 있어서, 도 14 내지 도 16에서 제1 상부기판(U_SUB_1) 및 제2 상부기판(U_SUB_2)은 서로 연결되어 하나의 상부 기판을 형성할 수 있고, 이에 따라 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)도 서로 연결되어 하나의 수직 구조체를 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 17을 참조하면, 셀 영역(CR)은 복수의 매트들(MT11, MT12, MT13, MT14)을 포함하고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리에 따라 제1 매트(MT11)와 제2 매트(MT12)는 서로 다른 개수의 비아 영역들을 포함할 수 있고, 제3 매트(MT13)와 제4 매트(MT14)는 서로 다른 개수의 비아 영역들을 포함할 수 있다.
패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이내인 제1 매트(MT11)는 제1 개수의 비아 영역들(VA11a, VA11b)을 포함할 수 있고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이상인 제2 매트(MT12)는 제2 개수의 비아 영역들(VA12a, VA12b, VA12c, VA12d)을 포함할 수 있다. 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이내인 제3 매트(MT13)는 제1 개수의 비아 영역들(VA13a, VA13b)을 포함할 수 있고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이상인 제4 매트(MT14)는 제2 개수의 비아 영역들(VA14a, VA14b, VA14c, VA14d)을 포함할 수 있다. 여기서 제2 개수는 제1 개수보다 클 수 있다. 매트들(MT11, MT12, MT13, MT14) 각각에 포함되는 비아 영역들의 개수는 파워 및 신호 공급이 필요량에 기초하여 결정되거나 패드 영역(PRG)을 기준으로 상부 파워 라인의 저항에 의한 전압 강하의 대소 여부에 기초하여 결정될 수 있다.
도 18는 본 발명의 실시예들에 따른 도 17의 VIII-VIII' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 18을 참조하면, 제1 반도체 층(L1)에는 메탈 영역(UMR)이 형성되고, 메탈 영역(UMR) 상부에 패드 영역(PRG)과 파워/신호 전달 영역(PW/SG)영역이 형성된다. 또한 패드 영역(PGR)으로부터 제1 방향(D1)으로의 거리에 따라 매트 경계(MTBR)를 기준으로 하여 서로 다른 개수의 관통 홀 비아들(THVa~THVf)가 형성된다. 관통 홀 비아(THVb)는 하부 도전 라인(PM51)을 통하여 제2 어드레스 디코더(603)에 연결되고, 관통 홀 비아(THVc)는 하부 도전 라인(PM51)을 통하여 제2 어드레스 디코더(603)에 연결될 수 있다. 관통 홀 비아(THVd)는 하부 도전 라인(PM53)에 연결되고, 관통 홀 비아(THVe)는 하부 도전 라인(PM54)에 연결되고, 관통 홀 비아(THVf)는 하부 도전 라인(PM55)을 통하여 제2 페이지 버퍼 회로(413)에 연결될 수 있다. 통 홀 비아(THVf)는 절연막 패턴(IP3) 및 전도성 패턴(MP3)을 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 19를 참조하면, 셀 영역(CR)은 복수의 매트들(MT21, MT22, MT23, MT24)을 포함하고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리에 따라 제1 매트(MT21)와 제2 매트(MT22)는 서로 다른 개수의 비아 영역들을 포함할 수 있고, 제3 매트(MT23)와 제4 매트(MT24)는 서로 다른 개수의 비아 영역들을 포함할 수 있다.
패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이내인 제1 매트(MT21)는 제1 개수의 비아 영역들(VA21a, VA21b, VA21c, VA21d)을 포함할 수 있고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이상인 제2 매트(MT22)는 제2 개수의 비아 영역들(VA22a, VA22)을 포함할 수 있다. 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이내인 제3 매트(MT23)는 제1 개수의 비아 영역들(VA23a, VA23b, VA23c, VA23d)을 포함할 수 있고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이상인 제4 매트(MT24)는 제2 개수의 비아 영역들(VA24a, VA24b)을 포함할 수 있다. 여기서 제2 개수는 제1 개수보다 작을 수 있다. 도 3의 제어 회로(500)는 액세스 빈도수에 기초하여 핫 데이터는 제1 매트(MT21) 또는 제3 매트(MT23)에 저장하고, 콜드 데이터는 제2 매트(MT22) 또는 제4 매트(MT24)에 저장할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 20을 참조하면, 셀 영역(CR)은 복수의 매트들(MT31, MT32, MT33, MT34)을 포함하고, 복수의 매트들(MT31, MT32, MT33, MT34) 각각은 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리에 따라 제1 타일(TL11, TL21, TL31, TL41) 및 제2 타일(TL12, TL22, TL32, TL42)로 구분되고, 제1 타일들(TL11, TL21, TL31, TL32) 각각과 및 제2 타일들(TL12, TL22, TL32, TL42)각각은 서로 다른 개수의 비아 영역들을 포함할 수 있다.
예들 들어, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d2) 이내인 제1 타일(TL11)는 제1 개수의 비아 영역들(VA31a, VA31b)을 포함할 수 있고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이상인 제2 타일(TL12)는 제2 개수의 비아 영역들(VA32a, VA32b, VA32c, VA32d)을 포함할 수 있다. 제1 타일들(TL21, TL31, TL41) 각각은 제1 개수의 비아 영역들을 포함할 수 있고, 제2 타일들(TL22, TL32, TL42) 각각은 제2 개수의 비아 영역들을 포함할 수 있다. 제1 타일(TL11)과 제2 타일(TL12)에 포함되는 비아 영역들의 개수는 파워 및 신호 공급이 필요량에 기초하여 결정되거나 패드 영역(PRG)을 기준으로 상부 파워 라인의 저항에 의한 전압 강하의 대소 여부에 기초하여 결정될 수 있다.
도 21은 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 21을 참조하면, 셀 영역(CR)은 복수의 매트들(MT31a, MT32a, MT33a, MT34a)을 포함하고, 복수의 매트들(MT31a, MT32a, MT33a, MT34a) 각각은 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리에 따라 제1 타일(TL11a, TL21a, TL31a, TL41a) 및 제2 타일(TL12a, TL22a, TL32a, TL42a)로 구분되고, 제1 타일들(TL11a, TL21a, TL31a, TL32a) 각각과 및 제2 타일들(TL12a, TL22a, TL32a, TL42a)각각은 서로 다른 개수의 비아 영역들을 포함할 수 있다.
예들 들어, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d2) 이내인 제1 타일(TL11a)는 제1 개수의 비아 영역들(VA33a, VA33b, VA33c, VA33d)을 포함할 수 있고, 패드 영역(PRG)로부터의 제1 방향(D1)으로의 거리가 기준 거리(d1) 이상인 제2 타일(TL12a)는 제2 개수의 비아 영역들(VA34a, VA34b)을 포함할 수 있다. 제1 타일들(TL21a, TL31a, TL41a) 각각은 제1 개수의 비아 영역들을 포함할 수 있고, 제2 타일들(TL22a, TL32a, TL42a) 각각은 제2 개수의 비아 영역들을 포함할 수 있다. 제어 회로(500)는 핫 데이터는 제1 타일(TL11a)에 저장하고 콜드 데이터는 제2 타일(TL12a)에 저장할 수 있다.
도 22는 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 22를 참조하면, 셀 영역(CR)은 복수의 매트들(MT41, MT41, MT43, MT44)을 포함하고, 패드 영역(PRG)은 제1 에지부(EG11)에 인접하게 배치되는 적어도 하나의 파워 패드(761, 763)를 포함한다. 파워 패드(761)를 통하여 접지 전압(GND)이 공급될 수 있고, 파워 패드(763)를 통하여 전원 전압(EVC)이 공급될 수 있다. 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 매트(MT41)와 매트(MT43)는 서로 다른 개수의 비아 영역들을 포함하고, 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 매트(MT42)와 매트(MT44)는 서로 다른 개수의 비아 영역들을 포함할 수 있다.
파워 패드(763) 또는 제1 에지부(EG11)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이내인 매트(MT43)는 제1 개수의 비아 영역들(VA43a, VA43b)을 포함하고, 파워 패드(763)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이상인 매트(MT41)는 제2 개수의 비아 영역들(VA41a, VA41b, VA41c, VA41d)을 포함할 수 있다. 파워 패드(763)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이내인 매트(MT44)는 제1 개수의 비아 영역들(VA44a, VA44b)을 포함하고, 파워 패드(763)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이상인 매트(MT43)는 제2 개수의 비아 영역들(VA44a, VA44b, VA44c, VA44d)을 포함할 수 있다. 여기서 제1 개수는 제2 개수보다 작을 수 있다.
도 23은 본 발명의 실시예들에 따른 도 13의 복수의 매트들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 23를 참조하면, 셀 영역(CR)은 복수의 매트들(MT51, MT52, MT53, MT54)을 포함하고, 패드 영역(PRG)은 제1 에지부(EG11)에 인접하게 배치되는 적어도 하나의 파워 패드(761, 763)를 포함한다. 파워 패드(761)를 통하여 접지 전압(GND)이 공급될 수 있고, 파워 패드(763)를 통하여 전원 전압(EVC)이 공급될 수 있다. 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 매트(MT51)와 매트(MT53)는 서로 다른 개수의 비아 영역들을 포함하고, 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 매트(MT52)와 매트(MT54)는 서로 다른 개수의 비아 영역들을 포함할 수 있다.
파워 패드(763) 또는 제1 에지부(EG11)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이내인 매트(MT53)는 제1 개수의 비아 영역들(VA53a, VA53b, VA53c, VA53d)을 포함하고, 파워 패드(763)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이상인 매트(MT51)는 제2 개수의 비아 영역들(VA51a, VA51b)을 포함할 수 있다. 파워 패드(763)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이내인 매트(MT54)는 제1 개수의 비아 영역들(VA54a, VA54b, VA54c, VA54d)을 포함하고, 파워 패드(763)로부터 제2 방향(D2)으로의 거리가 기준 거리(d3) 이상인 매트(MT53)는 제2 개수의 비아 영역들(VA54a, VA54b)을 포함할 수 있다. 여기서 제1 개수는 제2 개수보다 클 수 있다.
제어 회로(500)는 핫 데이터는 매트(MT53) 또는 매트(MT54)에 저장하고 콜드 데이터는 매트(MT51) 또는 매트(MT51)에 저장할 수 있다.
도 24는 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 실시예를 나타낸다.
도 24를 참조하면, 셀 영역(CR)은 복수의 매트들(MT61, MT62, MT63, MT64)을 포함하고, 패드 영역(PRG)은 제1 에지부(EG11)에 인접하게 배치되는 적어도 하나의 파워 패드(761, 763)를 포함한다. 파워 패드(761)를 통하여 접지 전압(GND)이 공급될 수 있고, 파워 패드(763)를 통하여 전원 전압(EVC)이 공급될 수 있다.
매트(MT61)는 제1 타일(TL51)과 제2 타일(TL52)로 구분되고, 매트(MT62)는 제1 타일(TL61)과 제2 타일(TL62)로 구분되고, 매트(MT63)는 제1 타일(TL71)과 제2 타일(TL72)로 구분되고, 매트(MT64)는 제1 타일(TL81)과 제2 타일(TL82)로 구분될 수 있다. 여기서, 매트(MT63)는 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 제1 타일(TL71)과 제2 타일(TL72)로 구분되고 매트(MT64)는 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 제1 타일(TL81)과 제2 타일(TL82)로 구분될 수 있다.
제2 방향(D2)으로의 거리가 제1 기준 거리(d41) 이내인 타일(TL72)은 제1 개수의 비아 영역들(VA81a, VA81b)을 포함하고, 타일(TL82)도 제1 개수의 비아 영역들을 포함할 수 있다. 제2 방향(D2)으로의 거리가 제1 기준 거리(d41) 이상이고, 제2 기준 거리(d42) 이내인 타일(TL71)은 제2 개수의 비아 영역들(VA71a, VA71b, VA71c)을 포함하고, 타일(TL81)도 제2 개수의 비아 영역들을 포함할 수 있다. 제2 방향(D2)으로의 거리가 제2 기준 거리(d42) 이상인 타일(TL51)은 제3 개수의 비아 영역들(VA61a, VA61b, VA61c, VA61d)을 포함하고, 타일들(TL52, TL61, TL62) 각각도 제3 개수의 비아 영역들을 포함할 수 있다. 여기서 제2 개수는 제1 개수보다 크고, 제3 개수는 제2 개수보다 클 수 있다.
도 25는 본 발명의 실시예들에 따른 도 13의 복수의 매트들 각각에 포함되는 타일들이 서로 다른 개수의 비아 영역들을 포함하는 다른 실시예를 나타낸다.
도 25를 참조하면, 셀 영역(CR)은 복수의 매트들(MT61a, MT62a, MT63a, MT64a)을 포함하고, 패드 영역(PRG)은 제1 에지부(EG11)에 인접하게 배치되는 적어도 하나의 파워 패드(761, 763)를 포함한다. 파워 패드(761)를 통하여 접지 전압(GND)이 공급될 수 있고, 파워 패드(763)를 통하여 전원 전압(EVC)이 공급될 수 있다.
매트(MT61a)는 제1 타일(TL51a)과 제2 타일(TL52a)로 구분되고, 매트(MT62a)는 제1 타일(TL61a)과 제2 타일(TL62a)로 구분되고, 매트(MT63a)는 제1 타일(TL71a)과 제2 타일(TL72a)로 구분되고, 매트(MT64a)는 제1 타일(TL81a)과 제2 타일(TL82a)로 구분될 수 있다. 여기서, 매트(MT63a)는 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 제1 타일(TL71a)과 제2 타일(TL72a)로 구분되고 매트(MT64a)는 파워 패드(763)로부터의 제2 방향(D2)으로의 거리에 따라 제1 타일(TL81a)과 제2 타일(TL82a)로 구분될 수 있다.
제2 방향(D2)으로의 거리가 제1 기준 거리(d41) 이내인 타일(TL72a)은 제1 개수의 비아 영역들(VA82a, VA82b, VA82c, VA82d)을 포함하고, 타일(TL82a)도 제1 개수의 비아 영역들을 포함할 수 있다. 제2 방향(D2)으로의 거리가 제1 기준 거리(d41) 이상이고, 제2 기준 거리(d42) 이내인 타일(TL71a)은 제2 개수의 비아 영역들(VA72a, VA72b, VA72c)을 포함하고, 타일(TL81a)도 제2 개수의 비아 영역들을 포함할 수 있다. 제2 방향(D2)으로의 거리가 제2 기준 거리(d42) 이상인 타일(TL51a)은 제3 개수의 비아 영역들(VA62a, VA62b)을 포함하고, 타일들(TL52a, TL61a, TL62a) 각각도 제3 개수의 비아 영역들을 포함할 수 있다. 여기서 제1 개수는 제2 개수보다 크고, 제2 개수는 제2 개수보다 클 수 있다.
제어 회로(500)는 핫 데이터는 타이들(TL72a, TL82a)에 저장하고, 콜드 데이터는 매트들(MT61a, MT62a)의 타일들에 저장할 수 있다.
도 26은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 26에서는 설명의 편의를 위하여 제1 매트(MT1)와 제2 매트(MT2)를 함께 도시한다.
도 26을 참조하면, 어드레스 디코더(600)는 디코더(610), 제1 스위치 회로(620) 및 제2 스위치 회로(630)를 포함할 수 있다. 제1 스위치 회로(620)는 도 11의 제1 어드레스 디코더(601)에 포함될 수 있고, 제2 스위치 회로(630)는 도 11의 제2 어드레스 디코더(603)에 포함될 수 있다.
디코더(610)는 어드레스(ADDR)와 메타 신호(MTS)를 수신하고, 어드레스(ADDR)와 메타 신호(MTS)가 지시하는 매트에 따라 제1 매트(MT1)를 선택하는 제1 매트 선택 신호(MSS1)와 제2 매트(MT2)를 선택하는 제2 매트 선택 신호(MSS2)를 생성할 수 있다. 디코더(610)는 제1 매트 선택 신호(MSS1)와 제2 매트 선택 신호(MSS2)를 제1 스위치 회로(620) 및 제2 스위치 회로(630)에 각각 제공할 수 있다.
제1 스위치 회로(620) 및 제2 스위치 회로(630)는 전압 생성기(700)에 연결되는 선택 라인들(SIs)에 연결될 수 있다. 제1 스위치 회로(620)는 제1 매트(MT1)와 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 적어도 하나의 접지 선택 라인(GSL)을 통하여 연결될 수 있다. 제1 스위치 회로(630)는 제2 매트(MT2)와 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 적어도 하나의 접지 선택 라인(GSL)을 통하여 연결될 수 있다.
제1 스위치 회로(620)는 선택 라인들(SIs) 및 제1 매트(MT1)의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 접지 선택 라인(GSL) 각각과 연결되는 복수의 패스 트랜지스터들(PT11~PT14) 및 스위치 컨트롤러(621)를 포함할 수 있다. 스위치 컨트롤러(621)는 제1 매트 선택 신호(MSS1)에 응답하여 패스 트랜지스터들(PT11~PT14)의 턴-온과 턴-오프를 제어할 수 있다.
제2 스위치 회로(630)는 선택 라인들(SIs) 및 제2 매트(MT2)의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 접지 선택 라인(GSL) 각각과 연결되는 복수의 패스 트랜지스터들(PT21~PT24) 및 스위치 컨트롤러(631)를 포함할 수 있다. 스위치 컨트롤러(631)는 제2 매트 선택 신호(MSS2)에 응답하여 패스 트랜지스터들(PT21~PT24)의 턴-온과 턴-오프를 제어할 수 있다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(solid state drive; SSD)를 나타내는 블록도이다.
도 27을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
SSD 제어기(1200)는 복수의 채널들(CH1, CH2, CH3, ..., CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(error correction circuit; ECC)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 SSD 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치일 수 있으며, 옵션적으로 외부 고전압(VPP)을 제공받을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제1 방향으로 연장되는 복수의 워드라인들 및 제2 방향으로 연장되는 복수의 비트라인들이 배열되는 상부 기판, 상기 상부 기판 상에 배치되며, 복수의 메모리 블록들을 구비하는 수직 구조체를 포함하는 메모리 셀 어레이가 형성된 제1 반도체 층;
    하부 기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 배치되고, 상기 메모리 셀 어레이를 제어하는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 형성되는 제2 반도체 층;
    외부로부터의 커맨드 및 어드레스에 기초하여 상기 어드레스 디코더들 및 상기 페이지 버퍼들을 제어하는 제어 회로; 및
    상기 제1 반도체 층과 제1 방향으로 인접하게 배치되며, 상기 제2 방향으로 연장되는 패드 영역을 포함하고,
    상기 수직 구조체는 상기 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함하고,
    상기 메모리 셀 어레이는 상기 비트라인들 중 서로 다른 비트라인에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들은 상기 패드 영역으로부터 상기 제1 방향으로의 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 매트들은 적어도 제1 매트 및 제2 매트를 포함하고,
    상기 제1 매트는 상기 제1 방향으로의 거리가 기준 거리 이내이고,
    상기 제2 매트는 상기 제1 방향으로의 거리가 상기 기준 거리 이상이고,
    상기 제1 매트는 제1 개수의 상기 비아 영역들을 포함하고,
    상기 제2 매트는 제2 개수의 상기 비아 영역들을 포함하고,
    상기 제1 개수는 상기 제2 개수는 서로 다른 비휘발성 메모치 장치.
  3. 제2항에 있어서,
    상기 제1 개수는 상기 제2 개수보다 크고,
    상기 제어 회로는 상기 외부로부터의 액세스 빈도수에 기초하여 상기 액세스 빈도수가 기준 빈도수보다 높은 핫 데이터와 상기 액세스 빈도수가 상기 기준 빈도수보다 낮은 콜드 데이터를 상기 제1 매트와 상기 제2 매트에 선택적으로 저장하고,
    상기 제어 회로는 상기 핫 데이터는 상기 제1 매트에 저장하고, 상기 콜드 데이터는 상기 제2 매트에 저장하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 관통 홀 비아들 중 적어도 제1 일부는 상기 비트라인들 중 적어도 일부와 상기 페이지 버퍼 회로들 중 적어도 일부를 연결하고, 상기 관통 홀 비아들 중 적어도 제2 일부는 상기 워드라인들 중 적어도 일부와 상기 어드레스 디코더들 중 적어도 일부를 연결하고,
    상기 제2 반도체 층은, 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 한 지점에서 서로 교차하는 상기 제1 방향 및 상기 제2 방향의 2 개의 가상 라인들에 의하여 구획되는 제1 내지 제 4 영역들을 포함하고,
    상기 제1 및 제2 영역들은 상기 제1 방향으로 인접하고, 상기 제2 및 상기 제3 영역들은 상기 제2 방향으로 인접하고,
    상기 페이지 버퍼 회로들은 상기 제1 내지 제4 영역들 내에 각각 배치된 제1 내지 제4 페이지 버퍼 회로들을 포함하는 비휘발성 메모리 장치.
  5. 제1 방향으로 연장되는 복수의 워드라인들 및 제2 방향으로 연장되는 복수의 비트라인들이 배열되는 상부 기판, 상기 상부 기판 상에 배치되며, 복수의 메모리 블록들을 구비하는 수직 구조체를 포함하는 메모리 셀 어레이가 형성된 제1 반도체 층;
    하부 기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 배치되고, 상기 메모리 셀 어레이를 제어하는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 형성되는 제2 반도체 층;
    외부로부터의 커맨드 및 어드레스에 기초하여 상기 어드레스 디코더들 및 상기 페이지 버퍼들을 제어하는 제어 회로; 및
    상기 제1 반도체 층과 제1 방향으로 인접하게 배치되며, 상기 제2 방향으로 연장되는 패드 영역을 포함하고,
    상기 수직 구조체는 상기 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함하고,
    상기 관통 홀 비아들 중 적어도 제1 일부는 상기 비트라인들 중 적어도 일부와 상기 페이지 버퍼 회로들 중 적어도 일부를 연결하고, 상기 관통 홀 비아들 중 적어도 제2 일부는 상기 워드라인들 중 적어도 일부와 상기 어드레스 디코더들 중 적어도 일부를 연결하고,
    상기 메모리 셀 어레이는 상기 비트라인들 중 서로 다른 비트라인에 대응되는 복수의 매트들을 포함하고,
    상기 복수의 매트들 각각은 상기 패드 영역으로부터 상기 제1 방향으로의 거리에 따라 구분되는 제1 타일 및 제2 타일을 포함하고,
    상기 제1 타일 및 상기 제2 타일은 상기 제1 방향으로부터의 상기 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함하는 비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 타일은 상기 제1 방향으로의 거리가 기준 거리 이내이고,
    상기 제2 타일은 상기 제1 방향으로의 거리가 상기 기준 거리 이상이고,
    상기 제1 타일은 제1 개수의 상기 비아 영역들을 포함하고,
    상기 제2 타일은 제2 개수의 상기 비아 영역들을 포함하고,
    상기 제1 개수는 상기 제2 개수와는 다른 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 개수는 상기 제2 개수보다 크고,
    상기 제어 회로는 상기 외부로부터의 액세스 빈도수에 기초하여 상기 액세스 빈도수가 기준 빈도수보다 높은 핫 데이터를 상기 제1 타일에 저장하고 상기 액세스 빈도수가 상기 기준 빈도수보다 낮은 콜드 데이터를 상기 제2 타일에 저장하는 비휘발성 메모리 장치.
  8. 제1 방향으로 연장되는 복수의 워드라인들 및 제2 방향으로 연장되는 복수의 비트라인들이 배열되는 상부 기판, 상기 상부 기판 상에 배치되며, 복수의 메모리 블록들을 구비하는 수직 구조체를 포함하는 메모리 셀 어레이가 형성된 제1 반도체 층;
    하부 기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 배치되고, 상기 메모리 셀 어레이를 제어하는 복수의 어드레스 디코더들 및 복수의 페이지 버퍼 회로들이 형성되는 제2 반도체 층;
    외부로부터의 커맨드 및 어드레스에 기초하여 상기 어드레스 디코더들 및 상기 페이지 버퍼들을 제어하는 제어 회로; 및
    상기 제1 반도체 층과 제1 방향으로 인접하게 배치되며, 상기 제2 방향으로 연장되며, 복수의 입출력 패드들 및 적어도 하나의 파워 패드가 형성되는 패드 영역을 포함하고,
    상기 수직 구조체는 상기 수직 구조체를 관통하는 하나 이상의 관통 홀 비아가 배치되며 상기 제2 방향으로 이격되는 복수의 비아 영역들을 포함하고,
    상기 적어도 하나의 파워 패드는 상기 패드 영역의 제1 에지부에 인접하게 형성되고,
    상기 메모리 셀 어레이는 상기 비트라인들 중 서로 다른 비트라인에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들은 상기 적어도 하나의 파워 패드로부터의 상기 제2 방향으로의 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 매트들은 적어도 제1 매트 및 제2 매트를 포함하고,
    상기 제1 매트는 상기 제2 방향으로의 거리가 제1 기준 거리 이내이고,
    상기 제2 매트는 상기 제2 방향으로의 거리가 상기 제1 기준 거리 이상이고,
    상기 제1 매트는 제1 개수의 상기 비아 영역들을 포함하고,
    상기 제2 매트는 제2 개수의 상기 비아 영역들을 포함하고,
    상기 제1 개수는 상기 제2 개수와는 다른 비휘발성 메모치 장치.
  10. 제8항에 있어서,
    상기 복수의 매트들은 적어도 제1 매트 및 제2 매트를 포함하고,
    상기 제1 매트는 상기 제2 방향으로의 거리가 제1 기준 거리 이내이고,
    상기 제2 매트는 상기 제2 방향으로의 거리가 상기 제1 기준 거리 이상이고,
    상기 제1 매트는 상기 제2 방향으로 상기 거리에 따라 서로 다른 개수의 상기 비아 영역들을 포함하는 제1 타일과 제2 타일로 구분되고,
    상기 제2 매트는 상기 제2 방향으로의 상기 거리에 따라 제3 타일과 제2 타일로 구분되고,
    상기 제1 타일은 상기 제1 방향으로의 상기 거리가 제2 기준 거리 이내이고,
    상기 제2 타일은 상기 제2 방향으로의 거리가 상기 제2 기준 거리 이상이고, 상기 제1 타일은 제1 개수의 상기 비아 영역들을 포함하고,
    상기 제2 타일을 제2 개수의 상기 비아 영역들을 포함하고,
    상기 제3 타일 및 상기 제4 타일 각각은 제3 개수의 상기 비아 영역들을 포함하고,
    상기 제1 개수, 상기 제2 개수 및 상기 제3 개수는 서로 다른 비휘발성 메모리 장치.
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