CN112908386A - 非易失性存储器装置 - Google Patents

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南尚完
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Abstract

一种非易失性存储器装置包括第一半导体层、第二半导体层、控制电路和焊盘区域，第一半导体层包括上基板和存储器单元阵列，在上基板中设置有在第一方向上延伸的字线和在第二方向上延伸的位线。存储器单元阵列包括位于上基板上的竖直结构，并且该竖直结构包括存储器块。第二半导体层包括下基板，该下基板包括地址解码器和页缓冲器电路。竖直结构包括其中设置有一个或多个贯穿孔通孔的通孔区域，并且通孔区域在第二方向上间隔开。存储器单元阵列包括与位线中的不同位线对应的垫。至少两个垫根据在第一方向上距焊盘区域的距离包括不同数量的通孔区域。

Description

非易失性存储器装置
相关申请的交叉引用
本专利申请要求2019年11月19日提交于韩国知识产权局(KIPO)的韩国专利申请No.10-2019-0148349的优先权，其公开内容整体以引用方式并入本文中。
技术领域
本发明构思的示例性实施例总体上涉及存储器装置，更具体地，涉及非易失性存储器装置。
背景技术
半导体存储器装置可以是易失性或非易失性的。闪存装置通常是非易失性半导体存储器装置。闪存装置可用作信息设备的语音和图像数据存储介质，诸如计算机、蜂窝电话、个人数字助理(PDA)、数字相机、手持个人计算机(PC)等。
最近，已研究了具有三维堆叠的存储器单元的非易失性存储器装置以改进非易失性存储器装置的完整性。随着信息通信装置被开发为具有许多功能，用于这种装置的存储器可能需要大容量和高集成度。随着存储器单元尺寸减小以实现高集成度，包括在存储器装置中的操作电路和/或布线的结构复杂度可能使电特性劣化。
发明内容
根据本发明构思的示例性实施例，一种非易失性存储器装置包括第一半导体层、第二半导体层、控制电路和焊盘区域。第一半导体层包括上基板和存储器单元阵列，在上基板中设置有在第一方向上延伸的多条字线以及在与第一方向垂直的第二方向上延伸的多条位线，存储器单元阵列包括位于上基板上的竖直结构，其中，竖直结构包括多个存储器块。第二半导体层在与第一方向和第二方向垂直的第三方向上设置在第一半导体层下方，并且包括下基板，该下基板包括被配置为控制存储器单元阵列的多个地址解码器和多个页缓冲器电路。控制电路响应于来自外部装置的命令和地址而控制所述多个地址解码器和所述多个页缓冲器电路。焊盘区域在第一方向上与第一半导体层相邻设置并在第二方向上延伸。竖直结构包括其中设置有一个或多个贯穿孔通孔的多个通孔区域，并且所述多个通孔区域在第二方向上间隔开。存储器单元阵列包括与所述多条位线中的不同位线对应的多个垫。所述多个垫中的至少两个垫根据在第一方向上距焊盘区域的距离包括不同数量的通孔区域。
根据本发明构思的示例性实施例，一种非易失性存储器装置包括第一半导体层、第二半导体层、控制电路和焊盘区域。第一半导体层包括上基板和存储器单元阵列，在上基板中设置有在第一方向上延伸的多条字线以及在与第一方向垂直的第二方向上延伸的多条位线，存储器单元阵列包括位于上基板上的竖直结构，其中，竖直结构包括多个存储器块。第二半导体层在与第一方向和第二方向垂直的第三方向上设置在第一半导体层下方，并且包括下基板，该下基板包括被配置为控制存储器单元阵列的多个地址解码器和多个页缓冲器电路。控制电路响应于来自外部装置的命令和地址而控制所述多个地址解码器和所述多个页缓冲器电路。焊盘区域在第一方向上与第一半导体层相邻设置并在第二方向上延伸。竖直结构包括其中设置有一个或多个贯穿孔通孔的多个通孔区域，并且所述多个通孔区域在第二方向上间隔开。所述一个或多个贯穿孔通孔的至少第一部分将所述多条位线的至少一些部分连接到所述多个页缓冲器电路的至少一些部分。所述一个或多个贯穿孔通孔的至少第二部分将所述多条字线的至少一些部分连接到所述多个地址解码器的至少一些部分。存储器单元阵列包括与所述多条位线中的不同位线对应的多个垫。所述多个垫中的每一个包括基于在第一方向上距焊盘区域的距离而被标识的第一拼块和第二拼块。第一拼块和第二拼块根据在第一方向上距焊盘区域的距离包括不同数量的通孔区域。
根据本发明构思的示例性实施例，一种非易失性存储器装置包括第一半导体层、第二半导体层、控制电路和焊盘区域。第一半导体层包括上基板和存储器单元阵列，在上基板中设置有在第一方向上延伸的多条字线以及在与第一方向垂直的第二方向上延伸的多条位线，存储器单元阵列包括位于上基板上的竖直结构，其中，竖直结构包括多个存储器块。第二半导体层在与第一方向和第二方向垂直的第三方向上设置在第一半导体层下方，并且包括下基板，该下基板包括被配置为控制存储器单元阵列的多个地址解码器和多个页缓冲器电路。控制电路响应于来自外部装置的命令和地址而控制所述多个地址解码器和所述多个页缓冲器电路。焊盘区域在第一方向上与第一半导体层相邻设置并在第二方向上延伸。多个输入/输出焊盘和至少一个电源焊盘设置在焊盘区域中。竖直结构包括其中设置有一个或多个贯穿孔通孔的多个通孔区域，并且所述多个通孔区域在第二方向上间隔开。所述至少一个电源焊盘与焊盘区域的第一边缘部分相邻设置。存储器单元阵列包括与所述多条位线中的不同位线对应的多个垫。所述多个垫中的至少两个垫根据在第二方向上距所述至少一个电源焊盘的距离包括不同数量的通孔区域。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的以上和其它特征。
图1是示出根据本发明构思的示例性实施例的存储装置的框图。
图2是示出根据本发明构思的示例性实施例的图1的存储装置中的存储器控制器的框图。
图3是示出根据本发明构思的示例性实施例的图1的存储装置中的非易失性存储器装置的框图。
图4是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置的结构的示图。
图5是示出根据本发明构思的示例性实施例的图3的存储器块的透视图。
图6是示出根据本发明构思的示例性实施例的图5的存储器块的等效电路图。
图7示出根据本发明构思的示例性实施例的其中形成有图3的存储器单元阵列的单元区域。
图8A和图8B示出根据本发明构思的示例性实施例的图7的存储器块串的截面。
图9是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置中的控制电路的框图。
图10是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置中的电压生成器的框图。
图11是示出根据本发明构思的示例性实施例的图4中的第二半导体层的上表面的平面图。
图12是示出根据本发明构思的示例性实施例的图4中的第二半导体层的上表面的平面图。
图13是示出根据本发明构思的示例性实施例的图4中的第一半导体层的示图。
图14示出根据本发明构思的示例性实施例的图13中的第一垫。
图15是根据本发明构思的示例性实施例的沿图14的线VI-VI’截取的截面图。
图16是示出根据本发明构思的示例性实施例的第一半导体层和第二半导体层的配置的沿图14的线VII-VII'截取的截面图。
图17示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图18是根据本发明构思的示例性实施例的沿图17的线VIII-VIII'截取的截面图。
图19示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图20示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图21示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图22示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图23示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图24示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图25示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
图26是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置中的地址解码器的框图。
图27是示出根据本发明构思的示例性实施例的包括非易失性存储器装置的固态盘或固态驱动器(SSD)的框图。
具体实施方式
本发明构思的示例性实施例提供一种具有增强的性能和减小的尺寸的非易失性存储器装置。
在下文中将参照附图更充分地描述本发明构思的示例性实施例。贯穿本申请，同样的附图标号可表示同样的元件。
图1是示出根据本发明构思的示例性实施例的存储装置的框图。
参照图1，存储装置(或存储器系统)30可包括存储器控制器40和非易失性存储器装置(NVM)50。
在本发明构思的示例性实施例中，存储器控制器40和非易失性存储器装置50中的每一个可按芯片、封装件或模块的形式提供。可替换地，存储器控制器40和非易失性存储器装置50可被安装在各种封装件上以作为诸如存储卡的存储装置提供。
非易失性存储器装置50可在存储器控制器40的控制下执行读操作、擦除操作和编程操作或写操作。非易失性存储器装置50通过输入/输出线从存储器控制器40接收命令CMD、地址ADDR和数据DATA以用于执行这些操作。另外，非易失性存储器装置50通过控制线从存储器控制器40接收控制信号CTRL。另外，非易失性存储器装置50通过电源线从存储器控制器40接收电力PWR。
非易失性存储器装置50可包括存储器单元阵列100以存储数据DATA，并且存储器单元阵列100可包括与不同位线对应的多个垫MT1、MT2、MT3和MT4。
非易失性存储器装置50的存储器单元可具有阈值电压分布由于诸如编程逝去时间、温度、编程扰动、读扰动等的不同原因而变化的物理特性。因此，非易失性存储器装置50处存储的数据可能由于上述原因而出错(例如，具有错误)。存储器控制器40可利用各种纠错技术来纠正这些错误。例如，存储器控制器40可包括纠错码(ECC)引擎42。
存储器控制器40可以以子块为单位对非易失性存储器装置50执行擦除操作，并且子块小于非易失性存储器装置50的一个存储器块。作为示例，一个存储器块可包括多个子块。存储器控制器40可包括擦除管理模块43a以管理以子块为单位的擦除操作(例如，子块擦除操作)。
在子块擦除操作之后，擦除管理模块43a可检查擦除的子块和/或与擦除的子块相邻的子块的擦除状态。例如，擦除管理模块43a可感测擦除的子块的存储器单元以确定特定参数是否超过参考值。擦除管理模块43a可读取与擦除的子块相邻的子块的数据以检测擦除禁止效率。例如，擦除管理模块43a可基于从擦除的子块读取的数据来检测误比特率(BER)。擦除管理模块43a可获取和监测关于擦除的子块的损耗均衡信息(例如，擦除计数)。另外，擦除管理模块43a可读取擦除的子块的数据以监测所选存储器单元的阈值电压的变化和/或误比特率(BER)的变化。擦除管理模块43a还可读取未选子块的数据以检测阈值电压的变化。存储器控制器40可基于擦除管理模块43a所检测的擦除状态信息来执行各种过程以补偿所选子块的擦除不足。
通常，存储器块是可同时擦除的最大存储器单位。在字线在与基板交叉(例如，垂直)的方向上堆叠的三维非易失性存储器装置中，存储器块可被定义为共享所有堆叠的字线的一组单元串。子块对应于通过以字线为单位或选择线为单位划分存储器块(或物理块)而限定的子存储器单位。例如，各个子块可由共享存储器块的一部分字线的存储器单元形成。
在对非易失性存储器装置50的读操作期间，存储器控制器40可使用默认读电压集合来读取非易失性存储器装置50的第一页处存储的数据。默认读电压集合可包括预定读电压。ECC引擎42可检测并纠正包括在从非易失性存储器装置50读取的数据中的错误。ECC引擎42可通过检测并纠正错误来执行ECC操作。在本发明构思的示例性实施例中，ECC引擎42可按硬件的形式实现。ECC引擎42可以以子块为单位来确定来自非易失性存储器装置50的读取的数据的错误发生频率，并且当在预定时间期间错误发生频率大于参考值时可将子块指定为坏子块。
图2是示出根据本发明构思的示例性实施例的图1的存储装置中的存储器控制器的框图。
参照图1和图2，存储器控制器40可包括经由总线48连接的处理器41、ECC引擎42、缓冲器43、擦除管理模块43a、随机化器44、主机接口45、只读存储器(ROM)46和非易失性存储器接口47。ECC引擎42和擦除管理模块43a参照图1进行了描述，因此省略其描述。
处理器41控制存储器控制器40的整体操作。在本发明构思的示例性实施例中，擦除管理模块43a可以以软件实现并存储在缓冲器43中。存储在缓冲器43中的擦除管理模块43a可由处理器41驱动。ROM 46将各种信息存储在固件中以用于存储器控制器40操作。缓冲器43可存储从非易失性存储器装置50提供的数据并且可包括擦除管理模块43a。
随机化器44对要存储在非易失性存储器装置50中的数据进行随机化。例如，随机化器44可以以字线为单位对要存储在非易失性存储器装置50中的数据进行随机化。
数据随机化是为了处理数据，使得连接到字线的存储器单元的编程状态具有相同的比率。例如，如果连接到一条字线的存储器单元是各自存储2比特数据的多级单元(MLC)，则各个存储器单元具有擦除状态以及第一编程状态至第三编程状态之一。在这种情况下，随机化器44对数据进行随机化，使得在连接到一条字线的存储器单元中，具有擦除状态的存储器单元的数量、具有第一编程状态的存储器单元的数量、具有第二编程状态的存储器单元的数量和具有第三编程状态的存储器单元的数量基本上彼此相同。例如，其中存储有随机化的数据的存储器单元具有数量彼此相等的编程状态。随机化器44还对从非易失性存储器装置50读取的数据进行去随机化。
存储器控制器40通过主机接口45与外部主机20通信。例如，主机接口45可包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围部件互连(PCI)、高速PCI、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机小型接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子设备(IDE)、移动工业处理器接口(MIPI)、高速非易失性存储器(NVMe)、通用闪存(UFS)等。存储器控制器40通过非易失性存储器接口47与非易失性存储器装置50通信。
图3是示出根据本发明构思的示例性实施例的图1的存储装置中的非易失性存储器装置的框图。
参照图3，非易失性存储器装置50包括存储器单元阵列100、地址解码器600、页缓冲器电路410、数据输入/输出(I/O)电路420、控制电路500和电压生成器700。
存储器单元阵列100可通过串选择线SSL、多条字线WLs和接地选择线GSL联接到地址解码器600。另外，存储器单元阵列100可通过多条位线BLs联接到页缓冲器电路410。
存储器单元阵列100可包括与不同位线对应的多个垫MT1、MT2、MT3和MT4。存储器单元阵列100可包括联接到多条字线WLs和多条位线BLs的多个存储器单元。多个垫MT1、MT2、MT3和MT4中的每一个可包括多个存储器块BLK1至BLKz(其中z是大于2的整数)，并且各个存储器块可具有平面结构或三维(3D)结构。存储器单元阵列100可包括：包括单级单元(SLC)的单级单元块、包括多级单元(MLC)的多级单元块，例如，包括三级单元(TLC)的三级单元块或包括四级单元(QLC)的四级单元块。例如，存储器块BLK1至BLKz当中的一些存储器块可以是单级单元块，其它存储器块可以是多级单元块，例如，三级单元块或四级单元块。
在本发明构思的示例性实施例中，存储器单元阵列100可包括位于上基板上的竖直结构。例如，竖直结构可包括多个通孔区域，并且在通孔区域中，提供在第二方向上间隔开的一个或多个第一贯穿孔通孔。多个垫MT1、MT2、MT3和MT4可形成在与焊盘区域相邻的单元区域中。多个垫MT1、MT2、MT3和MT4可根据在与第二方向交叉(例如，垂直)的第一方向上距焊盘区域的距离包括不同数量的通孔区域。
控制电路500可从存储器控制器40接收命令(信号)CMD和地址(信号)ADDR，并基于命令信号CMD和地址信号ADDR来控制非易失性存储器装置50的擦除操作、编程操作和读操作。
在本发明构思的示例性实施例中，控制电路500可基于命令信号CMD来生成用于控制电压生成器700的控制信号CTLs，并且基于地址信号ADDR来生成行地址R_ADDR和列地址C_ADDR。控制电路500可将行地址R_ADDR提供给地址解码器600，并将列地址C_ADDR提供给数据输入/输出电路420。控制电路500还可向地址解码器600提供与要存储的数据的属性关联的元信号MTS。
地址解码器600可通过从电压生成器700接收各种字线电压VWLs而响应于从存储器控制器40接收的地址信号ADDR和命令信号CMD将电压传送至串选择线SSL、多条字线WLs和接地选择线GSL以用于操作存储器单元阵列100的存储器单元。电压生成器700可响应于从控制电路500接收的控制信号CTLs将字线电压VWLs提供给地址解码器600至存储器单元阵列100。地址解码器600可包括将在下面详细描述的第一地址解码器601和第二地址解码器603。
例如，在编程操作期间，电压生成器700可将编程电压施加到所选字线并且可将编程通过电压施加到未选字线。另外，在编程验证操作期间，电压生成器700可将编程验证电压施加到所选字线并且可将验证通过电压施加到未选字线。另外，在读操作期间，电压生成器700可将读电压施加到所选字线并且可将读通过电压施加到未选字线。
页缓冲器电路410可通过多条位线BLs联接到存储器单元阵列100。页缓冲器电路410可包括多个页缓冲器。页缓冲器电路410可暂时存储要在存储器单元阵列100的所选页中编程的数据或从所选页读出的数据。页缓冲器电路410可包括多个页缓冲器。页缓冲器电路410可暂时存储要在所选页中编程的数据并且可暂时存储从所选页读取的数据。页缓冲器电路410可通过从控制电路500接收的控制信号PCTL来进行控制。页缓冲器电路410可包括将在下面详细描述的第一页缓冲器电路411和第二页缓冲器电路413。
数据输入/输出电路420可通过多条数据线DLs联接到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可从存储器控制器40接收编程数据DATA(例如，图1的数据DATA)，并基于从控制电路500接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读操作期间，数据输入/输出电路420可基于从控制电路500接收的列地址C_ADDR将存储在页缓冲器电路410中的读取的数据DATA(例如，图1的数据DATA)提供给存储器控制器40。
图4是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置的结构的示图。
在下文中，D1表示第一方向，D2表示与第一方向交叉的第二方向，D3表示与第一方向和第二方向交叉的第三方向。
参照图4，非易失性存储器装置50可包括第一半导体层L1和第二半导体层L2。第一半导体层L1可在第三方向上堆叠在第二半导体层L2上。在本发明构思的示例性实施例中，存储器单元阵列100可形成在第一半导体层L1上，并且控制电路500、地址解码器600和页缓冲器电路410当中的至少一个可形成在第二半导体层L2上。例如，可通过在第二半导体层L2的下基板上形成诸如晶体管的半导体元件和用于对半导体元件进行布线的图案来在第二半导体层L2上形成各种电路。
在第二半导体层L2上形成电路之后，可形成包括存储器单元阵列100的第一半导体层L1。例如，第一半导体层L1可包括多个上基板。可通过形成堆叠在各个上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在与各个上基板的顶表面垂直的竖直方向(例如，第三方向)上延伸的多个柱来在第一半导体层L1上形成存储器单元阵列100。另外，用于将存储器单元阵列100与形成在第二半导体层L2上的电路电连接的图案(例如，字线WL和位线BL)可形成在第一半导体层L1上。例如，字线WL可在第一方向上延伸并且可在第二方向上布置。另外，位线BL可在第二方向上延伸并且可在第一方向上布置。
因此，非易失性存储器装置100可具有外围上单元或外围上方单元(COP)结构，在该结构中，控制电路500、地址解码器600、页缓冲器电路410或各种其它外围电路以及存储器单元阵列100在堆叠方向(例如，第三方向)上布置。
图5是示出根据本发明构思的示例性实施例的图3的存储器块的透视图。
参照图5，存储器块BLK1包括沿着第一方向D1至第三方向D3延伸的结构。
提供基板111。例如，基板111可具有第一类型(例如，第一导电类型)的阱。例如，基板111可具有通过注入诸如硼(B)的3族元素而形成的p阱。例如，基板111可具有设置在n阱中的袋状p阱。在本发明构思的示例性实施例中，基板111具有p型阱(或p型袋状阱)。然而，基板111的导电类型不限于p型。
沿着第二方向延伸的多个掺杂区域311至314设置在基板111中/上。例如，多个掺杂区域311至314可具有与第一类型的基板111不同的第二类型(例如，第二导电类型)。在本发明构思的示例性实施例中，第一掺杂区域311至第四掺杂区域314具有n型。然而，第一掺杂区域311至第四掺杂区域314的导电类型不限于n型。
沿着第一方向延伸的多个绝缘材料112沿着第三方向顺序地设置在基板111的介于第一掺杂区域311与第二掺杂区域312之间的区域上。例如，多个绝缘材料112被设置为沿着第三方向间隔开特定距离。示例性地，绝缘材料112可包括诸如氧化物层的绝缘材料。
沿着第三方向D3穿透绝缘材料的多个柱113沿着第一方向顺序地设置在基板111的介于第一掺杂区域311与第二掺杂区域312之间的区域上。例如，多个柱113穿透绝缘材料112以接触基板111。
例如，各个柱113可包括多种材料。例如，各个柱113的沟道层114可包括具有第一类型的硅材料。例如，各个柱113的沟道层114可包括具有与基板111的类型相同的类型的硅材料。在本发明构思的示例性实施例中，各个柱113的沟道层114包括p型硅。然而，各个柱113的沟道层114不限于p型硅。
各个柱113的内部材料115包括绝缘材料。例如，各个柱113的内部材料115可包括诸如氧化硅的绝缘材料。例如，各个柱113的内部材料115可包括气隙。
绝缘层116沿着绝缘材料112、柱113和基板111的暴露表面设置在介于第一掺杂区域311与第二掺杂区域312之间的区域上。示例性地，可去除最后的绝缘材料112在第三方向D3上的暴露表面上设置的绝缘层116。
多个第一导电材料211至291在绝缘层116的暴露表面上设置在第一掺杂区域311与第二掺杂区域312之间。例如，沿着第一方向延伸的第一导电材料211设置在基板111与同基板111相邻的绝缘材料112之间。
沿着第二方向延伸的第一导电材料设置在绝缘材料112当中的特定绝缘材料的顶部处的绝缘层116与绝缘材料112当中的特定绝缘材料的底部处的绝缘层116之间。例如，沿着第二方向D2延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且可理解，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可包括金属材料。第一导电材料211至291可包括诸如多晶硅的导电材料。
同第一掺杂区域311与第二掺杂区域312之间的结构基本上相同的结构可设置在第二掺杂区域312与第三掺杂区域313之间的区域中。例如，第二掺杂区域312与第三掺杂区域313之间的区域包括：多个绝缘材料112，其沿着第二方向延伸；多个柱113，其沿着第二方向D2顺序地设置并沿着第三方向穿透多个绝缘材料112；绝缘层116，其设置在多个绝缘材料112和多个柱113的暴露表面上；以及多个第一导电材料213至293，其沿着第二方向延伸。第二掺杂区域312与第三掺杂区域313之间的多个第一导电材料213至293可与第一掺杂区域311与第二掺杂区域312之间的第一导电材料211至291相似。
在第三掺杂区域311与第四掺杂区域314之间的区域中，可设置同第一掺杂区域311与第二掺杂区域312上的结构基本上相同的结构。第三掺杂区域311与第四掺杂区域314之间的区域包括：多个绝缘材料112，其沿着第二方向延伸；多个柱113，其沿着第二方向顺序地设置并沿着第三方向穿透多个绝缘材料112；绝缘层116，其设置在多个绝缘材料112和多个柱113的暴露表面上；以及多个第一导电材料213至293，其沿着第二方向延伸。第三掺杂区域311与第四掺杂区域314之间的多个第一导电材料213至293可与第一掺杂区域311与第二掺杂区域312之间的第一导电材料211至291相似。
漏极320设置在多个柱113上。在漏极320上，设置沿着第二方向延伸的第二导电材料331至333。第二导电材料331至333被设置为沿着第一方向间隔开特定距离。第二导电材料331至333分别连接到对应区域中的漏极320。漏极320和沿着第二方向延伸的第二导电材料331至333可通过接触插塞连接。
图6是示出根据本发明构思的示例性实施例的图5的存储器块的等效电路图。
图6的存储器块BLK1可按三维结构(或竖直结构)形成在基板上。例如，包括在存储器块BLK1中的多个存储器单元串可形成在与基板垂直的方向上。
参照图6，存储器块BLK1可包括联接在位线BL1、BL2和BL3与公共源极线CSL之间的存储器单元串NS11至NS33。存储器单元串NS11至NS33中的每一个可包括串选择晶体管SST、多个存储器单元MC1至MC12和接地选择晶体管GST。在图7中，存储器单元串NS11至NS33中的每一个被示出为包括12个存储器单元MC1至MC12。然而，本发明构思不限于此。在本发明构思的示例性实施例中，存储器单元串NS11至NS33中的每一个可包括任何数量的存储器单元。
串选择晶体管SST可连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC12可分别连接到对应的字线WL1至WL12。接地选择晶体管GST可连接到对应的接地选择线GSL1至GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2和BL3，接地选择晶体管GST可连接到公共源极线CSL。
在本发明构思的示例性实施例中，连接到虚设字线的虚设存储器单元可联接在串选择晶体管SST与存储器单元MC12之间和/或联接在接地选择晶体管GST与存储器单元MC1之间。例如，虚设存储器单元可利用相同的工艺与正常存储器单元基本上同时形成。虚设存储器单元可由虚设字线激活，但是可不具有为了从外部装置读取而存储的任何“数据”。例如，存储在电连接到虚设字线的虚设存储器单元中的数据可不像正常存储器单元的情况那样通过列解码器所提供的选择信号发送到存储器单元阵列的外部。例如，电连接到虚设字线的虚设存储器单元可不像正常存储器单元那样具有与位线的任何连接以在二者间发送数据。
具有基本上相同的高度的字线(例如，WL1)可共同连接，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可分离。在图6中，存储器块BLK1被示出为联接到十二条字线WL1至WL12和三条位线BL1至BL3。然而，本发明构思不限于此。在本发明构思的示例性实施例中，存储器单元阵列100可联接到任何数量的字线和位线。
根据本发明构思的示例性实施例，存储器块BLK1被划分成由代表性子块SB1、SB2和SB3指示的多个子块，各个子块的尺寸小于存储器块BLK1的尺寸。如图6中所示，可在字线方向上划分子块SB1、SB2和SB3。可替换地，可基于位线或串选择线来划分子块SB1、SB2和SB3。可独立地擦除存储器块BLK1中的子块SB1、SB2和SB3，而不管用于将存储器块BLK1划分成子块的基准如何。
图7示出根据本发明构思的示例性实施例的其中形成有图3的存储器单元阵列的单元区域。
参照图7，单元区域CR包括多个沟道孔CH。
沟道孔尺寸(例如，沟道孔直径)可根据单元区域CR内的位置而变化。例如，与第一边缘EDG1和第二边缘EDG2相邻的沟道孔CH具有低外围密度，因此可具有与其它沟道孔CH的直径不同的直径。存储器块BLKa可与第一边缘EDG1相邻，并且可与第一边缘EDG1间隔开第一距离d11。存储器块BLKb可不与第一边缘EDG1和第二边缘EDG2相邻并且可处于单元区域CR的中心，并且可与第一边缘EDG1间隔开第二距离d12。第二距离d12可大于第一距离d11。包括在存储器块BLKa中的第一沟道孔CHa的第一直径DA1(参见图8A)可小于包括在存储器块BLKb中的第二沟道孔CHb的第二直径DA2(参见图8B)。
图8A和图8B示出根据本发明构思的示例性实施例的图7的存储器块串的截面。
参照图8A，包括沟道层114和内部层115的柱可形成在包括在存储器块BLKa中的第一沟道孔CHa中，并且电荷存储层CS可被形成为围绕第一沟道孔CHa，并且电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。
参照图8B，包括沟道层114和内部层115的柱可形成在包括在存储器块BLKb中的第二沟道孔CHb中，并且电荷存储层CS可被形成为围绕第二沟道孔CHb，并且电荷存储层CS可具有ONO结构。
在本发明构思的示例性实施例中，包括在存储器块BLKb中的电荷存储层CS的厚度可不同于包括在存储器块BLKa中的电荷存储层CS的厚度。存储器单元的特性可能由于沟道孔直径的差异而变化。例如，在具有其中围绕沟道孔的圆周设置栅电极的环栅结构的3D存储器装置中，如果沟道孔直径减小，则形成在栅电极与沟道层114之间的电场的大小增大。因此，具有相对小的沟道孔直径(类似第一沟道孔CHa)的存储器单元的编程和擦除速度可高于具有相对大的沟道孔直径(类似第二沟道孔CHb)的存储器单元的编程和擦除速度。
返回参照图7，存储器块形成在单元区域CR中以在第一方向上(例如，在字线方向上)包括与一页对应的所有存储器单元，并且在第二方向上(例如，在位线方向上)包括一些串。因此，各个存储器块在第一方向上延伸，并且沟道孔尺寸(例如，沟道孔直径)可以以存储器块为单位而不同。因此，包括在存储器块BLKa中的存储器单元的编程和擦除速度可高于包括在存储器块BLKb中的存储器单元的编程和擦除速度。
图9是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置中的控制电路的框图。
参照图9，控制电路500可包括命令解码器510、地址缓冲器530和控制信号生成器540。
命令解码器510将命令CMD解码并将解码的命令D_CMD提供给控制信号生成器540。地址缓冲器530接收地址信号ADDR，将行地址R_ADDR提供给行解码器600，并将列地址C_ADDR提供给数据输入/输出电路420。
控制信号生成器540接收解码的命令D_CMD，基于解码的命令D_CMD所指示的操作生成控制信号CTLs、元信号MTS和控制信号PCTL，将控制信号CTLs提供给电压生成器700，将控制信号PCTL提供给页缓冲器电路410，并将元信号MTS提供给地址解码器600。解码的命令D_CMD可包括与数据DATA的属性关联的元信息，并且元信号MTS可包括元信息。存储器控制器40可基于数据DATA的访问频率将元信息并入命令CMD中。数据DATA可被划分成冷数据和热数据。在参考时间间隔期间以大于参考频率的第一频率访问热数据，并且在参考时间间隔期间以小于或等于参考频率的第二频率访问冷数据。
图10是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置中的电压生成器的框图。
参照图10，电压生成器700可包括高电压(HV)生成器710和低电压生成器730(LV)。电压生成器700还可包括负电压生成器750(NV)。
高电压生成器710可响应于控制信号CTLs中的第一控制信号CTL1根据由命令CMD所指示的操作来生成编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS和读通过电压VRPASS。编程电压VPGM被施加到所选字线，编程通过电压VPPASS、验证通过电压VVPASS和读通过电压VRPASS可被施加到未选字线。第一控制信号CTL1可包括指示由命令CMD所指示的操作的多个比特。
低电压生成器730可响应于控制信号CTLs中的第二控制信号CTL2根据命令CMD所指示的操作来生成编程验证电压VPV、读电压VRD和擦除验证电压VEV。编程验证电压VEV、读电压VRD和擦除验证电压VEV可根据非易失性存储器装置50的操作而被施加到所选字线。第二控制信号CTL2可包括指示由命令CMD所指示的操作的多个比特。
负电压生成器750可响应于控制信号CTLs中的第三控制信号CTL3根据由命令CMD所指示的操作来生成具有负电平的编程验证电压VPV’、读电压VRD’和擦除验证电压VEV’。第三控制信号CTL3可包括指示由命令CMD所指示的操作的多个比特。
图11是示出根据本发明构思的示例性实施例的图4中的第二半导体层的上表面的平面图。
参照图3、图4和图11，第二半导体层L2可通过在基本上平行于字线WL的第一方向上的第一虚拟线X0-X0'以及在基本上平行于位线BL的第二方向上的第二虚拟线Y0-Y0'被划分成第一区域R1至第四区域R4。换言之，沿着第一方向和第二方向划分第一区域R1至第四区域R4，所述第一方向和所述第二方向在与存储器单元阵列100在第三方向上叠置的点处交叉。
第一垫MT1可设置在第一区域R1的上部，第二垫MT2可设置在第二区域R2的上部，第三垫MT3可设置在第三区域R3的上部，第四垫MT4可设置在第四区域R4的上部。
第一地址解码器(RD1)601和第一页缓冲器电路(PB1)411可设置在第一区域R1中并且可电连接到第一垫MT1。第二地址解码器603(RD2)和第二页缓冲器电路(PB2)413可设置在第二区域R2中并且可电连接到第二垫MT2。第三地址解码器605(RD3)和第三页缓冲器电路(PB3)415可设置在第三区域R3中并且可电连接到第三垫MT3。第四地址解码器607(RD4)和第四页缓冲器电路(PB4)417可设置在第四区域R4中并且可电连接到第四垫MT4。在图11中，示出在第一区域R1至第四区域R4中的每一个中设置一个地址解码器和一个页缓冲器电路，但本发明构思不限于此。在本发明构思的示例性实施例中，可在第一区域R1至第四区域R4中的每一个中设置多个地址解码器和多个页缓冲器电路。
控制电路(CCT)500可设置在第二半导体层L2的特定区域中。控制电路500可连接到第一地址解码器601、第二地址解码器603、第三地址解码器605和第四地址解码器607以及第一页缓冲器电路411、第二页缓冲器电路413、第三页缓冲器电路415和第四页缓冲器电路417。在图11中，控制电路500被示出为设置在第二半导体层L2的中心区域中，但本发明构思不限于此。在本发明构思的示例性实施例中，控制电路500可设置在第一区域R1至第四区域R4中的至少一个中。
图12是示出根据本发明构思的示例性实施例的图4中的第二半导体层的上表面的平面图。
参照图3、图4和图12，第二半导体层L2a可通过在基本上平行于字线WL的第一方向上的第一虚拟线X0-X0'以及在基本上平行于位线BL的第二方向上的第二虚拟线Y0-Y0'被划分成第一区域R1至第四区域R4。
图12与图11的不同之处在于，第一地址解码器601、第二地址解码器603、第三地址解码器605和第四地址解码器607中的每一个以及第一页缓冲器电路411、第二页缓冲器电路413、第三页缓冲器电路415和第四页缓冲器电路417中的每一个与第一区域R1至第四区域R4中的相应的一个的边缘部分相邻设置。
图13是示出根据本发明构思的示例性实施例的图4中的第一半导体层的示图。
参照图3、图4和图13，第一半导体层L1可包括在第一方向上彼此相邻的单元区域CR和焊盘区域PRG。
图3中的存储器单元阵列100可设置在单元区域CR中，并且单元区域CR可包括多个垫MT1、MT2、MT3和MT4。
焊盘区域可包括多个输入/输出(I/O)焊盘DP1～DPr和至少一个电源焊盘(例如，电源焊盘761和763)。接地电压GND可通过电源焊盘761被提供给垫MT1、MT2、MT3和MT4，并且电源电压EVC可通过电源焊盘763被提供给垫MT1、MT2、MT3和MT4。多个I/O焊盘DP1～DPr可在第二方向上设置在焊盘区域PRG的第一边缘部分EG11与第二边缘部分EG12之间，并且电源焊盘761和763可与第一边缘部分EG11相邻设置。
图14示出根据本发明构思的示例性实施例的图13中的第一垫。
参照图13和图14，第一垫MT1可位于第一半导体层L1上，并且第一垫MT1可包括第一竖直结构VS1和第二竖直结构VS2。如图14中所示，第一垫MT1可包括形成为第一竖直结构VS1和第二竖直结构VS2的多个存储器块BLKa～BLKq。存储器块BLK1～BLKq可在第二方向上布置。存储器块BLKa～BLKq中的每一个可包括第一子块和第二子块。存储器块BLKa包括第一子块SBa1和第二子块SBa2。存储器块BLKi包括第一子块SBi1和第二子块SBi2。存储器块BLKq包括第一子块SBq1和第二子块SBq2。
如图14中所示，第一竖直结构VS1可包括存储器块BLKa～BLKq的多个第一子块以及在第二方向上间隔开的多个第一通孔区域EVA11、VA11、VA12和EVA12。另外，第二竖直结构VS2可包括存储器块BLKa～BLKq的多个第二子块以及在第二方向上间隔开的多个第二通孔区域EVA21、VA21、VA22和EVA22。第一子块可布置在第一通孔区域EVA11、VA11、VA12和EVA12之间，并且第二子块可布置在第二通孔区域EVA21、VA21、VA22和EVA22之间。
在第二方向上与第一子块的边缘相邻的第一通孔区域EVA11和EVA12可分别称为第一边缘通孔区域和第二边缘通孔区域。在第二方向上与第二子块的边缘相邻的第一通孔区域EVA21和EVA22可分别称为第三边缘通孔区域和第四边缘通孔区域。
例如，在第一通孔区域VA11和VA12中，可形成各自穿过第一竖直结构VS1并连接到第一页缓冲器电路411的一个或多个第一贯穿孔通孔。另外，在第二通孔区域VA21和VA22中，可形成各自穿过第二竖直结构VS22并连接到第二页缓冲器电路413的一个或多个第二贯穿孔通孔。
例如，在第一边缘通孔区域EVA11和第二边缘通孔区域EVA12中，可形成各自穿过第一竖直结构VS1并连接到第一地址解码器601的一个或多个边缘贯穿孔通孔。另外，在第三边缘通孔区域EVA21和第四边缘通孔区域EVA22中，可形成各自穿过第二竖直结构VS22并连接到第二地址解码器603的一个或多个边缘贯穿孔通孔。
图15是根据本发明构思的示例性实施例的沿图14的线VI-VI’截取的截面图。例如，图15是示出第一半导体层和第二半导体层的配置的沿图14的线VI-VI'截取的截面图。
参照图15，第二半导体层L2可包括下基板L_SUB以及形成在下基板L_SUB上的第二地址解码器603和第二页缓冲器电路413。另外，第二半导体层L2可包括电连接到第二地址解码器603的多个第一下接触件LMC1、电连接到多个第一下接触件LMC1的第一下导线PM1以及覆盖多个第一下接触件LMC1和第一下导线PM1的下绝缘层IL1。
第二地址解码器603和第二页缓冲器电路413可形成在下基板L_SUB的一些部分上。换言之，可通过在下基板L_SUB上形成多个晶体管TR来形成第二地址解码器603和/或第二页缓冲器电路413。
第一半导体层L1可包括第一上基板U_SUB_1、第二上基板U_SUB_2、位于第一上基板U_SUB_1上的第一竖直结构VS1以及位于第二上基板U_SUB_2上的第二竖直结构VS2。另外，第一半导体层L1可包括电连接到第一竖直结构VS1的多个第一上接触件UMC1、多条第一位线BL_1、多个第一边缘接触件EC1和多条第一上导线UPM1。另外，第一半导体层L1可包括电连接到第二竖直结构VS2的多个第二上接触件UMC2、多条第二位线BL_2、多个第二边缘接触件EC2和多条第二上导线UPM2。另外，第一半导体层L1可包括覆盖第一竖直结构VS1和第二竖直结构VS2和各种导线的上绝缘层IL2。
第一上基板U_SUB_1和第二上基板U_SUB_2可以是分别支撑第一栅极导电层GS_1和第二栅极导电层GS_2的支撑层。第一上基板U_SUB_1和第二上基板U_SUB_2可以是例如基础基板。
第一竖直结构VS1可包括位于第一上基板U_SUB_1上的第一栅极导电层GS_1以及穿过第一栅极导电层GS_1并在第一上基板U_SUB_1的顶表面上在第三方向上延伸的多个柱P1。第一栅极导电层GS_1可包括接地选择线GSL_1、字线WL1_1至WL4_1和串选择线SSL_1。接地选择线GSL_1、字线WL1_1至WL4_1和串选择线SSL_1可顺序地形成在第一上基板U_SUB_1上，并且绝缘层52可位于各个第一栅极导电层GS_1下方或上方。
多个柱P1中的每一个可包括表面层S1和内部I1。例如，各个柱P1的表面层S1可包括掺杂有杂质的硅材料，或者未掺杂有杂质的硅材料。
例如，接地选择线GSL_1和表面层S1的与接地选择线GSL_1相邻的部分可构成接地选择晶体管GST(参见图6)。另外，字线WL1_1至WL4_1和表面层S1的与字线WL1_1至WL4_1相邻的部分可构成存储器单元MC1～MC8(参见图6)。另外，串选择线SSL_1和表面层S1的与串选择线SSL_1相邻的部分可构成串选择晶体管SST(参见图6)。
漏极区域DR1可形成在柱P1上。例如，漏极区域DR1可包括掺杂有杂质的硅材料。蚀刻停止膜53可形成在漏极区域DR1的侧壁上。
第一竖直结构VS1可包括边缘区域EG1。如图15中所示，边缘区域EG1的截面可形成阶梯焊盘结构。阶梯焊盘结构可被称为“字线焊盘”。多个第一边缘接触件EC1可连接到边缘区域EG1，并且可通过第一边缘接触件EC1从诸如第二地址解码器603的外围电路施加电信号。例如，穿过第一竖直结构VS1、第一上基板U_SUB_1以及第二半导体层L2的一部分的接触插塞MCP1可具有连接到第一下导线PM1的一侧以及通过第一上导线UPM1电连接到边缘区域EG1的另一侧。接触插塞MCP1可包括绝缘膜图案IP1和导电图案MP1。
第一边缘接触件EC1中的至少一些可在第一上基板U_SUB_1与第二上基板U_SUB_2之间在第三方向上穿过第一半导体层L1和第二半导体层L2的一些部分，并且可具有电连接到与下导线(例如，PM1)连接的接触插塞(例如，MCP1)的一侧。
由于第一竖直结构VS1和第二竖直结构VS2在沿图14的第一存储器块BLK1的线VI-VI'截取的截面图中具有对应的配置，所以可不给出第二竖直结构VS2的与第一竖直结构VS1的元件对应的元件的重复解释。
第二竖直结构VS2可包括穿过第二栅极导电层GS_2的多个柱P2。各个柱P2可包括表面层S2和内部I2。第二栅极导电层GS_2可包括接地选择线GSL_2、字线WL1_2至WL4_2和串选择线SSL_2。绝缘层62可位于各个第二栅极导电层GS_2下方或上方。
漏极区域DR2可形成在柱P2上。蚀刻停止膜63可形成在漏极区域DR2的侧壁上。第二竖直结构VS2可包括边缘区域EG2。穿过第二竖直结构VS2、第二上基板U_SUB_2以及第二半导体层L2的一部分的接触插塞MCP2可具有连接到第一下导线PM1的一侧以及通过第二上导线UPM2电连接到边缘区域EG2的另一侧。接触插塞MCP2可包括绝缘膜图案IP2和导电图案MP2。
图16是示出根据本发明构思的示例性实施例的第一半导体层和第二半导体层的配置的沿图14的线VII-VII'截取的截面图。例如，图16可以是示出与设置在第一半导体层L1中的通孔区域VA11和VA21叠置的第二半导体层L2的截面图。图16中可不给出图15中的相同元件的重复解释。
参照图16，穿过第一竖直结构VS1、第一上基板U_SUB_1以及第二半导体层L2的一部分的多个贯穿孔通孔THV1可形成在第一通孔区域VA11中。各个贯穿孔通孔THV1可包括绝缘膜图案IP4和导电图案MP4。穿过第二竖直结构VS2、第二上基板U_SUB_2以及第二半导体层L2的一部分的多个贯穿孔通孔THV2可形成在第二通孔区域VA21中。各个贯穿孔通孔THV2可包括绝缘膜图案IP3和导电图案MP3。
如图16中所示，各个贯穿孔通孔THV2可将第二页缓冲器电路413和第二上接触件UMC2电连接，并且各个贯穿孔通孔THV2可将第二页缓冲器电路413和第一上接触件UMC1电连接。第一上接触件UMC1可连接到第一位线BL_1，并且第二上接触件UMC2可连接到第二位线BL_2。换言之，第一位线BL_1可通过形成在第一通孔区域VA11中的多个贯穿孔通孔THV1电连接到形成在第二半导体层L2上的第二页缓冲器电路413，并且第二位线BL_2可通过形成在第二通孔区域VA21中的多个贯穿孔通孔THV2电连接到形成在第二半导体层L2上的第二页缓冲器电路413。在本发明构思的示例性实施例中，诸如接触件的导电图案可不形成在第一通孔区域VA11的边缘区域EG_V1中和第二通孔区域VA21的边缘区域EG_V2中。
在本发明构思的示例性实施例中，在图14至图16中，第一上基板U_SUB_1和第二上基板U_SUB_2可彼此连接以形成上基板，并且第一竖直结构VS1和第二竖直结构VS2可彼此连接以形成竖直结构。
图17示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图17，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT11、MT12、MT13和MT14。第一垫MT11和第二垫MT12可根据在第一方向上距焊盘区域PRG的距离包括不同数量的通孔区域。第三垫MT13和第四垫MT14可根据在第一方向上距焊盘区域PRG的距离包括不同数量的通孔区域。
在第一方向上从焊盘区域PRG到第一垫MT11的第一距离小于参考距离d1，并且第一垫MT11包括第一数量的通孔区域VA11a和VA11b。在第一方向上从焊盘区域PRG到第二垫MT12的第二距离大于或等于参考距离d1，并且第二垫MT12包括第二数量的通孔区域VA12a、VA12b、VA12c和VA12d。
在第一方向上从焊盘区域PRG到第三垫MT13的第一距离小于参考距离d1，并且第三垫MT13包括第一数量的通孔区域VA13a和VA13b。在第一方向上从焊盘区域PRG到第四垫MT14的第二距离大于或等于参考距离d1，并且第四垫MT14包括第二数量的通孔区域VA14a、VA14b、VA14c和VA14d。
这里，第一数量可小于第二数量。包括在第一垫MT11、第二垫MT12、第三垫MT13和第四垫MT14中的每一个中的通孔区域的数量可基于第一垫MT11、第二垫MT12、第三垫MT13和第四垫MT14中的每一个的功率要求和信号路由来确定，或者可基于由于相对于焊盘区域PRG的电阻而导致的上电源线的电压降来确定。
图18是根据本发明构思的示例性实施例的沿图17的线VIII-VIII'截取的截面图。图18示出第一半导体层和第二半导体层的配置。
参照图18，金属区域UMR设置在第一半导体层L1中，并且焊盘区域PRG和电力/信号输送区域PW/SG设置在金属区域UMR上方。另外，不同数量的贯穿孔通孔THVa～THVf相对于垫边界MTBR根据在第一方向上距焊盘区域PRG的距离设置在第一半导体层L1和第二半导体层L2中。
贯穿孔通孔THVa连接到下导线PM4。贯穿孔通孔THVb通过下导线PM51和下接触件LMC31连接到第二地址解码器603，并且贯穿孔通孔THVc通过下导线PM52和下接触件LMC32连接到第二地址解码器603。贯穿孔通孔THVd连接到下导线PM53。贯穿孔通孔THVe连接到下导线PM54，并且贯穿孔通孔THVf通过下导线PM55和下接触件LMC2连接到第二页缓冲器电路413。贯穿孔通孔THVf可包括绝缘膜图案IP3和导电图案MP3。
图19示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图19，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT21、MT22、MT23和MT24。第一垫MT21和第二垫MT22可根据在第一方向上距焊盘区域PRG的距离包括不同数量的通孔区域。第三垫MT23和第四垫MT24可根据在第一方向上距焊盘区域PRG的距离包括不同数量的通孔区域。
在第一方向上从焊盘区域PRG到第一垫MT21的第一距离小于参考距离d1，并且第一垫MT21包括第一数量的通孔区域VA21a、VA21b、VA21c和VA21d。在第一方向上从焊盘区域PRG到第二垫MT22的第二距离大于或等于参考距离d1，并且第二垫MT22包括第二数量的通孔区域VA22a和VA22b。
在第一方向上从焊盘区域PRG到第三垫MT23的第一距离小于参考距离d1，并且第三垫MT23包括第一数量的通孔区域VA23a、VA23b、VA23c和VA24d。在第一方向上从焊盘区域PRG到第四垫MT24的第二距离大于或等于参考距离d1，并且第四垫MT24包括第二数量的通孔区域VA24a和VA24b。
这里，第一数量可大于第二数量。基于数据的访问频率，图3中的控制电路500可将热数据存储在第一垫MT21和第三垫MT23中的至少一个中，并且可将冷数据存储在第二垫MT22和第四垫MT24中的至少一个中。在参考时间间隔期间以大于参考频率的第一频率访问热数据，并且在参考时间间隔期间以小于或等于参考频率的第二频率访问冷数据。
图20示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图20，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT31、MT32、MT33和MT34。第一垫MT31包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL11和第二拼块TL12。第二垫MT32包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL21和第二拼块TL22。第三垫MT33包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL31和第二拼块TL32。第四垫MT34包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL41和第二拼块TL42。第一拼块TL11、TL21、TL31和TL41中的每一个和第二拼块TL12、TL22、TL32和TL42中的每一个可根据在第一方向上距焊盘区域PRG的距离包括不同数量的通孔区域。
例如，在第一方向上从焊盘区域PRG到第一拼块TL11的第一距离小于参考距离d2，并且第一拼块TL11包括第一数量的通孔区域VA31a和VA31b。在第一方向上从焊盘区域PRG到第二拼块TL12的第二距离大于或等于参考距离d2，并且第二拼块TL12包括第二数量的通孔区域VA32a、VA32b、VA32c和VA32d。
这里，第一数量可小于第二数量。包括在第一拼块TL11和第二拼块TL12中的每一个中的通孔区域的数量可基于第一拼块TL11和第二拼块TL12中的每一个的功率要求和信号路由来确定，或者可基于由于相对于焊盘区域PRG的电阻而导致的上电源线的电压降来确定。
图21示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图21，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT31a、MT32a、MT33a和MT34a。第一垫MT31a包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL11a和第二拼块TL12a。第二垫MT32a包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL21a和第二拼块TL22a。第三垫MT33a包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL31a和第二拼块TL32a。第四垫MT34a包括根据在第一方向上距焊盘区域PRG的距离而被标识的第一拼块TL41a和第二拼块TL42a。第一拼块TL11a、TL21a、TL31a和TL41a中的每一个和第二拼块TL12a、TL22a、TL32a和TL42a中的每一个可根据在第一方向上距焊盘区域PRG的距离包括不同数量的通孔区域。
例如，在第一方向上从焊盘区域PRG到第一拼块TL11a的第一距离小于参考距离d2，并且第一拼块TL11a包括第一数量的通孔区域VA33a、VA33b、VA33c和VA33d。在第一方向上从焊盘区域PRG到第二拼块TL12a的第二距离大于或等于参考距离d2，并且第二拼块TL12a包括第二数量的通孔区域VA34a和VA34b。
这里，第一数量可大于第二数量。图3中的控制电路500可将热数据存储在第一拼块TL11a中，并且可将冷数据存储在第二拼块TL12a中。
图22示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图22，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT41、MT42、MT43和MT44。焊盘区域PRG包括与第一边缘部分EG11相邻设置的电源焊盘761和763。接地电压GND可通过电源焊盘761被提供给垫MT41、MT42、MT43和MT44，并且电源电压EVC可通过电源焊盘763被提供给垫MT41、MT42、MT43和MT44。
第一垫MT41和第三垫MT43可根据在第二方向上距电源焊盘763的距离包括不同数量的通孔区域。第二垫MT42和第四垫MT44可根据在第二方向上距电源焊盘763的距离包括不同数量的通孔区域。
在第二方向上从电源焊盘763或第一边缘部分EG11到第三垫MT43的第一距离小于参考距离d3，并且第三垫MT43包括第一数量的通孔区域VA43a和VA43b。在第二方向上从电源焊盘763或第一边缘部分EG11到第一垫MT41的第二距离大于或等于参考距离d3，并且第一垫MT41包括第二数量的通孔区域VA41a、VA41b、VA41c和VA41d。
在第二方向上从电源焊盘763或第一边缘部分EG11到第四垫MT44的第一距离小于参考距离d3，并且第四垫MT44包括第一数量的通孔区域VA44a和VA44b。在第二方向上从电源焊盘763或第一边缘部分EG11到第二垫MT42的第二距离大于或等于参考距离d3，并且第二垫MT42包括第二数量的通孔区域VA42a、VA42b、VA42c和VA42d。这里，第一数量可小于第二数量。
图23示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图23，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT51、MT52、MT53和MT54。焊盘区域PRG包括与第一边缘部分EG11相邻设置的电源焊盘761和763。接地电压GND可通过电源焊盘761被提供给垫MT51、MT52、MT53和MT54，并且电源电压EVC可通过电源焊盘763被提供给垫MT51、MT52、MT53和MT54。
第一垫MT51和第三垫MT53可根据在第二方向上距电源焊盘763的距离包括不同数量的通孔区域。第二垫MT52和第四垫MT54可根据在第二方向上距电源焊盘763的距离包括不同数量的通孔区域。
在第二方向上从电源焊盘763或第一边缘部分EG11到第三垫MT53的第一距离小于参考距离d3，并且第三垫MT53包括第一数量的通孔区域VA53a、VA53b、VA53c和VA53d。在第二方向上从电源焊盘763或第一边缘部分EG11到第一垫MT51的第二距离大于或等于参考距离d3，并且第一垫MT51包括第二数量的通孔区域VA51a和VA51b。
在第二方向上从电源焊盘763或第一边缘部分EG11到第四垫MT54的第一距离小于参考距离d3，并且第四垫MT54包括第一数量的通孔区域VA54a、VA54b、VA54c和VA54d。在第二方向上从电源焊盘763或第一边缘部分EG11到第二垫MT52的第二距离大于或等于参考距离d3，并且第二垫MT52包括第二数量的通孔区域VA52a和VA52b。这里，第一数量可大于第二数量。
图3中的控制电路500可将热数据存储在垫MT53或垫MT54中，并且可将冷数据存储在垫MT51或垫MT52中。
图24示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图24，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT61、MT62、MT63和MT64。焊盘区域PRG包括与第一边缘部分EG11相邻设置的电源焊盘761和763。接地电压GND可通过电源焊盘761被提供给垫MT61、MT62、MT63和MT64，并且电源电压EVC可通过电源焊盘763被提供给垫MT61、MT62、MT63和MT64。
垫MT61包括第一拼块TL51和第二拼块TL52，垫MT62包括第一拼块TL61和第二拼块TL62，垫MT63包括第一拼块TL71和第二拼块TL72，垫MT64包括第一拼块TL81和第二拼块TL82。垫MT63包括根据在第二方向上距电源焊盘763或第一边缘部分EG11的距离而被标识的第一拼块TL71和第二拼块TL72，垫MT64包括根据在第二方向上距电源焊盘763或第一边缘部分EG11的距离而被标识的第一拼块TL81和第二拼块TL82。
从电源焊盘763或第一边缘部分EG11到第二拼块TL72的第一距离小于第一参考距离d41，并且第二拼块TL72包括第一数量的通孔区域VA81a和VA81b。第二拼块TL82还可包括第一数量的通孔区域。从电源焊盘763或第一边缘部分EG11到第一拼块TL71的第二距离大于或等于第一参考距离d41并小于第二参考距离d42，并且第一拼块TL71包括第二数量的通孔区域VA71a、VA71b和VA71c。第一拼块TL81还可包括第二数量的通孔区域。
从电源焊盘763或第一边缘部分EG11到第一拼块TL51的第三距离大于或等于第二参考距离d42，并且第一拼块TL51包括第三数量的通孔区域VA61a、VA61b、VA61c和VA61d。从电源焊盘763或第一边缘部分EG11到第二拼块TL52的第四距离大于或等于第二参考距离d42，并且第二拼块TL52还包括第三数量的通孔区域。第一拼块TL61和第二拼块TL62也可各自包括第三数量的通孔区域。这里，第二数量大于第一数量，并且第三数量大于第二数量。
图25示出根据本发明构思的示例性实施例的其中图13中的多个垫包括不同数量的通孔区域的示例。
参照图25，在第一方向上与焊盘区域PRG相邻的单元区域CR包括多个垫MT61a、MT62a、MT63a和MT64a。焊盘区域PRG包括与第一边缘部分EG11相邻设置的电源焊盘761和763。接地电压GND可通过电源焊盘761被提供给垫MT6a1、MT62a、MT63a和MT64a，并且电源电压EVC可通过电源焊盘763被提供给垫MT61a、MT62a、MT63a和MT64a。
垫MT61a包括第一拼块TL51a和第二拼块TL52a，垫MT62a包括第一拼块TL61a和第二拼块TL62a，垫MT63a包括第一拼块TL71a和第二拼块TL72a，垫MT64a包括第一拼块TL81a和第二拼块TL82a。垫MT63a包括根据在第二方向上距电源焊盘763或第一边缘部分EG11的距离而被标识的第一拼块TL71a和第二拼块TL72a，并且垫MT64a包括根据在第二方向上距电源焊盘763或第一边缘部分EG11的距离而被标识的第一拼块TL81a和第二拼块TL82a。
从电源焊盘763或第一边缘部分EG11到第二拼块TL72a的第一距离小于第一参考距离d41，并且第二拼块TL72a包括第一数量的通孔区域VA82a、VA82b、VA82c和VA82d。第二拼块TL82a还可包括第一数量的通孔区域。从电源焊盘763或第一边缘部分EG11到第一拼块TL71a的第二距离大于或等于第一参考距离d41并小于第二参考距离d42，并且第一拼块TL71a包括第二数量的通孔区域VA72a、VA72b和VA72c。第一拼块TL81a还可包括第二数量的通孔区域。
从电源焊盘763或第一边缘部分EG11到第一拼块TL51a的第三距离大于或等于第二参考距离d42，并且第一拼块TL51a包括第三数量的通孔区域VA62a和VA62b。从电源焊盘763或第一边缘部分EG11到第二拼块TL52a的第四距离大于或等于第二参考距离d42，并且第二拼块TL52a还包括第三数量的通孔区域。另外，第一拼块TL61a和第二拼块TL62a可各自包括第三数量的通孔区域。这里，第一数量大于第二数量，并且第二数量大于第三数量。
图3中的控制电路500可将热数据存储在拼块TL72a和TL82a中，并且可将冷数据存储在垫MT61a和MT62a中。
图26是示出根据本发明构思的示例性实施例的图3的非易失性存储器装置中的地址解码器的框图。
在图26中，还示出存储器单元阵列100的第一垫MT1和第二垫MT2以及电压生成器700。
参照图26，地址解码器600包括解码器610、第一开关电路620和第二开关电路630。第一开关电路620可包括在图11中的第一地址解码器601中，第二开关电路630可包括在图11中的第二地址解码器603中。
解码器610接收地址ADDR和元信号MTS，并基于由地址ADDR和元信号MTS所指定的至少一个垫来生成选择第一垫MT1的第一垫选择信号MSS1和选择第二垫MT2的第二垫选择信号MSS2。解码器610分别将第一垫选择信号MSS1和第二垫选择信号MSS2提供给第一开关电路620和第二开关电路630。
第一开关电路620和第二开关电路630可联接到与电压生成器700联接的多条选择线Sls。第一开关电路620通过至少一条串选择线SSL、多条字线WL1～WLn和至少一条接地选择线GSL联接到第一垫MT1。第二开关电路630通过至少一条串选择线SSL、多条字线WL1～WLn和至少一条接地选择线GSL联接到第二垫MT2。
第一开关电路620包括开关控制器621以及联接到第一垫MT1的串选择线SSL、字线WL1～WLn和接地选择线GSL的多个传输晶体管PT11～PT14。开关控制器621可响应于第一垫选择信号MSS1经由信号SCS1来控制传输晶体管PT11～PT14的导通和截止以及传输晶体管PT11～PT14的导通定时。
第二开关电路630包括开关控制器631以及联接到第二垫MAT2的串选择线SSL、字线WL1～WLn和接地选择线GSL的多个传输晶体管PT21～PT24。开关控制器631可响应于第二垫选择信号MSS2经由信号SCS2来控制传输晶体管PT21～PT24的导通和截止。
图27是示出根据本发明构思的示例性实施例的包括非易失性存储器装置的固态盘或固态驱动器(SSD)的框图。
参照图27，SSD 1000包括多个非易失性存储器装置1100和SSD控制器1200。
SSD控制器1200可通过多个通道CH1、CH2、CH3、…、CHi连接到非易失性存储器装置1100。SSD控制器1200可包括一个或多个处理器1210、缓冲存储器1220、纠错码(ECC)电路1230、主机接口1250和非易失性存储器接口1260。
缓冲存储器1220可存储用于驱动SSD控制器1200的数据。缓冲存储器1220可包括各自存储数据或命令的多条存储器线。ECC电路1230可在编程操作期间计算要编程的数据的纠错码值，并且可在读操作期间使用纠错码值来纠正读取的数据的错误。在数据恢复操作中，ECC电路1230可纠正从非易失性存储器装置1100恢复的数据的错误。主机接口1250可提供与外部装置的接口。非易失性存储器接口1260可提供与非易失性存储器装置1100的接口。
各个非易失性存储器装置1100可以是根据上述本发明构思的示例性实施例的非易失性存储器装置，并且可选地可被供应外部高电压VPP。
根据本发明构思的示例性实施例的非易失性存储器装置或存储装置可使用各种封装类型或封装配置来封装。
本发明构思可应用于包括非易失性存储器装置的各种电子装置。
因此，具有外围上单元(COP)结构的非易失性存储器装置可包括多个垫/拼块，其包括其中设置有贯穿孔通孔的多个通孔区域，并且贯穿孔通孔将信号/电力传送到多个垫/拼块。至少一些垫/拼块根据距焊盘区域或电源焊盘的距离包括不同数量的通孔区域。因此，非易失性存储器装置可具有增强的性能，而不增加芯片尺寸。
尽管参照本发明构思的示例性实施例示出和描述了本发明构思，但对于本领域普通技术人员而言将显而易见，在不脱离如所附权利要求所阐述的本发明构思的精神和范围的情况下，可对其进行形式和细节上的各种修改。

Claims (20)

1.一种非易失性存储器装置，包括：
第一半导体层，其包括上基板和存储器单元阵列，在所述上基板中设置有在第一方向上延伸的多条字线以及在与所述第一方向垂直的第二方向上延伸的多条位线，所述存储器单元阵列包括位于所述上基板上的竖直结构，其中，所述竖直结构包括多个存储器块；
第二半导体层，其在与所述第一方向和所述第二方向垂直的第三方向上位于所述第一半导体层下方，其中，所述第二半导体层包括下基板，所述下基板包括被配置为控制所述存储器单元阵列的多个地址解码器和多个页缓冲器电路；
控制电路，其被配置为响应于来自外部装置的命令和地址而控制所述多个地址解码器和所述多个页缓冲器电路；以及
焊盘区域，其在所述第一方向上与所述第一半导体层相邻设置并在所述第二方向上延伸，
其中，所述竖直结构包括其中设置有一个或多个贯穿孔通孔的多个通孔区域，并且所述多个通孔区域在所述第二方向上间隔开，
其中，所述存储器单元阵列包括与所述多条位线中的不同位线对应的多个垫，并且
其中，所述多个垫中的至少两个垫根据在所述第一方向上距所述焊盘区域的距离包括不同数量的通孔区域。
2.根据权利要求1所述的非易失性存储器装置，其中：
所述多个垫至少包括第一垫和第二垫，
在所述第一方向上从所述焊盘区域到所述第一垫的第一距离小于参考距离，并且
在所述第一方向上从所述焊盘区域到所述第二垫的第二距离大于或等于所述参考距离。
3.根据权利要求2所述的非易失性存储器装置，其中：
所述第一垫包括第一数量的通孔区域，
所述第二垫包括第二数量的通孔区域，并且
所述第一数量小于所述第二数量。
4.根据权利要求2所述的非易失性存储器装置，其中：
所述第一垫包括第一数量的通孔区域，
所述第二垫包括第二数量的通孔区域，并且
所述第一数量大于所述第二数量。
5.根据权利要求4所述的非易失性存储器装置，其中：
所述控制电路被配置为基于所述外部装置的访问频率将热数据和冷数据选择性地存储在所述第一垫和所述第二垫中，
所述控制电路被配置为将所述热数据存储在所述第一垫中，并被配置为将所述冷数据存储在所述第二垫中，
在参考时间间隔期间以大于参考频率的第一频率访问所述热数据，并且
在所述参考时间间隔期间以小于或等于所述参考频率的第二频率访问所述冷数据。
6.根据权利要求1所述的非易失性存储器装置，其中，所述第二半导体层包括沿着在与所述存储器单元阵列在所述第三方向上叠置的点处交叉的所述第一方向和所述第二方向划分的第一区域、第二区域、第三区域和第四区域，
其中，所述第一区域和所述第二区域在所述第一方向上彼此相邻，并且所述第二区域和所述第三区域在所述第二方向上彼此相邻，
其中，所述多个页缓冲器电路包括分别位于所述第一区域至所述第四区域中的第一页缓冲器电路至第四页缓冲器电路。
7.根据权利要求1所述的非易失性存储器装置，其中，所述一个或多个贯穿孔通孔的至少第一部分将所述多条位线的至少一些部分连接到所述多个页缓冲器电路的至少一些部分，并且
其中，所述一个或多个贯穿孔通孔的至少第二部分将所述多条字线的至少一些部分连接到所述多个地址解码器的至少一些部分。
8.一种非易失性存储器装置，包括：
第一半导体层，其包括上基板和存储器单元阵列，在所述上基板中设置有在第一方向上延伸的多条字线以及在与所述第一方向垂直的第二方向上延伸的多条位线，所述存储器单元阵列包括位于所述上基板上的竖直结构，其中，所述竖直结构包括多个存储器块；
第二半导体层，其在与所述第一方向和所述第二方向垂直的第三方向上位于所述第一半导体层下方，其中，所述第二半导体层包括下基板，所述下基板包括被配置为控制所述存储器单元阵列的多个地址解码器和多个页缓冲器电路；
控制电路，其被配置为响应于来自外部装置的命令和地址而控制所述多个地址解码器和所述多个页缓冲器电路；以及
焊盘区域，其在所述第一方向上与所述第一半导体层相邻设置并在所述第二方向上延伸，
其中，所述竖直结构包括其中设置有一个或多个贯穿孔通孔的多个通孔区域，并且所述多个通孔区域在所述第二方向上间隔开，
其中，所述一个或多个贯穿孔通孔的至少第一部分将所述多条位线的至少一些部分连接到所述多个页缓冲器电路的至少一些部分，
其中，所述一个或多个贯穿孔通孔的至少第二部分将所述多条字线的至少一些部分连接到所述多个地址解码器的至少一些部分，
其中，所述存储器单元阵列包括与所述多条位线中的不同位线对应的多个垫，
其中，所述多个垫中的每一个包括基于在所述第一方向上距所述焊盘区域的距离而被标识的第一拼块和第二拼块，并且
其中，所述第一拼块和所述第二拼块根据在所述第一方向上距所述焊盘区域的距离包括不同数量的通孔区域。
9.根据权利要求8所述的非易失性存储器装置，其中：
在所述第一方向上从所述焊盘区域到所述第一拼块的第一距离小于参考距离，并且
在所述第一方向上从所述焊盘区域到所述第二拼块的第二距离大于或等于所述参考距离。
10.根据权利要求9所述的非易失性存储器装置，其中：
所述第一拼块包括第一数量的通孔区域，
所述第二拼块包括第二数量的通孔区域，并且
所述第一数量小于所述第二数量。
11.根据权利要求9所述的非易失性存储器装置，其中：
所述第一拼块包括第一数量的通孔区域，
所述第二拼块包括第二数量的通孔区域，并且
所述第一数量大于所述第二数量。
12.根据权利要求11所述的非易失性存储器装置，其中：
所述控制电路被配置为基于来自所述外部装置的访问频率将热数据和冷数据选择性地存储在所述第一拼块和所述第二拼块中，
所述控制电路被配置为将所述热数据存储在所述第一拼块中，并被配置为将所述冷数据存储在所述第二拼块中，
在参考时间间隔期间以大于参考频率的第一频率访问所述热数据，并且
在所述参考时间间隔期间以小于或等于所述参考频率的第二频率访问所述冷数据。
13.一种非易失性存储器装置，包括：
第一半导体层，其包括上基板和存储器单元阵列，在所述上基板中设置有在第一方向上延伸的多条字线以及在与所述第一方向垂直的第二方向上延伸的多条位线，所述存储器单元阵列包括位于所述上基板上的竖直结构，其中，所述竖直结构包括多个存储器块；
第二半导体层，其在与所述第一方向和所述第二方向垂直的第三方向上位于所述第一半导体层下方，其中，所述第二半导体层包括下基板，所述下基板包括被配置为控制所述存储器单元阵列的多个地址解码器和多个页缓冲器电路；
控制电路，其被配置为响应于来自外部装置的命令和地址而控制所述多个地址解码器和所述多个页缓冲器电路；以及
焊盘区域，其在所述第一方向上与所述第一半导体层相邻设置并在所述第二方向上延伸，其中，多个输入/输出焊盘和至少一个电源焊盘设置在所述焊盘区域中，
其中，所述竖直结构包括其中设置有一个或多个贯穿孔通孔的多个通孔区域，并且所述多个通孔区域在所述第二方向上间隔开，
其中，所述至少一个电源焊盘与所述焊盘区域的第一边缘部分相邻设置，
其中，所述存储器单元阵列包括与所述多条位线中的不同位线对应的多个垫，并且
其中，所述多个垫中的至少两个垫根据在所述第二方向上距所述至少一个电源焊盘的距离包括不同数量的通孔区域。
14.根据权利要求13所述的非易失性存储器装置，其中：
所述多个垫至少包括第一垫和第二垫，
在所述第二方向上从所述至少一个电源焊盘到所述第一垫的第一距离小于第一参考距离，并且
在所述第二方向上从所述至少一个电源焊盘到所述第二垫的第二距离大于或等于所述第一参考距离。
15.根据权利要求14所述的非易失性存储器装置，其中：
所述第一垫包括第一数量的通孔区域，
所述第二垫包括第二数量的通孔区域，并且
所述第一数量小于所述第二数量。
16.根据权利要求14所述的非易失性存储器装置，其中：
所述第一垫包括第一数量的通孔区域，
所述第二垫包括第二数量的通孔区域，并且
所述第一数量大于所述第二数量。
17.根据权利要求16所述的非易失性存储器装置，其中：
所述控制电路被配置为基于来自所述外部装置的访问频率将热数据和冷数据选择性地存储在所述第一垫和所述第二垫中，
所述控制电路被配置为将所述热数据存储在所述第一垫中，并被配置为将所述冷数据存储在所述第二垫中，
在参考时间间隔期间以大于参考频率的第一频率访问所述热数据，并且
在所述参考时间间隔期间以小于或等于所述参考频率的第二频率访问所述冷数据。
18.根据权利要求14所述的非易失性存储器装置，其中：
所述第一垫包括基于在所述第二方向上距所述至少一个电源焊盘的距离而被标识的第一拼块和第二拼块，
所述第二垫包括基于在所述第二方向上距所述至少一个电源焊盘的距离而被标识的第三拼块和第四拼块，
在所述第二方向上从所述至少一个电源焊盘到所述第一拼块的第三距离小于第二参考距离，并且
在所述第二方向上从所述至少一个电源焊盘到所述第二拼块的第四距离大于或等于所述第二参考距离。
19.根据权利要求18所述的非易失性存储器装置，其中：
所述第一拼块包括第一数量的通孔区域，
所述第二拼块包括第二数量的通孔区域，
所述第三拼块和所述第四拼块中的每一个包括第三数量的通孔区域，并且
所述第二数量大于所述第一数量，并且所述第三数量大于所述第二数量。
20.根据权利要求18所述的非易失性存储器装置，其中：
所述第一拼块包括第一数量的通孔区域，
所述第二拼块包括第二数量的通孔区域，
所述第三拼块和所述第四拼块中的每一个包括第三数量的通孔区域，并且
所述第一数量大于所述第二数量，并且所述第二数量大于所述第三数量。
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KR101006531B1 (ko) 2009-05-11 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
JP5642983B2 (ja) 2010-03-11 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR20120126433A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20140075949A (ko) * 2012-12-11 2014-06-20 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템
US10014309B2 (en) 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
KR20210060853A (ko) * 2019-11-19 2021-05-27 삼성전자주식회사 비휘발성 메모리 장치

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