KR20230089778A - 3차원 비휘발성 메모리 소자의 소거 방법 - Google Patents

Abstract

본 발명은 3차원 비휘발성 메모리 소자의 소거 방법에 관한 것으로, 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 비휘발성 메모리 소자의 소거 방법에 있어서, 소거 명령을 입력 받는 단계; 상기 소거 명령에 응답하여 상기 메모리 블록들 중 선택된 메모리 블록의 소거 동작을 수행하는 단계; 및 상기 선택된 메모리 블록에 포함된 스트링들을 선택하는 적어도 하나의 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경을 체크하면서 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는 지를 판별하는 소거 검증 동작을 수행하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 소거 방법을 제공한다.

Description

3차원 비휘발성 메모리 소자의 소거 방법{Erasing method of three dimensional non-volatile memory device}

본 발명은 3차원 비휘발성 메모리 소자의 소거 방법에 관한 것으로, 보다 상세하게는 소거된 메모리 셀의 문턱전압 분포를 검증함으로써 데이터의 신뢰성을 향상시킬 수 있는 3차원 비휘발성 메모리 소자의 소거 방법에 관한 것이다.

반도체 메모리 소자는 크게 휘발성 메모리 소자와 비휘발성 메모리 소자로 나누어진다. 비휘발성 메모리 소자는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다.

대표적인 비휘발성 메모리 소자로 플래시 메모리 소자가 있다. 플래시 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성을 가진다. 이러한 플래시 메모리 소자는 프로그램 동작, 소거 동작 및 리드 동작을 통해 데이터를 저장, 소거 및 독출한다. 플래시 메모리 소자는 크게 NOR형 플래시 메모리 소자와 NAND형 플래시 메모리 소자로 구분할 수 있다. NOR형 플래시 메모리 소자와 NAND형 플래시 메모리 소자는 메모리 셀 어레이의 형태에 따라 구분되며, 셀 어레이의 차이에 따라 동작 방식도 달라진다.

도 9는 소거 상태와 프로그램 상태에서 비휘발성 메모리 소자의 문턱전압을 비교하기 위한 특성 그래프이다.

도 9를 참조하면, NAND형 플래시 메모리 소자는 소거 동작 후 메모리 셀의 문턱전압이 0V보다 낮아지는 특성을 가지며, 프로그램 동작/소거 동작/리드 동작을 위해 메모리 셀로 인가되는 전압이 포지티브 값을 갖는다.

상기에서와 같이, NAND형 플래시 메모리 소자에서는 소거된 메모리 셀의 문턱전압이 0V보다 낮아지고 양전위의 동작전압만을 사용하기 때문에, 소거된 메모리 셀의 문턱전압 분포를 파악하기 어렵다.

한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 소자들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.

본 발명이 해결하고자 하는 과제는 소거된 메모리 셀의 문턱전압 분포를 검증함으로써 데이터의 신뢰성을 향상시킬 수 있는 3차원 비휘발성 메모리 소자의 소거 방법을 제공하는 데 있다.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법은 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 3차원 비휘발성 메모리 소자의 소거 방법에 있어서, 소거 명령을 입력 받는 단계; 상기 소거 명령에 응답하여 상기 메모리 블록들 중 선택된 메모리 블록의 메모리 셀들의 문턱전압이 낮아지도록 소거 동작을 수행하는 단계; 및 상기 선택된 메모리 블록에 포함된 워드라인들 중 어느 하나의 워드라인에 연결된 메모리 셀의 문턱전압을 기준전압과 비교하면서 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는지를 판별하는 소거 검증 동작을 수행하는 단계를 포함하되, 상기 소거 검증 동작을 수행하는 단계는, 상기 소거 동작이 실시된 메모리 셀들의 벌크로 벌크 바이어스를 인가하여 상기 벌크 바이어스가 인가되는 동안에 상기 문턱전압을 상승시키는 단계; 상기 벌크 바이어스가 인가되는 동안에 높아진 상기 문턱전압을 기준전압과 비교하여 상기 문턱전압이 상기 기준전압보다 높아진 메모리 셀을 검출하는 단계; 및 상기 문턱전압이 더 높아지도록 상기 벌크 바이어스의 레벨을 변경하는 단계를 포함한다.

일 실시예에 따르면, 상기 소거 검증 동작을 수행하는 단계는, 상기 벌크 바이어스가 인가되는 동안에 상기 문턱전압이 상기 기준전압보다 높은 메모리 셀이 발생할 때까지 상기 벌크 바이어스의 레벨을 변경시키는 것을 더 포함할 수 있다.

일 실시예에 따르면, 상기 소거 검증 동작을 수행하는 단계는, 상기 벌크 바이어스가 인가되는 동안에 상기 메모리 셀들의 문턱전압이 상기 기준전압보다 모두 높아질 때까지 상기 벌크 바이어스의 레벨을 변경시키는 것을 더 포함할 수 있다.

본 발명의 실시예들에 따르면, 소거된 메모리 셀의 벌크에 바이어스를 인가하여 소거된 메모리 셀의 문턱전압을 상승시키면서 문턱 전압의 분포를 확인함으로써, 음전압을 사용하지 않고도 0V보다 낮은 메모리 셀의 문턱전압 분포를 측정할 수 있으며, 이를 통해 데이터의 신뢰성을 향상시킬 수 있는 3차원 비휘발성 메모리 소자의 소거 방법을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 비휘발성 메모리 소자를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 셀 어레이를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 도면으로서, 소거 동작 후 초기 상태의 문턱전압의 특성을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 도면으로서, 제1 소거 검증 동작 후의 문턱전압의 특성을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 도면으로서, 제2 소거 검증 동작 후의 문턱전압의 특성을 나타내는 그래프이다.
도 9는 소거 상태와 프로그램 상태에서 비휘발성 메모리 소자의 문턱전압을 비교하기 위한 특성 그래프이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예예 따른 메모리 시스템(1)은 비휘발성 메모리 소자(100) 및 메모리 컨트롤러(200)를 포함한다.

비휘발성 메모리 소자(100)는 제어 로직(10) 및 메모리 셀 어레이(20)를 포함한다. 본 발명의 실시예들에 따르면, 비휘발성 메모리 소자(100)는 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 메모리 소자로 구현될 수 있다. 이에 대해서는 도 3 및 도 4를 참조하여 상세히 설명한다.

메모리 셀 어레이(20)는 워드 라인들 및 비트 라인들이 교차하는 영역에 각각 배치되는 메모리 셀들을 포함한다. 각각의 메모리 셀에는 M-비트(M은 자연수)의 데이터가 저장될 수 있다. 1비트의 데이터를 저장하는 메모리 셀을 싱글-레벨 셀(Single-Level Cell, SLC)이라 한다. 2비트 이상의 데이터를 저장하는 메모리 셀을 멀티-레벨 셀(Multi-Level Cell, MLC)이라 한다.

제어 로직(10)은 메모리 컨트롤러(200)로부터 전달되는 제어 신호에 응답하여 동작한다. 제어 로직(10)은 비휘발성 메모리 소자(100)의 전반적인 동작을 제어한다. 제어 로직(10)은 고전압 발생기(High Voltage Generator)를 포함하여 구성될 수 있다. 예를 들어, 제어 로직(10)은 메모리 셀 어레이(20)의 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들에 데이터를 프로그램하고, 프로그램 검증 전압을 인가하여 프로그램 상태를 검증한다. 제어 로직(10)은 메모리 셀 어레이(20)의 선택된 워드 라인에 읽기 전압을 인가하여 프로그램된 데이터를 리드(read)한다. 또한, 제어 로직(10)은 메모리 셀 어레이(20)의 선택된 워드 라인에 소거 전압을 인가하여 프로그램된 데이터를 소거하고, 벌크 바이어스를 인가하여 소거 상태(예컨대, 문턱전압 분포)를 검증한다.

비휘발성 메모리 소자(100)의 경우 페이지 단위로 프로그램 동작 및 읽기 동작을 수행하고, 메모리 블록 단위로 소거 동작을 수행한다. 비휘발성 메모리 소자(100)의 특성상, 동일한 페이지에 데이터를 프로그램하기 위해서는 상기 페이지를 포함하는 메모리 블록에 대한 소거 동작이 필수적이다. 즉, 비휘발성 메모리 소자(100)는 프로그램 및 소거 동작을 반복적으로 수행하며, 프로그램 및 소거 동작은 하나의 사이클을 구성할 수 있다. 이처럼, 프로그램 및 소거 동작을 반복적으로 수행하는 경우, 메모리 셀에 전자가 트랩되어 메모리 셀의 문턱전압이 높아질 수 있다.

메모리 컨트롤러(200)는 호스트(Host, 미도시) 및 비휘발성 메모리 소자(100)에 연결된다. 메모리 컨트롤러(200)는 호스트로부터의 요청에 응답하여 비휘발성 메모리 소자(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(200)는 비휘발성 메모리 소자(100)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다.

도 2는 도 1의 비휘발성 메모리 소자를 설명하기 위한 블록도이다.

도 2를 참조하면, 제어 로직(10)은 로우 디코더(12), 페이지 버퍼(14), 컬럼 디코더(16) 및 제어 회로(18)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드라인들 및 비트라인들을 포함할 수 있다.

로우 디코더(12)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 로우 디코더(12)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로(18)의 제어에 응답하여 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다. 로우 디코더(12)는 복수개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공할 수 있다.

페이지 버퍼(14)는 비트라인들을 통해 메모리 셀 어레이(20)와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(14)는 컬럼 디코더(16)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 페이지 버퍼(14)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 페이지 버퍼(14)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(14)는 제어 회로(18)로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트라인에 이를 제공한다.

컬럼 디코더(16)는 페이지 버퍼(14)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(16)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(16)는 복수개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트라인들에 데이터 정보를 제공한다.

제어 회로(18)는 반도체 소자의 전반적인 동작을 제어한다. 제어 회로(18)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로(18)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 제어 회로(18)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.

도 3은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다. 도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 셀 어레이를 나타내는 사시도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 메모리 셀 어레이(20)는 공통 소스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.

비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소스 라인(CSL)은 복수개로 제공되고, 공통 소스 라인들(CSL)은 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.

셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.

공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 메모리 셀 트랜지스터들(MCT)과 이에 상응하는 데이터 저장 요소는 3차원적으로 배열된 메모리 셀들을 구성할 수 있다.

도 4를 참조하면, 공통 소스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 또한, 기판(100)에는 n+ 도핑 영역(달리 표현하면, N웰 영역)이 형성된다.

비트라인들(BL)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다. 셀 스트링들(CSTR) 각각은, 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 3의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 3의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판 상에 적층된 도전 패턴들일 수 있다.

또한, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트 라인들(BL)에 접속하는 반도체 기둥(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들(D)을 포함할 수 있다. 예를 들어, 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인들(BL) 사이)에 형성된 불순물 영역(D)은 드레인 영역일 수 있다.

워드라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 이러한 데이터 저장막에 저장되는 데이터는 반도체 기둥들(PL)과 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.

접지 선택 라인들(GSL1, GSL2)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.

이와 같은 구조에서, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 반도체 기둥들(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다.

이와 달리, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.

접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압에 의해 반도체 기둥들(PL)의 에너지 밴드 구조가 제어될 수 있다.

상세하게, 워드라인들(WL0-WL3)에 인가되는 전압에 의해 워드라인들(WL0-WL3)에 인접한 반도체 기둥들(PL)에 반전 영역(inversion regions)이 형성될 수 있다. 나아가, 반전 영역은 워드라인들(WL0-WL3)로부터 생성된 기생 전계(fringe field)에 의해 반도체 기둥들(PL) 사이의 반도체 기둥들(PL)로 연장될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전 영역을 생성시키는 워드라인들(WL0-WL3) 또는 선택라인들(GSL1, GSL2, SSL1, SSL2)의 두께보다 클 수 있다. 이에 따라, 반도체 기둥들(PL)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소스 라인(CSL)으로부터 선택된 비트라인들(BL)을 전기적으로 연결하는 전류 통로를 형성한다.

한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다.

비휘발성 메모리 소자가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이때, 프로그램 된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.

이하, 상술한 3차원 비휘발성 메모리 소자의 소거 동작을 보다 상세하게 설명한다.

도 5는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 순서도이다. 도 6은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 도면으로서, 소거 동작 후 초기 상태의 문턱전압의 특성을 나타내는 그래프이다. 도 7은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 도면으로서, 제1 소거 검증 동작 후의 문턱전압의 특성을 나타내는 그래프이다. 도 8은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 도면으로서, 제2 소거 검증 동작 후의 문턱전압의 특성을 나타내는 그래프이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 방법은 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 3차원 비휘발성 메모리 소자의 소거 방법으로서, 소거 명령을 입력 받는 단계(S10), 소거 명령에 응답하여 메모리 블록들 중 선택된 메모리 블록의 메모리 셀들의 문턱전압이 낮아지도록 소거 동작을 수행하는 단계(S20) 및 선택된 메모리 블록에 포함된 워드라인들 중 어느 하나의 워드라인에 연결된 메모리 셀의 문턱전압을 기준전압과 비교하면서 선택된 메모리 블록의 소거 동작이 제대로 수행되었는지를 판별하는 소거 검증 동작을 수행하는 단계(S30)를 포함할 수 있다.

구체적으로 도 5 및 도 6을 참조하면, 3차원 비휘발성 메모리 소자(100)의 메모리 블록에 대한 소거 명령이 입력되면(S10), 이에 응답하여 메모리 블록들 중 선택된 메모리 블록의 메모리 셀들의 문턱전압이 낮아지도록 소거 동작이 실시될 수 있다(S20).

3차원 비휘발성 메모리 소자의 경우, 소거 동작은 블록 단위로 이루어진다. 예컨대, 소거 명령 신호에 따라 고전압 발생기(미도시)는 소거 동작에 필요한 전압들(이하, '소거 전압'이라 함)을 출력하고, 로우 어드레스 신호에 따라 해당 블록으로 소거 전압을 인가한다.

본 발명에서, 소거 동작 시 워드라인(WL0 내지 WL3)에는 0V의 전압이 인가되고, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 비트라인들(BL) 및 공통 소스 라인(CSL)은 일반적으로 플로팅 상태를 유지할 수 있다. 상기의 조건에 의해, 전하 저장막에 트랩되어 있던 전자들이 기판으로 방출되어 메모리 셀들의 문턱전압은 0V 이하로 낮아진다. 메모리 셀들 중에는 소거 동작이 빠르게 진행되는 메모리 셀이 있으며 느리게 진행되는 메모리 셀이 있다. 이로 인해, 소거된 메모리 셀들의 문턱전압이 OV 이하로 낮아지더라도 OV보다 많이 낮아지는 메모리 셀과 조금 낮아지는 메모리 셀이 존재하게 된다.

도 5 및 도 7을 참조하면, 소거 동작 후, 선택된 메모리 블록에 포함된 워드라인들 중 어느 하나의 워드라인에 연결된 메모리 셀의 문턱전압을 기준전압과 비교하면서 선택된 메모리 블록의 소거 동작이 제대로 수행되었는지를 판별하는 소거 검증 동작이 수행된다(S30).

일 실시예에 따르면, 소거 검증 동작은 소거된 메모리 셀들의 문턱전압이 높아지도록 벌크로 벌크 바이어스를 인가하여 수행될 수 있다. 예를 들어, 메모리 셀들의 벌크(N웰 영역)로 양전위의 벌크 바이어스를 인가하면, 소거된 메모리 셀들의 문턱전압이 높아진다. 이때, 메모리 셀들의 전하 저장막에 트랩된 전자의 양은 거의 변하지 않고 유지된다. 벌크 바이어스에 의해 문턱전압이 기준전압보다 높아진 메모리 셀이 발생하는지를 검출한다. 검출 방식은 모든 워드라인(WL0 내지 WL3)에 0V를 인가하고, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 턴 온 되도록 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 바이어스를 인가한 상태에서 비트라인들(BL)로부터 공통 소스 라인(CSL)으로 전류가 흐르는지를 검출하는 방식으로 진행할 수 있다. 전류의 흐름은 페이지 버퍼에서 검출된다. 이때, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 문턱전압도 벌크 바이어스에 의해 높아지므로, 이를 고려하여 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 턴 온 될 수 있도록 충분히 높은 바이어스를 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 인가하는 것이 바람직하다.

상기에서 비트라인들(BL)들과 공통 소스 라인(CSL) 사이에 전류의 흐름이 검출되면, 벌크 바이어스에 의해 문턱전압이 높아졌더라도 모든 메모리 셀들의 문턱전압이 OV보다는 낮다는 것을 의미한다. 여기서, OV가 기준전압으로 사용된다. 이 경우, 문턱전압이 보다 더 높아지도록 벌크 바이어스를 변경하여 인가한다. 예를 들어, 벌크 바이어스의 레벨을 높여 메모리 셀들의 벌크로 인가한다. 이때, 벌크 바이어스의 상승폭은 문턱전압의 레벨을 검출하는데 사용할 수 있는 시간에 따라 조절할 수 있다. 예를 들어, 짧은 시간 내에 문턱전압의 레벨을 검출해야 한다면 벌크 바이어스의 상승폭을 증가시키고, 긴 시간 동안 문턱전압의 레벨을 검출하여도 된다면 벌크 바이어스의 상승폭을 감소시켜 보다 정밀하게 문턱전압의 레벨을 검출할 수 있다.

다시, 변경된 벌크 바이어스를 인가한 상태에서 문턱전압이 기준전압보다 높아진 메모리 셀이 발생하는지를 검출하며, 문턱전압이 기준전압보다 높아진 메모리 셀이 발생할 때까지 벌크 바이어스를 변경하여 인가한다. 문턱전압이 기준전압보다 높아진 메모리 셀이 발생하면, 이때 인가되는 벌크 바이어스(이하, '제1 벌크 바이어스'라 함)의 레벨을 이용하여 소거된 메모리 셀의 문턱전압 중에서 가장 높은 문턱전압의 레벨을 측정한다. 벌크 바이어스에 따라 문턱전압이 변하는 비율을 이용하면 제1 벌크 바이어스의 레벨에 따라 메모리 셀의 문턱전압을 측정할 수 있다. 본 명세서에서, 상술한 바와 같이 제1 벌크 바이어스의 레벨을 측정하기 위한 소거 검증 동작은 제1 소거 검증 동작으로 정의될 수 있다.

이어서, 제2 소거 검증 동작이 수행될 수 있다.

도 8을 참조하면, 제2 소거 검증 동작은 소거 동작이 빠르게 진행되어 가장 낮은 레벨의 문턱전압을 갖는 메모리 셀의 문턱전압을 측정하기 위하여 벌크 바이어스를 변경하는 것을 포함할 수 있다.

예를 들어, 제1 벌크 바이어스의 레벨을 보다 더 높인다. 레벨이 변경된 벌크 바이어스를 인가한 상태에서 모든 메모리 셀의 문턱전압이 기준전압보다 높아지는지를 검출하고, 모든 메모리 셀의 문턱전압이 기준전압보다 높아질 때까지 벌크 바이어스의 레벨을 변경하여 인가한다. 모든 메모리 셀의 문턱전압이 기준전압보다 높아지면, 이때 인가되는 벌크 바이어스(이하, '제2 벌크 바이어스'라 함)의 레벨을 이용하여 소거된 메모리 셀의 문턱전압 중에서 가장 낮은 문턱전압의 레벨을 측정한다. 마찬가지로, 벌크 바이어스에 따라 문턱전압이 변하는 비율을 이용하면 제2 벌크 바이어스의 레벨에 따라 메모리 셀의 문턱전압을 측정할 수 있다. 상기에서, 벌크 바이어스 레벨의 변경은 문턱전압이 기준전압보다 높은 메모리 셀의 수가 낮은 메모리 셀의 수의 1/10배 내지 9배가 되는 범위에서 중단할 수도 있다.

이후, 벌크 바이어스의 인가를 중단하면, 메모리 셀들의 문턱전압은 소거 동작 직후의 레벨로 낮아진다.

상기에서와 같이, 벌크 바이어스를 이용하여 메모리 셀들의 문턱전압을 높이면서 기준전압과 비교하여 메모리 셀들의 문턱전압 분포를 확인함으로써, 음전압을 사용하지 않고도 0V보다 낮은 메모리 셀의 문턱전압 분포를 측정할 수 있다. 하지만, 3차원 비휘발성 메모리 소자에서는 메모리 셀 어레이가 스트링 구조로 이루어지고 스트링 내에는 다수의 메모리 셀들이 직렬로 접속되어 있기 때문에, 스트링에 포함된 메모리 셀 중 하나만 오프 상태되면 비트라인과 공통 소오스 사이에 전류가 흐르지 않는다. 따라서, 블록 단위로 문턱전압 분포를 측정하면 어느 메모리 셀이 오프 되었는지를 파악하기 어려울 수 있다. 다시 말해, 스트링 내에서 어느 메모리 셀의 문턱전압이 기준전압보다 높아졌는지를 파악하기 어려울 수 있다.

이를 위해, 페이지 단위로 메모리 셀의 문턱전압을 기준전압과 비교할 수 있다. 예를 들어, 제1 워드라인(WL0)에 해당하는 제1 페이지에 포함된 메모리 셀들의 문턱전압을 기준전압과 비교하는 경우, 제1 워드라인(WL0)에는 0V를 인가하고, 나머지 워드라인(WL1 내지 WL3)과 접지 및 스트링 선택 라인들(GSL, SSL)에는 메모리 셀과 접지 및 스트링 트랜지스터들(GST, SST)이 턴 온 될 수 있을 정도의 바이어스를 인가한다. 그러면, 제1 워드라인(WL0)에 연결된 메모리 셀의 문턱전압을 기준전압과 비교할 수 있다. 이러한 방식으로 나머지 페이지에 포함된 메모리 셀들의 문턱전압도 기준전압과 비교할 수 있다.

한편, 상기에서는 문턱전압이 점차적으로 상승되도록 벌크 바이어스를 변경하면서 인가하였으나, 소거된 메모리 셀들의 문턱전압이 기준 기준전압보다 높아질 수 있을 정도로 높은 벌크 바이어스를 인가한 상태에서 메모리 셀들의 문턱전압 분포를 측정할 수도 있다. 이 경우에는, 소거된 메모리 셀들의 문턱전압이 모두 0V보다 높아지므로, 워드라인에 인가되는 워드라인 바이어스의 레벨을 조절하면서 메모리 셀들의 문턱전압 분포를 측정할 수 있다. 예를 들어, 워드라인 바이어스를 0V로 인가하면, 소거된 메모리 셀들의 문턱전압은 벌크 바이어스에 의해 0V보다 높아진 상태이므로, 비트라인에서 공통 소스 라인(CSL)으로 전류가 흐르지 않는다. 하지만, 벌크 바이어스에 의해 높아진 문턱전압보다 워드라인 바이어스가 더 높아지면 메모리 셀들이 턴 온 되어 비트라인에서 공통 소스 라인(CSL)로 전류가 흐르게 된다. 이때, 메모리 셀들을 턴 온 시킨 워드라인 바이어스(이하, '제1 워드라인 바이어스'라 함)와 벌크 바이어스의 레벨을 이용하면, 소거된 메모리 셀들 중에서 문턱전압이 낮은 메모리 셀의 문턱전압을 측정할 수 있다.

한편, 문턱전압이 상대적으로 높은 메모리 셀들이 제1 워드라인 바이어스에 의해 턴 온 되지 않으므로, 워드라인 바이어스를 더 높게 인가해야 한다. 모든 메모리 셀들이 턴 온 되면 이때 인가되는 워드라인 바이어스(이하, '제2 워드라인 바이어스'라 함)와 벌크 바이어스를 이용하여, 소거된 메모리 셀들 중에서 문턱전압이 높은 메모리 셀의 문턱전압을 측정할 수 있다. 이렇게, 워드라인 바이어스를 변경하는 경우에도, 스트링 내에서 어느 메모리 셀이 턴 온 되는지를 정확하게 파악하기 위해서는 페이지 단위로 문턱전압을 검출할 수 있다. 문턱전압의 분포를 측정한 결과, 전체적으로 메모리 셀들의 문턱전압이 높게 소거된 경우 소거 동작을 재실시할 수 있다. 반대로, 문턱전압의 분포를 측정한 결과, 전체적으로 메모리 셀들의 문턱전압이 너무 낮게 소거된 경우 문턱전압을 높이기 위하여 소프트 프로그램 동작을 재실시할 수도 있다.

상기에서와 같이, 벌크 바이어스를 이용하여 소거된 메모리 셀의 문턱전압 분포를 검출하고 메모리 셀들의 문턱전압을 원하는 전압 레벨에 분포시키는 방법은 3차원 비휘발성 메모리 소자 이외의 메모리 소자에서도 적용할 수 있음은 당연하다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 메모리 시스템
100: 비휘발성 메모리 소자 200: 메모리 콘트롤러

Claims (3)

1. 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 3차원 비휘발성 메모리 소자의 소거 방법에 있어서,
   소거 명령을 입력 받는 단계;
   상기 소거 명령에 응답하여 상기 메모리 블록들 중 선택된 메모리 블록의 메모리 셀들의 문턱전압이 낮아지도록 소거 동작을 수행하는 단계; 및
   상기 선택된 메모리 블록에 포함된 워드라인들 중 어느 하나의 워드라인에 연결된 메모리 셀의 문턱전압을 기준전압과 비교하면서 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는지를 판별하는 소거 검증 동작을 수행하는 단계를 포함하되,
   상기 소거 검증 동작을 수행하는 단계는,
   상기 소거 동작이 실시된 메모리 셀들의 벌크로 벌크 바이어스를 인가하여 상기 벌크 바이어스가 인가되는 동안에 상기 문턱전압을 상승시키는 단계;
   상기 벌크 바이어스가 인가되는 동안에 높아진 상기 문턱전압을 기준전압과 비교하여 상기 문턱전압이 상기 기준전압보다 높아진 메모리 셀을 검출하는 단계; 및
   상기 문턱전압이 더 높아지도록 상기 벌크 바이어스의 레벨을 변경하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 소거 방법.
2. 제 1 항에 있어서,
   상기 소거 검증 동작을 수행하는 단계는, 상기 벌크 바이어스가 인가되는 동안에 상기 문턱전압이 상기 기준전압보다 높은 메모리 셀이 발생할 때까지 상기 벌크 바이어스의 레벨을 변경시키는 것을 더 포함하는 3차원 비휘발성 메모리 소자의 소거 방법.
3. 제 1 항에 있어서,
   상기 소거 검증 동작을 수행하는 단계는, 상기 벌크 바이어스가 인가되는 동안에 상기 메모리 셀들의 문턱전압이 상기 기준전압보다 모두 높아질 때까지 상기 벌크 바이어스의 레벨을 변경시키는 것을 더 포함하는 3차원 비휘발성 메모리 소자의 소거 방법.

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