KR20220059039A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR20220059039A
KR20220059039A KR1020200144152A KR20200144152A KR20220059039A KR 20220059039 A KR20220059039 A KR 20220059039A KR 1020200144152 A KR1020200144152 A KR 1020200144152A KR 20200144152 A KR20200144152 A KR 20200144152A KR 20220059039 A KR20220059039 A KR 20220059039A
Authority
KR
South Korea
Prior art keywords
voltage
word line
word lines
lines
line
Prior art date
Application number
KR1020200144152A
Other languages
English (en)
Inventor
김채훈
고준영
남상완
서민재
서지원
이호준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200144152A priority Critical patent/KR20220059039A/ko
Priority to US17/234,175 priority patent/US11475956B2/en
Priority to DE102021110403.3A priority patent/DE102021110403A1/de
Publication of KR20220059039A publication Critical patent/KR20220059039A/ko
Priority to US17/947,320 priority patent/US11798626B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명의 실시예들에 따른 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록을 구비하는 비휘발성 메모리 장치의 동작 방법에서는 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{NONVOLATILE MEMORY DEVICES AND METHODS OF PROGRAMMING IN NONVOLATILE MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 워드라인에서 누설 전류가 발생할 수 있으며, 누설 전류에 따라 프로그램/독출 및 소거 동작 등 유저 동작이 비정상적으로 기능할 수 있다.
본 발명의 일 목적은 누설이 발생한 워드라인들을 동시에 검출할 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 일 목적은 누설이 발생한 워드라인들을 동시에 검출할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록을 구비하는 비휘발성 메모리 장치의 동작 방법에서는 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 적어도 하나의 메모리 블록은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 제어 회로는 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단하도록 누설 검출 동작을 제어한다.
본 발명의 실시예들에 따른 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록, 전압 생성기, 어드레스 디코더, 누설 검출기 및 제어 회로를 포함한다. 상기 적어도 하나의 메모리 블록은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 전압 생성기는 제어 신호에 기초하여 워드라인 전압들을 생성한다. 상기 어드레스 디코더는 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공한다. 상기 누설 검출기는 상기 어드레스 디코더와 감지 노드에서 연결된다. 상기 제어 회로는 기 전압 생성기, 상기 어드레스 디코더 및 상기 누설 감기지를 제어한다. 상기 제어 회로는 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인과 복수의 구동 라인들 사이에 연결되는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 상기 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단하도록 누설 검출 동작을 제어한다. 상기 제어 회로는 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프의 프로그램 수행 동작 전에 상기 워드라인들에 대하여 상기 누설 검출 동작을 수행하고, 상기 워드라인들 중 적어도 하나의 워드라인에서 상기 누설이 발생하였다고 판단되는 경우, 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프를 종료시킨다.
본 발명의 실시예들에 따르면, 워드라인들 각각과 패스 트랜지스터들을 통하여 연결되는 구동 라인들을 프리차지하고, 상기 패스 트랜지스터들 각각에 턴-온 전압보다 낮은 레벨의 전압을 인가하고, 상기 구동라인들에 공통으로 연결되는 감지 노드의 전압 강하를 감지하여 상기 워드라인들 중 적어도 일부의 누설을 신속하게 판단할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 2, 도 3 및 도 4는 각각 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7은 도 6의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 8는 도 7의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 메모리 블록에서 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이다.
도 10은 도 9의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치의 일부를 나타낸다.
도 15는 워드라인 셋업 구간에서 도 14의 비휘발성 메모리 장치의 동작을 나타낸다.
도 16은 워드라인 디벨럽 구간에서 도 14의 비휘발성 메모리 장치의 동작을 나타낸다.
도 17은 감지 구간에서 도 14의 비휘발성 메모리 장치의 동작을 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치에서 누설 검출기를 나타낸다.
도 19a는 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 소거 루프에 적용되는 예를 나타내는 흐름도이다.
도 19b는 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 프로그램 루프에 적용되는 예를 나타내는 흐름도이다.
도 20a는 본 발명의 실시예들에 따라 제1 및 제2 반도체 층을 포함하는 비휘발성 메모리 장치의 구조를 나타낸다.
도 20b는 비휘발성 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 상면을 나타내는 평면도이다.
도 20c는 도 20b의 평면도와 중첩되는 제1 반도체 층의 상면을 나타내는 평면도를 나타낸다.
도 20d는 본 발명의 실시예들에 따른 도 20c의 Ⅵ-Ⅵ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 20e는 도 20c의 Ⅶ-Ⅶ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 21은 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이다.
도 22는 도 21의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 1에는 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함하는 비휘발성 메모리 장치의 동작 방법이 도시되어 있다. 실시예들에 따라서, 상기 비휘발성 메모리 장치는 3차원 낸드 플래시 메모리 장치 또는 수직형 낸드 플래시 메모리 장치를 포함할 수 있다.
도 1을 참조하면, 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업한다(S100).
워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽한다(S200). 실시예에 있어서, 상기 제4 전압은 접지 전압일 수 있다.
감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단한다(S300).
도 2, 도 3 및 도 4는 각각 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 2 내지 도 4에는 복수의 워드라인들의 누설을 검출하기 위한 누설 검출 동작의 워드라인 셋업 구간(WL_STP), 워드라인 디벨럽 구간(DVL), 감지 구간(SEN) 및 리커버리 구가(RCV)이 도시되어 있다. 시점들(T0~T4)은 각 구간의 경계를 나타낸다.
도 2를 참조하면, 워드라인 셋업 구간(WL_STP) 동안에 블록 워드라인(BLKWL)에는 제1 전압(V11)이 인가되고, 구동 라인들(SI)에는 제2 전압(V12)가 인가된다. 구동 라인들(SI)에 인가되는 제2 전압(V12)의 레벨은 제1 전압(V11)의 레벨보다 클 수 있다. 블록 워드라인(BLKWL)에 인가되는 제1 전압(V11)에 의하여 패스 트랜지스터들이 턴-온되면, 패스 트랜지스터들에 의하여 구동 라인들(SI)과 연결되는 워드라인들(WL)의 전압이 접지 전압에서부터 제3 전압(V13)까지 상승하게 되어 워드라인들(WL)이 제3 전압(V13)으로 셋업된다. 제3 전압(V13)의 레벨이 제1 전압(V11)의 레벨보다 제1 문턱 값(Vt)만큼 작아지게 되면, 패스 트랜지스터들은 턴-오프되기 시작한다.
워드라인 디벨럽 구간(DVL) 구간에서, 구동 라인들(SI)을 제2 전압(V12)으로 프리차지하면서 블록 워드라인(BLKWL)에 접지 전압 레벨의 제4 전압(V14)을 인가하여 패스 트랜지스터들을 턴-오프 시킨다. 패스 트랜지스터들이 턴-오프되었으므로, 워드라인들(WL)들 중에서 선택된 타겟 워드라인들의 전압은 제3 전압(V13)에서 감소하여 디벨럽된다.
감지 구간(SEN)에서 블록 워드라인(BLKWL)에 제1 전압(V11)보다 낮은제5 전압(V15)을 인가하고 감지 노드의 전압 강하를 감지하여 타겟 워드라인들 중 적어도 일부의 누설을 판단한다. 제5 전압(V15)의 레벨은 감지 구간에서 워드라인들의 전압보다 제1 문턱 값(Vt)만큼 클 수 있다.
즉, 워드라인들 중 누설이 발생한 워드라인에 연결된 패스 트랜지스터는 상기 제5 전압(V15)에 응답하여 턴-온되므로 상기 패스 트랜지스터에 연결된 구동 라인과 상기 누설이 발생한 워드라인 사이에서 전하 공유가 발생하여 상기 누설이 발생한 워드라인에 연결되는 구동 라인의 전압 레벨이 감소하게 된다. 따라서 상기 감지 노드의 전압 레벨이 감소하게 된다.
만일 타겟 워드라인들 모두에서 누설이 발생하지 않았다면, 패스 트랜지스터들은 상기 제5 전압(V15)에 응답하여 턴-온되지 않으므로, 감지 노드의 전압은 강하되지 않는다.
리커버리 구간(RCV)에서 누설이 발생한 워드라인에 연결되는 구동 라인의 전압은 계속 하강하게 된다.
도 3을 참조하면, 워드라인 셋업 구간(WL_STP) 동안에 블록 워드라인(BLKWL)에는 제1 전압(V21)이 인가되고, 구동 라인들(SI)에는 제2 전압(V22)가 인가된다. 제1 전압(V21)의 레벨은 제2 전압(V22)의 레벨보다 클 수 있다. 블록 워드라인(BLKWL)에 인가되는 제1 전압(V21)에 의하여 패스 트랜지스터들이 턴-온되면, 패스 트랜지스터들에 의하여 구동 라인들(SI)과 연결되는 워드라인들(WL)의 전압이 접지 전압에서부터 제3 전압(V23)까지 상승하게 되어 워드라인들(WL)이 제3 전압(V23)으로 셋업된다. 제3 전압(V33)의 레벨은 제2 전압(V22)의 레벨과 실직적으로 동일하게 된다.
워드라인 디벨럽 구간(DVL) 구간에서, 구동 라인들(SI)을 제2 전압(V22)으로 프리차지하면서 블록 워드라인(BLKWL)에 접지 전압 레벨의 제4 전압(V24)을 인가하여 패스 트랜지스터들을 턴-오프 시킨다. 패스 트랜지스터들이 턴-오프되었으므로, 워드라인들(WL)들 중에서 선택된 타겟 워드라인들의 전압은 제3 전압(V23)에서 감소하여 디벨럽된다.
감지 구간(SEN)에서 블록 워드라인(BLKWL)에 제1 전압(V21)보다 낮은제5 전압(V25)을 인가하고 감지 노드의 전압 강하를 감지하여 타겟 워드라인들 중 적어도 일부의 누설을 판단한다. 제5 전압(V25)의 레벨은 감지 구간에서 워드라인들의 전압보다 제1 문턱 값(Vt)만큼 클 수 있다.
즉, 워드라인들 중 누설이 발생한 워드라인에 연결된 패스 트랜지스터는 상기 제5 전압(V25)에 응답하여 턴-온되므로 상기 패스 트랜지스터에 연결된 구동 라인과 상기 누설이 발생한 워드라인 사이에서 전하 공유가 발생하여 상기 누설이 발생한 워드라인에 연결되는 구동 라인의 전압 레벨이 감소하게 된다. 따라서 상기 감지 노드의 전압 레벨이 감소하게 된다.
리커버리 구간(RCV)에서 누설이 발생한 워드라인과 이에 연결되는 구동 라인의 전압 레벨은 계속 감소하게 된다.
도 4를 참조하면, 워드라인 셋업 구간(WL_STP) 동안에 블록 워드라인(BLKWL)에는 제1 전압(V31)이 인가되고, 구동 라인들(SI)에는 제2 전압(V32)가 인가된다. 제1 전압(V31)의 레벨은 제2 전압(V32)의 레벨보다 클 수 있다. 블록 워드라인(BLKWL)에 인가되는 제1 전압(V31)에 의하여 패스 트랜지스터들이 턴-온되면, 패스 트랜지스터들에 의하여 구동 라인들(SI)과 연결되는 워드라인들(WL)의 전압이 접지 전압에서부터 제3 전압(V33)까지 상승하게 되어 워드라인들(WL)이 제3 전압(V33)으로 셋업된다. 제3 전압(V33)의 레벨은 제2 전압(V32)의 레벨과 실직적으로 동일하게 된다.
워드라인 디벨럽 구간(DVL) 구간에서, 구동 라인들(SI)을 제2 전압(V32)으로 프리차지하면서 블록 워드라인(BLKWL)에 접지 전압 레벨의 제4 전압(V34)을 인가하여 패스 트랜지스터들을 턴-오프 시킨다. 패스 트랜지스터들이 턴-오프되었으므로, 워드라인들(WL)들 중에서 선택된 타겟 워드라인의 전압은 제3 전압(V33)에서 감소하여 디벨럽된다.
감지 구간(SEN)에서 블록 워드라인(BLKWL)에 제1 전압(V31)과 같은 제5 전압(V35)을 인가하고 감지 노드의 전압 강하를 감지하여 타겟 워드라인의 누설을 판단한다.
상기 타겟 워드라인에 누설이 발생한 경우, 타겟 워드라인과 연결되는 구동 라인 사이에서 전하 공유가 발생하여 상기 타겟 워드라이에 연결되는 구동 라인의 전압 레벨이 감소하게 된다. 따라서 상기 감지 노드의 전압 레벨이 감소하게 된다.
리커버리 구간(RCV)에서 누설이 발생한 타겟 워드라인과 이에 연결되는 구동 라인의 전압 레벨은 계속 감소하게 된다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(50) 및 적어도 하나의 비휘발성 메모리 장치(100)를 포함할 수 있다.
실시예에 있어서, 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(100)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)로부터 파워(PWR)를 제공받을 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200), 어드레스 디코더(300), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450), 전압 생성기(500) 및 누설 검출기(570)를 포함할 수 있다.
메모리 셀 어레이(200)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(300)와 연결될 수 있다. 또한, 메모리 셀 어레이(200)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(200)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(200)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(50)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프 독출 동작의 유저 동작 및 누설 감지 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(500)를 제어하기 위한 제어 신호들(CTLs), 페이지 버퍼 회로(410)를 제어하기 위한 페이지 버퍼 제어 신호(PCTL)를 생성하고, 누설 검출기(570)를 제어하기 위한 제어 신호(DCTL)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(405)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 또한 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 스위칭 제어 신호들(SCS)를 어드레스 디코더(300)에 제공할 수 있다.
어드레스 디코더(300)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(200)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(300)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(500)는 제어 회로(450)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(500)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(300)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(500)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(500)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(500)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(500)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성기(500)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(300)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 복수의 데이터 라인들(DLs)을 통하여 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(50)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(50)에 제공할 수 있다.
누설 검출기(570)는 어드레스 디코더(300)와 연결되고, 어드레스 디코더(300)의 감지 노드에서 워드라인들과 연결되는 구동 라인들과 연결되어 워드라인들 중 적어도 일부의 누설을 검출하고, 누설이 검출되는 경우 이를 나타내는 누설 검출 신호(LDS)를 제어 회로(450)에 제공할 수 있다.
도 7은 도 6의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 7을 참조하면, 메모리 셀 어레이(200)는 복수의 방향들(D1, D2, D3)을 따라 배치된 복수의 메모리 블록들(BLK1~BLKz, z는 3 이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들은 도 6에 도시된 어드레스 디코더(300)에 의해 선택된다. 예를 들면, 어드레스 디코더(300)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 8는 도 7의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 회로도이다.
도 8에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 8을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다.
복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다.
복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 메모리 블록에서 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이고, 도 10은 도 9의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 9 및 10을 참조하면, 셀 스트링(NS)을 형성하기 위하여 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 9에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 10은 도 9의 절단 선(E-E')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다.
필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다.
따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인들(SSL)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 다만, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 이것에 제한되지 않는다. 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 식각 공정에 따라 기판(SUB)과의 거리에 대응하여 서로 다르게 형성될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 11을 참조하면, 제어 회로(450)는 커맨드 디코더(460), 어드레스 버퍼(470) 및 제어 신호 생성기(480)를 포함할 수 있다.
커맨드 디코더(460)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(480)에 제공할 수 있다.
어드레스 버퍼(470)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(300)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(480)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(500)에 제공하고, 페이지 버퍼 제어 신호(PCTL)를 생성하여 페이지 버퍼 회로(410)에 제공하고, 제어 신호(DCTL)를 생성하여 누설 검출기(570)에 제공할 수 있다. 제어 신호 생성기(480)는 디코딩된 커맨드(D_CMD)에 기초하여 스위칭 제어 신호들(SCS)를 생성하고, 스위칭 제어 신호들(SCS)을 어드레스 디코더(300)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타내는 블록도이다.
도 12를 참조하면, 어드레스 디코더(300)는 드라이버 회로(310) 및 패스 스위치 회로(360)를 포함할 수 있다.
드라이버 회로(310)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들을 메모리 셀 어레이(200)로 제공한다. 드라이버 회로(310)는 블록 선택 드라이버(320), 스트링 선택 드라이버(330), 워드라인 드라이버(340) 및 접지 선택 드라이버(350)를 포함할 수 있다.
블록 선택 드라이버(320)는 블록 어드레스에 응답하여 전압 생성기(500)로부터 제공되는 고전압을 패스 트랜지스터 회로(360)에 제공할 수 있다. 블록 선택 드라이버(320)는 패스 트랜지스터 회로(360)에 포함되는 복수의 패스 트랜지스터들(GPT, PT1~PTn, SSPT)의 게이트에 연결되는 블록 워드라인(BLKWL)에 고전압을 제공할 수 있다. 블록 선택 드라이버(320)는 패스 전압이 인가되는 시점, 프로그램 전압이 인가되는 시점 및 독출 전압이 인가되는 시점을 제어할 수 있다.
스트링 선택 드라이버(330)는 전압 생성기(500)로부터 제공되는 선택 전압(SS)을 스트링 선택 신호로 제공할 수 있다. 프로그램 동작시에는 스트링 선택 드라이버(330)는 하나의 메모리 블록 내에 선택된 모든 스트링 선택 트랜지스터를 턴-온 시키도록 선택 전압(SS)을 인가한다.
구동라인 드라이버(340)는 프로그램 동작시에 전압 생성기(500)로부터 제공되는 프로그램 전압, 패스 전압 및 독출 전압을 패스 트랜지스터들(PT1~PTn)을 구동 라인들(S1~Sn)과 패스 트랜지스터들(PT1~PTn)을 통하여 워드라인들(WL1~WLn)에 제공할 수 있다.
접지 선택 드라이버(350)는 패스 트랜지스터(GPT)를 통하여 접지 선택 신호(GS)를 접지 선택 라인(GSL)에 제공한다.
패스 트랜지스터들(GPT, PT1~PTn, SSPT)은 블록 워드라인(BLKWL)을 통하여 인가되는 고전압 신호의 활성화에 응답하여, 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL)을 대응하는 구동 라인들에 전지적으로 연결하도록 구성된다. 패스 트랜지스터들(GPT, PT1~PTn, SSPT)은 고전압에 견딜 수 있는 고전압 트랜지스터로 구성될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 13을 참조하면, 전압 생성기(500)는 고전압 생성기(510), 선택 전압 생성기(520), 프로그램 전압 생성기(530), 패스 전압 생성기(540) 및 독출 전압 생성기(550)를 포함할 수 있다.
고전압 생성기(510)는 블록 선택 드라이버(320)로 제공되는 고전압을 생성한다. 선택 전압 생성기(520)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 전압들(SS, GS)을 생성하여 스트링 선택 드라이버(330)와 접지 선택 드라이버(350)에 제공한다.
프로그램 전압 생성기(530)는 프로그램 동작시, 선택된 워드 라인에 공급될 프로그램 전압을 생성한다. 프로그램 전압 생성기(530)는 일반적으로 증가형 스텝 펄스 프로그래밍(incremental step pulse programming; ISPP) 방식에 따라 계단 전압을 생성하여 구동 라인 드라이버(340)에 제공한다. 패스 전압 생성기(540)는 프로그램 동작시 비 선택된 워드 라인들에 공급될 패스 전압을 생성하여 구동 라인 드라이버(340)에 제공한다. 독출 전압 생성기(340)는 독출 동작시 비선택된 워드 라인들로 공급될 독출 전압을 생성하여 구동 라인 드라이버(340)에 제공한다.
도 14는 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치의 일부를 나타낸다.
도 14에서는 도 6의 비휘발성 메모리 장치의 구성 요소들 중 누설 검출 동작에 관계되는 어드레스 디코더(300), 전압 생성기(500) 및 누설 검출기(570)를 도시한다. 전압 생성기(500)는 패스 전압 생성기(540)는 독출 전압 생성기(550)를 포함하는 것으로 도시된다.
도 14를 참조하면, 어드레스 디코더(300)는 패스 스위치 회로(360), 선택 스위치 회로(340a), 제1 전압 전달 회로(340b) 및 제2 전압 전달 회로(370)를 포함할 수 있다. 선택 스위치 회로(340a), 제1 전압 전달 회로(340b) 및 제2 전압 전달 회로(370)가 도 12의 워드라인 드라이버 회로(340)를 구성할 수 있다.
패스 스위치 회로(360)는 워드라인들(WLi, WLj, WLj) 각각과 구동 라인들(Si, Sj, Sk) 각각의 사이에 연결시키는 패스 트랜지스터들(PTi, PTj, PTk)을 포함할 수 있다. 패스 트랜지스터들(PTi, PTj, PTk) 각각의 게이트는 블록 워드라인(BLKWL)에 공통으로 연결되고, 블록 워드라인(BLKWL)을 통하여 인가되는 고전압에 응답하여 워드라인들(WLi, WLj, WLj) 각각을 구동 라인들(Si, Sj, Sk) 각각에 연결시킬 수 있다.
실시예에 있어서, 패스 트랜지스터들(PTi, PTj, PTk) 각각은 고전압 엔모스 트랜지스터로 구성될 수 있다.
선택 스위치 회로(340a)는 제1 전압 전달 회로(340b)와 패스 트랜지스터들(SPTi, SPTj, SPTk) 각각에 연결되는 선택 트랜지스터들(SPTi, SPTj, SPTk)을 포함할 수 있다. 선택 트랜지스터들(SPTi, SPTj, SPTk) 각각은 게이트에 인가되는 구동 라인 선택 신호들(SISi, SISj, SISk)에 응답하여 선택적으로 턴-온되어 제1 전압 전달 회로(340b)에서 전달되는 전압들을 구동 라인들(Si, Sj, Sk) 중 적어도 일부에 제공할 수 있다.
구동 라인 선택 신호들(SISi, SISj, SISk)은 도 6의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
실시예에 있어서, 선택 트랜지스터들(SPTi, SPTj, SPTk) 각각은 엔모스 트랜지스터로 구성될 수 있다.
제1 전압 전달 회로(340b)는 연결 라인(CL1)과 연결 라인(CL2) 사이에 연결되는 복수의 엔모스 트랜지스터들(341, 342, 343, 344, 345, 346)을 포함할 수 있다.
엔모스 트랜지스터(341)는 연결 라인(CL1)과 선택 트랜지스터(SPTi)에 연결되는 내부 노드(NIi) 사이에 연결되고, 선택 신호(SS1)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(342)는 연결 라인(CL2)과 내부 노드(NIi) 사이에 연결되고, 선택 신호(SS2)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터(343)는 연결 라인(CL1)과 선택 트랜지스터(SPTj)에 연결되는 내부 노드(NIj) 사이에 연결되고, 선택 신호(SS1)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(344)는 연결 라인(CL2)과 내부 노드(NIj) 사이에 연결되고, 선택 신호(SS2)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터(345)는 연결 라인(CL1)과 선택 트랜지스터(SPTk)에 연결되는 내부 노드(NIk) 사이에 연결되고, 선택 신호(SS1)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(346)는 연결 라인(CL2)과 내부 노드(NIk) 사이에 연결되고, 선택 신호(SS2)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터들(341, 343, 345)은 선택 신호(SS1)에 응답하여 턴-온되고, 제1 연결 라인(CL1)에 전달되는 전압들을 선택 트랜지스터들(SPTi, SPTj, SPTk)을 통하여 구동 라인들(Si, Sj, Sk)에 제공하고, 엔모스 트랜지스터들(342, 344, 346)은 선택 신호(SS2)에 응답하여 턴-온되고 제2 연결 라인(CL2)에 전달되는 전압들을 선택 트랜지스터들(SPTi, SPTj, SPTk)을 통하여 구동 라인들(Si, Sj, Sk)에 제공할 수 있다.
선택 신호들(SS1, SS2)은 도 6의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
제2 전압 전달 회로(370)는 엔모스 트랜지스터들(371, 372, 373, 374)를 포함할 수 있다.
엔모스 트랜지스터(371)는 연결 라인(CL1)에 연결되는 감지 노드(SO)와 노드(N11) 사이에 연결될 수 있고, 스위칭 제어 신호(SSV2)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터(372)는 노드(N11)와 패스 전압 생성기(540) 사이에 연결되어 패스 전압(VPASS)을 수신하고, 스위칭 제어 신호(SSV2)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터들(371, 372)은 스위칭 제어 신호들(SSV1, SSV2)에 응답하여 선택적으로 턴-온되어, 패스 전압(VPASS)을 노드(N)와 감지 노드(SO)를 통하여 구동 라인들(SIi, SIj, SIk)에 제공할 수 있다.
엔모스 트랜지스터(373)는 제2 전달 라인(CL2)와 독출 전압 생성기(550) 사이에 연결되어 독출 전압(VREAD)을 수신하고, 스위칭 제어 신호(SSV3)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터(373)는 스위칭 제어 신호(SSV3)에 응답하여 턴-온되어, 연결 라인(CL2)을 통하여 독출 전압(VREAD)을 구동 라인들(SIi, SIj, SIk)에 제공할 수 있다.
엔모스 트랜지스터(374)는 노드(N11)와 누설 검출기(570) 사이에 연결되고. 스위칭 제어 신호(LCS)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터(374)는 스위칭 제어 신호(LCS)에 응답하여 선택적으로 턴-온되어 노드(N11)를 통하여 감지 노드(SO)의 전압을 누설 검출기(570)에 제공할 수 있다.
스위칭 제어 신호들(SSV1, SSV2, SSV3, LCS)는 도 6의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
도 15는 워드라인 셋업 구간에서 도 14의 비휘발성 메모리 장치의 동작을 나타낸다.
도 15를 참조하면, 워드라인 셋업 구간에서, 엔모스 트랜지스터(373)를 턴-온시키고, 엔모스 트랜지스터들(371, 372)를 턴-오프시키고, 엔모스 트랜지스터들(341, 343, 345)을 턴-오프시키고, 엔모스 트랜지스터들(342, 344, 346)을 턴-온시키고, 선택 트랜지스터들(SPTi, SPTj, SPTk)을 턴-온시키고, 블록 워드라인(BLKWL)에 제1 전압을 인가하여 패스 트랜지스터들(PTi, PTj, PTk)을 턴-온시켜 독출 전압 생성기(550)가 제공하는 독출 전압(VREAD)을 이용하여 구동 라인들(Si, Sj, Sk)에 제2 전압을 인가하여 워드라인들(WLi, WLj, WLk)을 제3 전압으로 셋업할 수 있다.
도 15에서 워드라인들(WLi, WLk)은 선택된 워드라인들(SEL)이고 워드라인(WLj)는 비선택 워드라인(UNSEL)을 나타낸다.
도 16은 워드라인 디벨럽 구간에서 도 14의 비휘발성 메모리 장치의 동작을 나타낸다.
도 16을 참조하면, 워드라인 디벨럽 구간에서, 블록 워드라인(BLKWL)에 제4 전압을 인가하여 패스 트랜지스터들(PTi, PTj, PTk)을 턴-오프시키고, 엔모스 트랜지스터(373)를 턴-오프시키고, 엔모스 트랜지스터들(371, 372)를 턴-온시키고, 엔모스 트랜지스터(374)를 턴-온시키고, 엔모스 트랜지스터들(341, 345)을 턴-온시키고, 엔모스 트랜지스터들(342, 343, 344, 346)을 턴-오프시키고, 선택 트랜지스터들(SPTi, SPTj, SPTk)을 턴-온시켜, 패스 전압 생성기(550)가 제공하는 독출 전압(VPASS)을 이용하여 구동 라인들(Si, Sj, Sk)을 제2 전압으로 프리차지하면서 워드라인들(짝수 워드라인들, WLi, WLj)을 디벨럽할 수 있다. 이 때, 누설 검출기(570)에 연결되는 라인도 제2 전압으로 프리차지될 수 있다.
도 16에서 워드라인들(WLi, WLk)은 선택된 워드라인들(SEL)이고 워드라인(WLj)는 비선택 워드라인(UNSEL)을 나타낸다.
도 17은 감지 구간에서 도 14의 비휘발성 메모리 장치의 동작을 나타낸다.
도 17을 참조하면, 감지 구간에서, 블록 워드라인(BLKWL)을 통하여 패스 트랜지스터들(PTi, PTj, PTk) 각각의 게이트에 제5 전압을 인가하고, 엔모스 트랜지스터(373)를 턴-오프시키고, 엔모스 트랜지스터(372)를 턴-오프시키고, 엔모스 트랜지스터들(371, 374)를 턴-온시키고, 엔모스 트랜지스터들(341, 345)을 턴-온시키고, 엔모스 트랜지스터들(342, 343, 344, 346)을 턴-오프시키고, 선택 트랜지스터들(SPTi, SPTk)을 턴-온시키고, 선택 트랜지스터(SPTj)를 턴-오프시켜, 구동 라인들(Si, Sk) 각각을 선택 워드라인들(짝수 워드라인들, WLi, WLk)을 각각에 연결할 수 있다.
이 때 워드라인(WLk)에 누설(LKG)이 발생하였고, 워드라인(WLi)은 누설이 발생하지 않은(NO LKG) 정상 워드라인이라고 가정하면, 패스 트랜지스터(PTk)는 패스 트랜지스터(PTk)의 워드라인(WLk)에 연결되는 단자의 전압 레벨이 감소하여 패스 트랜지스터(PTk)의 문턱 전압이 낮아져서 패스 트랜지스터(PTk)는 제5 전압에 응답하여 턴-온되고, 패스 트랜지스터(PTi)는 턴-오프 상태를 유지한다.
패스 트랜지스터(PTk)가 턴-온되므로, 워드라인(WLk)과 구동 라인(Sk) 사이에 전하 공유가 발생되고, 구동 라인(Sk)의 전압 레벨이 감소하게 된다. 따라서 감지 노드(SO)의 레벨도 감소하게 된다. 감지 노드(SO)에 엔모스 트랜지스터(374)를 통하여 연결된 누설 검출기(570)는 감지 노드(SO)의 전압 레벨을 기준 전압과 비교하고, 감지 노드(SO)의 전압 레벨이 기준 전압 이하로 강하되는 경우, 이를 나타내는 누설 검출 신호(LDS)를 도 6의 제어 회로(450)에 제공할 수 있다.
제어 회로(450)는 누설 검출 신호(LDS)가 활성화되면, 선택 워드라인들(WLi, WLk) 중 적어도 하나에서 누설이 발생하였음을 알 수 있다.
도 18은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치에서 누설 검출기를 나타낸다.
도 18을 참조하면, 누설 검출기(570)는 비교기(571)를 포함할 수 있다. 비교기(570)는 감지 노드(SO)에 연결되는 양(+)의 입력 단자, 기준 전압(VREF)를 수신하는 음(-)의 입력 단자 및 누설 검출 신호(LDS)를 제공하는 출력 단자를 구비할 수 있다.
도 17을 참조하여 설명한 바와 같이, 감지 구간에서 비교기(571)가 엔모스 트랜지스터(374)를 통하여 감지 노드(SO)에 연결되는 경우, 비교기(571)는 감지 노드(SO)의 전압 레벨을 기준 전압(VREF)과 비교하고, 비교 결과를 나타내는 누설 검출 신호(LDS)를 도 6의 제어 회로(450)에 제공할 수 있다.
도 14 내지 도 18에서는 워드라인들(WL1~WLn)에 대하여 누설 검출 동작이 수행되는 것을 설명하였다. 하지만 본 발명의 실시예들에 의한 방법에 의하여 도 12의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 대하여도 누설 검출 동작이 수행될 수 있다.
도 19a는 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 소거 루프에 적용되는 예를 나타내는 흐름도이다.
도 19a를 참조하면, 소거 루프가 시작되고, 제어 회로(450)는 선택된 메모리 블록에 대한 소거 동작을 수행한다(S410). 선택된 메모리 블록의 워드라인들에 대하여 소거 검증을 수행한다(S420).
제어 회로(450)는 소거 검증의 패스 여부를 판단한다(S430). 소거 검증을 패스하지 못하면(S430에서 NO), 소거 전압(VERS)을 증가시키고(S440), 증가된 소거 전압에 기초하여 동작들(S410, S420, S430)을 수행한다.
소거 검증을 패스하면(S430에서 YES), 제어 회로(450)는 상술한 바와 같이, 선택된 메모리 블록의 워드라인들에 대하여 누설 검출 동작을 수행한다.
상기 누설 검출 동작에서는 제어 회로(450)는 워드라인 셋업 구간에서 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 메모리 셀들에 연결되는 복수의 워드라인들 및 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 워드라인들 중 적어도 일부의 누설을 판단할 수 있다.
도 19b는 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 프로그램 루프에 적용되는 예를 나타내는 흐름도이다.
도 19를 참조하면, 프로그램 루프가 시작되고, 제어 회로(450)는 선택된 메모리 블록에 대하여 누설 검출 동작을 수행한다(S510).
선택된 메모리 블록의 워드라인들 중 적어도 일부에 누설이 발생하였는지 여부를 판단한다(S520).
누설이 검출되지 않았으면(S520에서 NO), 선택된 메모리 블록의 선택 워드라인에 대하여 프로그램 동작을 수행한다(S530). 선택 워드라인에 대하여 프로그램 검증을 수행한다(S540). 제어 회로(450)는 프로그램 검증의 패스 여부를 판단한다(S550). 프로그램 검증을 패스하지 못하면(S550에서 NO), 프로그램 전압(VPGM)을 증가시키고(S560), 증가된 프로그램 전압에 기초하여 동작들(S530, S540, S550)을 수행한다.
프로그램 검증을 패스하면(S550에서 YES), 프로그램 루프를 종료한다.
누설이 검출되면(S520에서 YES), 선택된 메모리 블록에 대하여는 프로그램 동작을 수행하지 않고, 프로그램 루프를 종료한다.
도 20a는 본 발명의 실시예들에 따라 제1 및 제2 반도체 층을 포함하는 비휘발성 메모리 장치의 구조를 나타내고, 도 20b는 비휘발성 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 상면을 나타내는 평면도이고, 도 20c는 도 20b의 평면도와 중첩되는 제1 반도체 층의 상면을 나타내는 평면도를 나타낸다.
도 20a에서 제1 및 제2 반도체 층들(L1, L2)은 설명의 편의를 위하여 제3 방향으로 이격되어 도시되었으나, 제1 반도체 층(L1)의 하면 및 제2 반도체 층(L2)의 상면이 접할 수 있다.
도 20a 내지 20c를 참조하면, 도 6의 어드레스 디코더(300)에 포함될 수 있는 제1 및 제2 어드레스 디코더들(301, 303)는 워드라인(WL)이 연장된 방향과 수직한 방향 연장되는 형상을 가지도록 배치될 수 있다. 또한, 도 6의 페이지 버퍼 회로(410)에 포함될 수 있는 제1 및 제2 페이지 버퍼 회로들(411, 413)는 비트라인(BL)과 수직한 방향으로 연장되는 형상을 가지도록 배치될 수 있다. COP 구조의 비휘발성 메모리 장치(100a)에서 어드레스 디코더(도 3의 600) 및 페이지 버퍼 회로(도 3의 410)는, 제1 반도체 층(L1)의 메모리 셀 어레이(도 6의 200)와 제3 방향으로 중첩되는 면적을 증가시키기 위하여, 각각 2개 이상의 부분들로서 분리되어 윈드밀(windmill)과 같이 배치될 수 있다.
도 20b를 참조하면, 제2 반도체 층(L2)은, 워드라인(WL)과 평행한 제1 방향의 제1 가상 라인(X0-X0') 및 비트라인(BL)과 평행한 제2 방향의 제2 가상 라인(Y0-Y0')에 의해서 제1 내지 제4 영역(R1~R4)으로 구획될 수 있다.
예를 들어, 제1 가상 라인(X0-X0') 및 제2 가상 라인(Y0-Y0')은 제1 반도체 층(L1)에 배치된 메모리 셀 어레이(200)와 제3 방향으로 오버랩될 수 있다. 다시 말해서, 제1 내지 제4 영역(R1~R4)은 각각 적어도 일부가 제1 반도체 층(L1)에 배치된 메모리 셀 어레이(200)와 제3 방향으로 오버랩될 수 있다. 제1 및 제2 어드레스 디코더들(301, 303)는 각각 제2 및 제3 영역(R2, R3)에 배치되고, 제1 및 제2 페이지 버퍼 회로들(411, 413)은 각각 제1 및 제4 영역(R1, R4)에 배치될 수 있다.
도 20c를 더 참조하면, 제1 반도체 층(L1)에는 메모리 셀 어레이(200)가 배치되고, 메모리 셀 어레이(100)는 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)를 포함할 수 있다.
도시된 바와 같이, 메모리 셀 어레이(100a)는 제1 및 제2 수직 구조체들(VS1, VS2)로서 형성되는 복수의 메모리 블록들(BLKa~BLKq)을 포함할 수 있다. 메모리 블록들(BLKa~BLKq)은 제3 방향을 따라 배열될 수 있다. 메모리 블록들(BLKa~BLKq) 각각은 제1 서브 블록과 제2 서브 블록을 포함할 수 있다. 메모리 블록(BLKa)은 제1 서브 블록(SBa1)과 제2 서브 블록(SBa2)를 포함할 수 있다.
제1 수직 구조체(VS1)는 메모리 블록들(BLKa~BLKq) 각각의 제1 서브 블록들 및 제3 방향으로 따라 이격되어 배치되는 제1 비아 영역들(EVA11, VA11, VA12, EAV12)을 포함하고, 제2 수직 구조체(VS2)는 메모리 블록들(BLKa~BLKq) 각각의 제2 서브 블록들 및 제3 방향을 따라 이격되어 배치되는 제2 비아 영역들(EVA21, VA21, VA22, EAV22)을 포함할 수 있다.
제1 서브 블록들은 제1 비아 영역들(EVA11, VA11, VA12, EAV12) 사이에 배치되고, 제2 서브 블록들은 제2 비아 영역들(EVA21, VA21, VA22, EAV22) 사이에 배치될 수 있다. 제1 서브 블록들의 제3 방향의 에지들에 인접한 제1 비아 영역들(EVA11, EAV12)은 각각 제1 에지 비아 영역 및 제2 에지 비아 영역이라 호칭될 수 있다. 제2 비아 영역들(EVA21, VA21, VA22, EAV22) 중 제2 서브 블록들의 제3 방향의 에지들에 인접한 제1 비아 영역들(EVA21, EAV22)은 각각 제3 에지 비아 영역 및 제4 에지 비아 영역이라 호칭될 수 있다.
제1 비아 영역들(VA11, VA12)에는, 각각 제1 수직 구조체(VS1)를 관통하여 제1 페이지 버퍼(411)에 접속되는 하나 이상의 제1 관통 홀 비아가 배치될 수 있다. 또한, 제2 비아 영역들(VA11, VA12)은, 각각 제2 수직 구조체(VS2)를 관통하여 제2 페이지 버퍼(413)에 접속되는 하나 이상의 제2 관통 홀 비아가 배치될 수 있다. 제1 및 제2 에지 비아 영역들(EVA11, EVA12) 각각에는 제1 서브 블록들 중 적어도 하나를 제2 어드레스 디코더(303)와 전기적으로 연결하는 하나 이상의 에지 관통 홀 비아가 배치될 수 있다. 또한 제3 및 제4 에지 비아 영역들(EVA21, EVA22) 각각에는 제2 서브 블록들 중 적어도 하나를 제1 어드레스 디코더(301)와 전기적으로 연결하는 하나 이상의 에지 관통 홀 비아가 형성될 수 있다.
도 20d는 본 발명의 실시예들에 따른 도 20c의 Ⅵ-Ⅵ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 20d를 참조하면, 제2 반도체 층(L2)은 하부기판(L_SUB), 하부기판(L_SUB)에 형성된 제2 어드레스 디코더(303) 및 제2 페이지 버퍼 회로(413)를 포함할 수 있다. 또한, 제2 반도체 층(L2)은, 제2 어드레스 디코더(303)와 전기적으로 연결된 제1 하부 컨택(LMC1)들, 제1 하부 컨택(LMC1)들과 전기적으로 연결된 제1 하부 도전 라인(PM1) 및 복수의 제1 하부 컨택(LMC1)들과 제1 하부 도전 라인(PM1)을 덮는 하부 절연층(IL1)을 포함할 수 있다.
제2 어드레스 디코더(303) 및 제2 페이지 버퍼 회로(413)는 각각 하부기판(L_SUB) 상의 일부 영역에 형성될 수 있다. 즉, 복수의 트랜지스터(TR)들이 하부기판(L_SUB) 상에 형성되어, 제2 어드레스 디코더(303) 및/또는 제2 페이지 버퍼 회로(413)를 구성할 수 있다.
제1 반도체 층(L1)은 제1 상부기판(U_SUB_1), 제2 상부기판(U_SUB_2), 제1 상부기판(U_SUB_1) 상에 배치된 제1 수직 구조체(VS1) 및 제2 상부기판(U_SUB_2) 상에 배치된 제2 수직 구조체(VS2)를 포함할 수 있다. 또한, 제1 반도체 층(L1)은 제1 수직 구조체(VS1)와 전기적으로 연결되는 제1 상부 컨택(UMC1)들, 제1 비트라인들(BL_1), 제1 에지 컨택(EC1)들 및 복수의 제1 상부 도전 라인(UPM1)들을 포함할 수 있다.
제1 반도체 층(L1)은 제2 수직 구조체(VS2)와 전기적으로 연결되는 복수의 제2 상부 컨택(UMC2)들, 제2 비트라인들(BL_2), 제2 에지 컨택(EC2)들 및 제2 상부 도전라인(UPM2)들을 포함할 수 있다. 제1 반도체 층(L1)은 제1 및 제2 수직 구조체들(VS1, VS2)와 각종 도전라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.
제1 및 제2 상부기판들(U_SUB_1, U_SUB_2) 각각은 제1 및 제2 게이트 도전층들(GS_1, GS_2)을 지지하는 지지층일 수 있다. 제1 및 제2 상부기판들(U_SUB_1, U_SUB_2)은, 예를 들어 베이스 기판으로 명명될 수도 있다.
제1 수직 구조체(VS1)는 제1 상부기판(U_SUB_1) 상에 배치된 제1 게이트 도전층들(GS_1), 제1 게이트 도전층들(GS_1)을 관통하여 제1 상부기판(U_SUB_1)의 상면에 제1 방향으로 연장되는 복수의 필라들(P1)을 포함할 수 있다. 제1 게이트 도전층들(GS_1)은 그라운드 선택 라인(GSL_1), 워드라인들(WL1_1~WL4_1) 및 스트링 선택 라인(SSL_1)을 포함할 수 있다. 제1 상부기판(U_SUB_1) 상에 그라운드 선택 라인(GSL_1), 워드라인들(WL1_1~WL4_1)및 스트링 선택 라인(SSL_1)이 순차적으로 형성될 수 있으며, 제1 게이트 도전층들(GS_1) 각각의 하부 또는 상부에는 절연층(52)이 배치될 수 있다. 도 20d에서 제1 및 제2 수직 구조체들(VS1, VS2)는 대응되는 구성을 구비하므로, 제2 수직 구조체(VS2)의 구성 중 제1 수직 구조체(VS1)와 대응, 중복되는 구성에 대한 설명은 생략한다.
복수의 필라(P1)들은 표면 층(surface layer)(S1) 및 내부(I)를 포함할 수 있다. 구체적으로, 각 필라(P1)의 표면 층(S1)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다.
예를 들어, 접지 선택 라인(GSL_1)과 접지 선택 라인(GSL_1)에 인접한 표면층(S1) 부분은 접지 선택 트랜지스터(도 8의 GST)를 구성할 수 있다. 또한, 워드라인들(WL1_1~WL4_1)과 워드라인들(WL1_1~WL4_1)에 인접한 표면 층(S1) 부분은 메모리 셀 트랜지스터들(도 6의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인(SSL_1)과 스트링 선택 라인(SSL1)에 인접한 표면층(S1) 부분은 스트링 선택 트랜지스터(도 8의 SST)를 구성할 수 있다.
필라(P1) 상에 드레인 영역(DR1)이 형성될 수 있다. 예를 들어, 드레인 영역(DR1)은 제1상부 컨택(UMC1)을 통해 제1 비트라인(BL_1)과 전기적으로 연결될 수 있다. 드레인 영역(DR1)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR1)의 상면과 동일한 레벨 상에 형성될 수 있다.
제1 수직 구조체(VS1)는 엣지 영역(EG1)을 포함할 수 있다. 도시된 바와 같이, 엣지 영역(EG1)의 단면은 계단형 패드 구조물을 형성할 수 있다. 계단형 패드 구조물은, "워드라인 패드"로 지칭될 수 있다. 엣지 영역(EG1)에는 복수의 제1 엣지 컨택(EC1)들이 접속될 수 있으며, 제1 엣지 컨택(EC1)들을 통해 제2 어드레스 디코더(603) 등의 주변회로로부터 전기적 신호를 제공받을 수 있다. 일 예로, 제1 수직 구조체(VS1), 제1 상부기판(U_SUB_1) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 컨택 플러그(MCP1)는, 일 측이 제1 하부 도전라인(PM1)에 접속되고 다른 일 측이 제1 상부 도전라인(UPM1)을 통해 엣지 영역(EG1)과 전기적으로 연결될 수 있다.
또한, 도시되지는 않았으나, 제1 엣지 컨택(EC1)들 중 적어도 일부는, 제1 및 제2 상부기판(U_SUB_1, U_SUB_2)사이에서 제2 방향으로 제1 및 제2 반도체 층(L1, L2)의 일부를 관통하고 일 측이 하부 도전라인(예를 들어, PM1)에 접속되는 컨택 플러그와 전기적으로 연결될 수 있다.
도 20e는 도 20c의 Ⅶ-Ⅶ' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
구체적으로, 도 20e는 제1 반도체 층(L1)에 구비된 제2 비아 영역들(VA11, VA12)과 오버랩되는 제2 반도체 층(L2)의 단면도일 수 있다. 도 20e에 개시된 구성 중, 도 20c와 비교하여 중복되는 설명은 피하기로 한다.
도 20e를 참조하면, 제1 비아영역(VA11)은, 제1 수직 구조체(VS1), 제1 상부기판(U_SUB_1) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 복수의 관통 홀 비아(THV1)들이 배치될 수 있다. 관통 홀 비아(THV1)들 각각은 절연막 패턴(IP4) 및 전도성 패턴(MP4)을 포함할 수 있다. 제2 비아영역(VA21)은, 제2 수직 구조체(VS2), 제2 상부기판(U_SUB_2) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 복수의 관통 홀 비아(THV2)들이 배치될 수 있다. 관통 홀 비아(THV2)들 각각은 절연막 패턴(IP3) 및 전도성 패턴(MP3)을 포함할 수 있다.
도 20e에 도시된 바와 같이, 관통 홀 비아(THV2)는 제2 페이지 버퍼(413)와 제2 상부컨택(UMC2)을 전기적으로 연결할 수 있고, 관통 홀 비아(THV1)는 제2 페이지 버퍼(413)와 제1 상부컨택(UMC1)을 전기적으로 연결할 수 있다. 제1 상부컨택(UMC1)은 제1 비트라인(BL_1)과 접속된 컨택일 수 있다. 제2 상부컨택(UMC2)은 제2 비트라인(BL_2)과 접속된 컨택일 수 있다.
즉, 제1 비트라인(BL_1)들은 제1 비아영역(VA_11)에 배치된 복수의 관통 홀 비아(THV1)들을 통해, 제2 반도체 층(L2)에 형성된 제2 페이지 버퍼(413)와 전기적으로 연결될 수 있고, 제2 비트라인(BL_2)들은 제2 비아영역(VA_21)에 배치된 복수의 관통 홀 비아(THV2)들을 통해, 제2 반도체 층(L2)에 형성된 제2 페이지 버퍼(413)와 전기적으로 연결될 수 있다. 실시예에 있어서, 제1 비아영역(VA11)의 엣지 영역(EG_V1)과 제2 비아영역(VA21)의 엣지 영역(EG_V2)에는 컨택 등의 도전 패턴들이 형성되지 않을 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이고, 도 22는 도 21의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 21에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR1~STRm)을 도시하고 있으나, 메모리 블록은 7 및 8을 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다.
도 21 및 22를 참조하면, 메모리 블록은 동일한 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(STR1~STRm)을 포함할 수 있다.
셀 스트링들(STR1~STRm)의 각각은 스트링 선택 라인들(SSL1~SSLm)에 의해 제어되는 스트링 선택 트랜지스터들(SST1~SSTm), 워드 라인들(WL)에 의해 제어되는 메모리 셀들, 중간 스위칭 라인(MSL)에 의해 제어되는 중간 스위칭 트랜지스터들(MST1~MSTm) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들(GST1~GSTm)을 포함할 수 있다. 제1 및 제2 스택들(ST1, ST2)의 수직 방향(D1)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들은 더미 셀들일 수 있다. 더미 셀들에는 데이터가 저장되지 않을 수 있다. 한편 상기 더미 셀들은 다른 메모리 셀들보다 작은 비트 수의 데이터를 저장하도록 설정될 수 있다.
도 21 및 22에는 접지 선택 트랜지스터들이 동일한 접지 선택 라인(GSL)에 연결되는 실시예가 도시되어 있으나, 복수의 접지 선택 라인들의 각각에 일정한 개수의 접지 선택 트랜지스터들이 연결될 수도 있다.
일 실시예에서, 도 21 및 22에 도시된 바와 같이, 경계 층(BND)은 하나의 게이트 라인을 포함할 수 있다. 상기 하나의 게이트 라인은 중간 스위칭 라인(MSL)에 해당하고 이에 연결된 중간 스위칭 트랜지스터들(MSL1~MSLm)을 동시에 스위칭할 수 있다.
본 발명의 실시예들에 따른 누설 검출 동작을 수행하기 위하여 제어 회로(450)는 중간 스위칭 트랜지스터들(MSL1~MSLm)을 턴-온시켜 상부 스택(ST2)의 워드라인들에 대하여 누설 검출 동작을 수행할 수 있다. 상부 스택(ST2)의 워드라인들에 대하여 누설 검출 동작이 완료된 후, 제어 회로(450)는 중간 스위칭 트랜지스터들(MSL1~MSLm)을 턴-오프시켜 하부 스택(ST1)의 워드라인들에 대하여 누설 검출 동작을 수행할 수 있다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 23을 참조하면, 각 셀 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(610) 및 제2 서브 채널 홀(630)을 포함할 수 있다. 제1 서브 채널 홀(610)은 채널막(611), 내부 물질(612) 및 절연막(613)을 포함할 수 있다. 제2 서브 채널 홀(630)은 채널막(631), 내부 물질(632) 및 절연막(633)을 포함할 수 있다. 제1 서브 채널 홀(610)의 채널막(611)은 제2 서브 채널 홀(630)의 채널막(631)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(610, 630)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 크다.
전술한 스택들 사이의 경계 층은 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼 층(GTL5)에 상응할 수 있다. 스토퍼 층의 셀들은 데이터를 저장하기에 적합하지 않을 수 있고, 이러한 스토퍼 층을 본 발명의 실시예들에 따른 중간 스위칭 트랜지스터들을 형성하기 위한 경계 층으로 이용할 수 있다. 또한 스토퍼 층(GTL5)에 수직 방향으로 인접한 1개 이상의 게이트 라인 층들이 상기 경계 층에 더 포함될 수도 있다.
경계 층에 형성되는 중간 스위칭 트랜지스터들은 셀 타입으로 구현될 수도 있고, 트랜지스터 타입으로 구현될 수도 있다. 여기서 셀 타입이란 플래시 메모리 셀과 같이 플로팅 게이트를 포함하는 것을 말하고 트랜지스터 타입이란 상기 플로팅 게이트가 생략된 것을 말한다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 24를 참조하면, 저장 장치(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 컨트롤러(1200)를 포함한다. 실시예에 따라서, 저장 장치(1000)는 eMMC(embedded multimedia card), UFS(universal flash storage), SSD(solid state drive) 등으로 구현될 수 있다.
컨트롤러(1200)는 복수의 연결 채널들(CCH1, CCH2, CCH3, ..., CCHk)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), ECC(error correction code) 엔진(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리(NVM) 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 컨트롤러(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다.
ECC 엔진(1230)은 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 비휘발성 메모리 장치들(1100)로부터 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)는 외부의 장치 및 비휘발성 메모리 장치들(1100)과 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 외부 고전압(VPP)을 제공받을 수 있다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 25를 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(Z 축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
도 25의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제 1 방향에 수직하면서 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
전술한 제1 내지 제5 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)은 적어도 하나의 메모리 블록에 제공될 수 있다. 즉, 제어 회로는 워드라인 셋업 구간에서 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮거나 같은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록을 구비하는 비휘발성 메모리 장치의 동작 방법으로서,
    워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하는 단계;
    워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하는 단계; 및
    감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 워드라인의 누설을 검출하는 것은 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프의 프로그램 수행 동작 전에 상기 워드라인들에 대하여 수행되고, 상기 워드라인들 중 적어도 하나의 워드라인에서 상기 누설이 발생하였다고 판단되는 경우, 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프는 종료되는 비휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 워드라인 셋업 구간에서
    상기 제2 전압의 레벨은 상기 제1 전압의 레벨보다 크고,
    상기 제3 전압이 레벨은 상기 제1 전압 보다 제1 문턱 값만큼 작은 비휘발성 메모리 장치의 동작 방법.
  4. 제3항에 있어서, 상기 감지 구간에서,
    상기 제5 전압의 레벨은 상기 타겟 워드라인들 각각의 전압 레벨보다 상기 제1 문턱 값만큼 크고,
    상기 패스 트랜지스터들 중 상기 제5 전압에 의하여 턴-온된 적어도 하나의 패스 트랜지스터에 연결되는 워드라인에서 상기 누설이 발생된 것으로 판단하는 비휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 워드라인 셋업 구간에서
    상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 크고,
    상기 제3 전압의 레벨은 상기 제1 전압과 유사한 비휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서, 상기 감지 구간에서
    상기 제5 전압의 레벨은 상기 타겟 워드라인들 각각의 전압 레벨보다 상기 제1 문턱 값만큼 크고,
    상기 패스 트랜지스터들 중 상기 제5 전압에 의하여 턴-온된 적어도 하나의 패스 트랜지스터에 연결되는 워드라인에서 상기 누설이 발생된 것으로 판단하는 비휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 복수의 구동 라인들은 복수의 선택 스위치들에 의하여 상기 감지 노드에 연결되는 비휘발성 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 타겟 워드라인들은 상기 선택 스위치들 모두를 활성화시켜 선택된 상기 워드라인들 모두에 해당하는 비휘발성 메모리 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 타겟 워드라인들은 상기 선택 스위치들 중 일부를 활성화시켜 선택된 상기 워드라인들 중 짝수 워드라인들 또는 홀수 워드라인들에 해당하는 비휘발성 메모리 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 워드라인의 누설을 검출하는 것은 상기 적어도 하나의 메모리 블록에 대한 소거 동작 중에 소거 검증이 완료된 워드라인들에 대하여 수행되는 비휘발성 메모리 장치의 동작 방법.
  11. 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록; 및
    워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단하도록 누설 검출 동작을 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제어 회로는 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프의 프로그램 수행 동작 전에 상기 워드라인들에 대하여 상기 누설 검출 동작을 수행하고, 상기 워드라인들 중 적어도 하나의 워드라인에서 상기 누설이 발생하였다고 판단되는 경우, 상기 제어 회로는 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프를 종료시키는 비휘발성 메모리 장치.
  13. 제11항에 있어서,
    제어 신호에 기초하여 워드라인 전압들을 생성하는 전압 생성기;
    로우 어드레스에 기초하여 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공하는 어드레스 디코더; 및
    상기 감지 노드에 연결되는 누설 검출기를 더 포함하고,
    상기 어드레스 디코더는 상기 패스 트랜지스터들을 포함하는 패스 스위치 회로;
    제1 전압 전달 회로;
    상기 감지 노드에서 상기 전압 생성 회로와 상기 제1 전압 전달 회로에 연결되는 제2 전압 전달 회로
    상기 제1 전압 전달 회로와 상기 구동 라인들 사이에 연결되고, 복수의 구동 라인 선택 신호들에 응답하여 상기 제1 전압 전달 회로를 상기 구동 라인들에 연결하는 복수의 선택 스위치들을 구비하는 선택 스위치 회로를 더 포함하는 비휘발성 메모리 장치.
  14. 제13항에 있어서, 상기 제어 회로는
    상기 워드라인 셋업 구간에서 상기 제2 전압의 레벨은 상기 제1 전압의 레벨보다 크고, 상기 제3 전압이 레벨은 상기 제1 전압 보다 제1 문턱 값만큼 작도록 상기 전압 생성기와 상기 어드레스 디코더를 제어하고,
    상기 감지 구간에서 상기 제5 전압의 레벨은 상기 타겟 워드라인들 각각의 전압 레벨보다 상기 제1 문턱 값만큼 크도록 상기 전압 생성기와 상기 어드레스 디코더를 제어하고,
    상기 누설 검출기는 상기 누설 검출기는 상기 감지 구간에서 상기 감지 노드의 전압 레벨이 강하하면 상기 누설이 발생된 것으로 판단하는 비휘발성 메모리 장치.
  15. 제13항에 있어서, 상기 제어 회로는
    상기 워드라인 셋업 구간에서 상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 크고, 상기 제3 전압의 레벨은 상기 제1 전압과 유사하도록 상기 전압 생성기와 상기 어드레스 디코더를 제어하고,
    상기 감지 구간에서 상기 제5 전압의 레벨은 상기 타겟 워드라인들 각각의 전압 레벨보다 상기 제1 문턱 값만큼 크도록 상기 전압 생성기와 상기 어드레스 디코더를 제어하고,
    상기 누설 검출기는 상기 누설 검출기는 상기 감지 구간에서 상기 감지 노드의 전압 레벨이 강하하면 상기 누설이 발생된 것으로 판단하는 비휘발성 메모리 장치.
  16. 제13항에 있어서, 상기 제어 회로는
    상기 워드라인 디벨럽 구간과 상기 감지 구간에서 상기 선택 스위치들을 모두 활성화시켜 상기 워드라인들 모두에 대하여 동시에 상기 워드라인 누설 검출 동작을 수행하는 비휘발성 메모리 장치.
  17. 제13항에 있어서, 상기 제어 회로는
    상기 워드라인 디벨럽 구간과 상기 감지 구간에서 상기 선택 스위치들 중 일부를 활성화시켜 상기 워드라인들 일부에 대하여 동시에 상기 워드라인 누설 검출 동작을 수행하는 비휘발성 메모리 장치.
  18. 제13항에 있어서, 상기 누설 검출기는
    상기 감지 노드의 전압 레벨과 기준 전압을 비교하고, 상기 비교의 결과에 기초하여 누설 검출 신호를 상기 제어 회로에 제공하는 비교기를 포함하는 비휘발성 메모리 장치.
  19. 제11항에 있어서,
    상기 복수의 셀 스트링들은 상기 수직 방향으로 복수의 스택들로 분할되고,
    상기 적어도 하나의 메모리 블록은 상기 상기 복수의 스택들의 적어도 하나의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 더 포함하고,
    상기 제어 회로는 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하여 상기 워드라인 누설 검출 동작을 수행하는 비휘발성 메모리 장치.
  20. 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록;
    제어 신호에 기초하여 워드라인 전압들을 생성하는 전압 생성기;
    상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공하는 어드레스 디코더;
    상기 어드레스 디코더와 감지 노드에서 연결되는 누설 검출기;
    상기 전압 생성기, 상기 어드레스 디코더 및 상기 누설 감기지를 제어하는 제어 회로를 포함하고,
    상기 제어 회로는 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인과 복수의 구동 라인들 사이에 연결되는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 상기 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들 중 타겟 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 타겟 워드라인들 중 적어도 일부의 누설을 판단하도록 누설 검출 동작을 제어하고,
    상기 제어 회로는 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프의 프로그램 수행 동작 전에 상기 워드라인들에 대하여 상기 누설 검출 동작을 수행하고, 상기 워드라인들 중 적어도 하나의 워드라인에서 상기 누설이 발생하였다고 판단되는 경우, 상기 제어 회로는 상기 적어도 하나의 메모리 블록에 대한 프로그램 루프를 종료시키는 비휘발성 메모리 장치.

KR1020200144152A 2020-11-02 2020-11-02 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 KR20220059039A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200144152A KR20220059039A (ko) 2020-11-02 2020-11-02 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US17/234,175 US11475956B2 (en) 2020-11-02 2021-04-19 Nonvolatile memory device and method of operating a nonvolatile memory
DE102021110403.3A DE102021110403A1 (de) 2020-11-02 2021-04-23 Nichtflüchtige Speichervorrichtung und Betriebsverfahren eines nichtflüchtigen Speichers
US17/947,320 US11798626B2 (en) 2020-11-02 2022-09-19 Nonvolatile memory device and method of operating a nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200144152A KR20220059039A (ko) 2020-11-02 2020-11-02 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR20220059039A true KR20220059039A (ko) 2022-05-10

Family

ID=81184648

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200144152A KR20220059039A (ko) 2020-11-02 2020-11-02 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Country Status (3)

Country Link
US (2) US11475956B2 (ko)
KR (1) KR20220059039A (ko)
DE (1) DE102021110403A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230098971A (ko) * 2021-12-27 2023-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101259792B1 (ko) * 2007-07-10 2013-05-02 삼성전자주식회사 낸드 플래시 메모리 소자의 읽기 방법
KR100881536B1 (ko) 2007-08-06 2009-02-05 주식회사 하이닉스반도체 블럭 디코더 및 이를 포함하는 반도체 메모리 소자
US7532513B2 (en) 2007-08-27 2009-05-12 Macronix International Co., Ltd. Apparatus and method for detecting word line leakage in memory devices
US7791947B2 (en) * 2008-01-10 2010-09-07 Spansion Llc Non-volatile memory device and methods of using
JP2011061159A (ja) * 2009-09-14 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置
JP2011070323A (ja) * 2009-09-24 2011-04-07 Toshiba Corp Ｕｓｂメモリ装置
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
JP2012069187A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012252740A (ja) * 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
KR101861084B1 (ko) * 2011-07-11 2018-05-28 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
KR101832934B1 (ko) * 2012-01-27 2018-02-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
KR101967895B1 (ko) * 2012-05-02 2019-04-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
JP2014170598A (ja) * 2013-03-01 2014-09-18 Toshiba Corp 半導体記憶装置
KR20140139274A (ko) * 2013-05-27 2014-12-05 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20150002002A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
US8964480B2 (en) * 2013-07-01 2015-02-24 Sandisk Technologies Inc. Detecting programmed word lines based on NAND string current
KR102058664B1 (ko) * 2013-08-29 2019-12-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9058881B1 (en) * 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
KR102154499B1 (ko) * 2013-12-23 2020-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102272238B1 (ko) * 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9595338B2 (en) * 2014-09-24 2017-03-14 Sandisk Technologies Llc Utilizing NAND strings in dummy blocks for faster bit line precharge
US9318209B1 (en) * 2015-03-24 2016-04-19 Sandisk Technologies Inc. Digitally controlled source side select gate offset in 3D NAND memory erase
KR102401254B1 (ko) * 2015-11-12 2022-05-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102449196B1 (ko) * 2016-01-15 2022-09-29 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10920367B2 (en) 2016-03-18 2021-02-16 Panasonic Intellectual Property Management Co., Ltd. Thermal insulation sheet and manufacturing method therefor
US10008276B2 (en) 2016-04-27 2018-06-26 Sandisk Technologies Llc High accuracy leakage detection through low voltage biasing
JP6753715B2 (ja) 2016-07-20 2020-09-09 株式会社東芝 漏電検出装置および漏電検出方法
US10699767B2 (en) * 2017-02-28 2020-06-30 SK Hynix Inc. Memory device and operating method thereof
US20190006021A1 (en) 2017-06-29 2019-01-03 Sandisk Technologies Llc Leakage detection for inter-block sgd-wl shorts in storage devices
CN112655089A (zh) * 2018-09-05 2021-04-13 三星电子株式会社 包括中间金属化层的三维闪速存储器及其制造方法
KR20200038346A (ko) 2018-10-02 2020-04-13 삼성전자주식회사 누설 전류 보상 장치 및 반도체 메모리 장치
KR102564566B1 (ko) * 2018-11-02 2023-08-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102660057B1 (ko) * 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US20230022531A1 (en) * 2018-11-18 2023-01-26 NEO Semiconductor, Inc. Methods and apparatus for nand flash memory
KR20200082617A (ko) * 2018-12-31 2020-07-08 삼성전자주식회사 메모리 장치를 이용한 계산 방법 및 이를 수행하는 메모리 장치
US10762973B1 (en) * 2019-05-10 2020-09-01 Sandisk Technologies Llc Suppressing program disturb during program recovery in memory device
KR20200140139A (ko) * 2019-06-05 2020-12-15 삼성전자주식회사 비휘발성 메모리 장치
KR20200144197A (ko) * 2019-06-17 2020-12-29 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US10734077B1 (en) * 2019-06-28 2020-08-04 Sandisk Technologies Llc Word line discharge skip for faster read time
US11024392B1 (en) * 2019-12-23 2021-06-01 Sandisk Technologies Llc Sense amplifier for bidirectional sensing of memory cells of a non-volatile memory
US11289502B2 (en) * 2019-12-26 2022-03-29 Macronix International Co., Ltd. Memory device and method for fabricating the same
US11508440B1 (en) * 2021-05-18 2022-11-22 Sandisk Technologies Llc Periodic write to improve data retention
US11521691B1 (en) * 2021-06-02 2022-12-06 Sandisk Technologies Llc Triggering next state verify in program loop for nonvolatile memory
US20230015493A1 (en) * 2021-07-13 2023-01-19 SK Hynix Inc. Memory device for performing program operation and method of operating the same

Also Published As

Publication number Publication date
US11475956B2 (en) 2022-10-18
US20230018305A1 (en) 2023-01-19
DE102021110403A1 (de) 2022-05-05
US11798626B2 (en) 2023-10-24
US20220139457A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
KR102465965B1 (ko) 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
US11881272B2 (en) Nonvolatile memory device and method of programming in a nonvolatile memory
KR20210026963A (ko) 비휘발성 메모리 장치
KR20220090210A (ko) 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
EP3945523A1 (en) Nonvolatile memory device performing two-way channel precharge
US11315646B2 (en) Memory device having improved data reliability by varying program sequences
US11294580B2 (en) Nonvolatile memory device
US10680013B2 (en) Three-dimensional memory devices having plurality of vertical channel structures
US20230274783A1 (en) Nonvolatile memory device for increasing reliability of data detected through page buffer
US11798626B2 (en) Nonvolatile memory device and method of operating a nonvolatile memory
CN111916129A (zh) 非易失性存储器设备及其操作方法以及存储系统
US11715525B2 (en) Erase method of nonvolatile memory device, and operation method of storage device
KR20230064783A (ko) 비휘발성 메모리 장치
EP3971899A1 (en) Memory device
KR20230098971A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11205485B2 (en) Three-dimensional NAND flash memory device having improved data reliability by varying program intervals, and method of operating the same
KR20230075916A (ko) 비휘발성 메모리 장치 및 그 프로그램 방법
KR20230085792A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20230068974A (ko) 불량 셀을 검출하는 메모리 장치 및 이의 동작 방법
KR20230075014A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20230163937A (ko) 플래쉬 메모리
CN116110482A (zh) 用于检测故障单元的存储器装置及其操作方法
KR20230061029A (ko) 비휘발성 메모리 장치
KR20200102968A (ko) 비휘발성 메모리 및 비휘발성 메모리의 데이터 소거 방법
KR20220043973A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination