KR20220043973A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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KR20220043973A
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최광호
김진영
박세환
박일한
이지상
장준석
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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판 상에서 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드라인들을 통해 메모리 셀들과 연결되고, 복수의 워드라인들 중 적어도 하나의 워드라인으로 설정 전압을 인가하고, 플로팅 시간 동안 적어도 하나의 워드라인을 플로팅시키도록 구성된 로우 디코더, 복수의 비트라인들을 통해 복수의 셀 스트링들과 연결되고, 적어도 하나의 워드라인이 플로팅 시간 동안 플로팅된 후에 복수의 비트라인들의 전압 변화를 감지하여 페이지 버퍼 신호를 출력하도록 구성된 페이지 버퍼 회로, 페이지 버퍼 신호에 응답하여 오프셀(off-cell) 개수를 카운팅하도록 구성된 카운터, 및 오프셀의 개수를 기반으로 불량셀에 대한 검출 신호를 출력하도록 구성된 검출회로를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
플래시 메모리 장치는 메모리 셀들의 문턱 전압을 변경함으로써, 데이터를 저장하도록 구성된다. 이 때, 채널 홀 터짐 현상으로 인해 누설 전류가 발생할 경우, 메모리 셀들의 문턱 전압이 원하는 만큼 변경되지 않아, 메모리 셀들로부터 독출된 데이터의 에러가 증가하는 문제점이 있다.
본 발명의 목적은 채널 홀 터짐이 발생한 불량셀을 조기에 검출함으로써, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판 상에서 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드라인들을 통해 메모리 셀들과 연결되고, 복수의 워드라인들 중 적어도 하나의 워드라인으로 설정 전압을 인가하고, 플로팅 시간 동안 적어도 하나의 워드라인을 플로팅시키도록 구성된 로우 디코더, 복수의 비트라인들을 통해 복수의 셀 스트링들과 연결되고, 적어도 하나의 워드라인이 플로팅 시간 동안 플로팅된 후에 복수의 비트라인들의 전압 변화를 감지하여 페이지 버퍼 신호를 출력하도록 구성된 페이지 버퍼 회로, 페이지 버퍼 신호에 응답하여 오프셀(off-cell) 개수를 카운팅하도록 구성된 카운터, 및 오프셀의 개수를 기반으로 불량셀에 대한 검출 신호를 출력하도록 구성된 검출회로를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들의 각각은 기판 상에서 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 불휘발성 메모리 장치, 및 불휘발성 메모리 장치에 커맨드를 전송하도록 구성된 메모리 컨트롤러를 포함하고, 불휘발성 메모리 장치는 커맨드에 응답하여 불량셀 검출 동작을 수행하고, 불량셀 검출 동작은 메모리 셀들에 연결된 복수의 워드라인들 중 적어도 하나의 워드라인으로 설정 전압을 인가하고, 플로팅 시간 동안 적어도 하나의 워드라인을 플로팅시키고, 적어도 하나의 워드라인이 플로팅 시간 동안 플로팅된 후에 복수의 셀 스트링들에 연결된 비트 라인들의 전압 변화를 감지하여 페이지 버퍼 신호를 출력하고, 페이지 버퍼 신호에 응답하여 오프셀(off-cell) 개수를 카운팅하고, 및 오프셀 개수를 기반으로 불량셀에 대한 검출 신호를 출력하는 것을 포함한다.
본 발명의 실시 예에 따른 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들의 각각은 기판 상에서 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법은, 메모리 셀들과 연결된 복수의 워드라인들 중 적어도 하나의 워드라인으로 설정 전압을 인가하는 단계, 플로팅 시간 동안 적어도 하나의 워드라인을 플로팅시키는 단계, 적어도 하나의 워드라인이 플로팅 시간 동안 플로팅된 후에 복수의 셀 스트링들과 연결된 복수의 비트라인들의 전압 변화를 감지하여 페이지 버퍼 신호를 출력하는 단계, 페이지 버퍼 신호에 응답하여 오프셀(off-cell) 개수를 카운팅하는 단계, 및 오프셀 개수를 기반으로 불량셀에 대한 검출 신호를 출력하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 소거 및 프로그램 동작에서 선택 워드라인을 플로팅시키고, 카운팅된 오프셀 개수를 기반으로, 불량셀을 조기에 검출할 수 있다. 또한, 불량셀이 발생한 블록을 배드 블록(bad block)으로 처리함으로써 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 복수의 메모리 블록들 중 하나의 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 도 1의 불휘발성 메모리 장치의 불량셀 검출 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 5는 도 3의 제2 워드라인의 플로팅에 따른 산포도 변화를 보여주는 도면이다.
도 6은 도 1의 불휘발성 메모리 장치의 불량셀 검출 동작을 보여주는 타이밍도이다.
도 7a 내지 도 7c는 소거 동작 후 불량셀 검출 동작을 수행하는 것을 예시적으로 보여주는 도면이다.
도 8a 내지 도 8c는 소거 동작 전 불량셀 검출 동작을 수행하는 것을 예시적으로 보여주는 도면이다.
도 9a 내지 도 9c는 소거 동작 중 불량셀 검출 동작을 수행하는 것을 예시적으로 보여주는 도면이다.
도 10a 내지 도 10d는 프로그램 동작 중 불량셀 검출 동작을 수행하는 것을 예시적으로 보여주는 도면이다.
도 11은 프로그램 동작 전 불량셀 검출 동작을 수행하는 것을 예시적으로 보여주는 도면이다.
도 12는 프로그램 동작 후 불량셀 검출 동작을 수행하는 것을 예시적으로 보여주는 도면이다.
도 13 및 도 14는 본 발명에 따른 불휘발성 메모리 장치에 대한 다른 실시 예를 나타내는 도면이다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 SSD(solid state drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 전압 생성기(130), 제어 로직 회로(140), 페이지 버퍼 회로(150), 입출력 회로(160), 카운터(170), 및 검출회로(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 워드라인들(WLs)과 복수의 비트라인들(BLs)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 메모리 블록들(BLK1, BLK2, BLKz)을 형성할 수 있다. 복수의 메모리 셀들은 복수의 워드라인들(WLs)에 각각 연결될 수 있고, 메모리 셀 어레이(110)는 복수의 워드라인들(WLs)에 의해 로우 디코더(120)와 연결될 수 있다.
로우 디코더(120)는 복수의 스트링 선택 라인들(SSLs), 복수의 워드라인들(WLs), 및 복수의 접지 선택 라인들(GSLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 디코더(120)는 제어 로직 회로(140)에 의해 동작될 수 있다. 로우 디코더(120)는 제어 로직 회로(140)에 의해 어드레스(ADDR)를 디코딩할 수 있다. 도 1에서는 제어 로직 회로(140)가 어드레스(ADDR)를 수신하는 것으로 도시되지만, 이에 한정되지 않는다. 예를 들어, 로우 디코더(120)는 메모리 컨트롤러로부터 어드레스(ADDR)를 수신할 수 있다.
로우 디코더(120)는 디코딩 결과를 기반으로 복수의 스트링 선택 라인들(SSLs), 복수의 워드라인들(WLs), 및 복수의 접지 선택 라인들(GSLs)을 제어할 수 있다. 예를 들어, 로우 디코더(120)는 제어 로직 회로(140)의 제어 신호를 기반으로 복수의 워드라인들(WLs) 중 하나 이상의 워드라인을 선택할 수 있다. 이하 명세서에서, 로우 디코더(120)에 의해 선택된 하나 이상의 워드라인은 선택 워드라인으로 명명될 수 있다.
전압 생성기(130)는 메모리 셀 어레이(110)에 대한 소거 동작, 프로그램 동작, 읽기 동작을 수행하기 위한 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(130)는 전원 전압, 소거 전압, 프로그램 전압, 읽기 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(130)는 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
전압 생성기(130)는 제어 로직 회로(140)의 제어 신호를 기반으로, 설정 전압을 로우 디코더(120)를 통해 선택 워드라인에 인가할 수 있다. 전압 생성기(130)는 소거 동작 또는 프로그램 동작에 따라 서로 다른 설정 전압을 인가할 수 있다. 전압 생성기(130)는 소거 동작 또는 프로그램 동작의 순서에 따라 서로 다른 설정 전압을 인가할 수 있다.
제어 로직 회로(140)는 메모리 컨트롤러로부터 커맨드(CMD), 제어 신호(CTRL) 및 어드레스 중 적어도 하나를 수신할 수 있다. 제어 로직 회로(140)는 메모리 컨트롤러로부터 수신된 신호에 응답하여 로우 디코더(120), 전압 생성기(130), 페이지 버퍼 회로(140), 입출력 회로(150), 및 카운터(170) 중 적어도 하나를 제어할 수 있다.
제어 로직 회로(140)는 소거 커맨드 또는 프로그램 커맨드에 응답하여, 메모리 셀 어레이(110)에 대한 소거 동작 또는 프로그램 동작을 제어할 수 있다. 제어 로직 회로(140)는 워드라인들을 선택하도록 로우 디코더(120)를 제어할 수 있다. 제어 로직 회로(140)는 선택 워드라인들에 설정 전압을 인가하도록 전압 생성기(130)를 제어할 수 있다. 제어 로직 회로(140)는 선택 워드라인들에 흐르는 전류를 차단하는 플로팅 신호를 생성함으로써 선택 워드라인들을 플로팅시키도록 로우 디코더(120) 또는 전압 생성기(130)를 제어할 수 있다.
페이지 버퍼 회로(150)는 복수의 비트라인들(BLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(150)는 비트라인들(BLs)을 제어함으로써, 데이터를 메모리 셀 어레이(110)에 저장할 수 있다. 페이지 버퍼 회로(150)는 비트라인들(BLs)의 전압을 감지함으로써, 메모리 셀 어레이(110)에 저장된 데이터를 읽을 수 있다.
페이지 버퍼 회로(150)는 메모리 셀 어레이(110)로부터 읽은 데이터 또는 메모리 셀 어레이(110)에 저장될 데이터를 임시로 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(150)는 선택 워드라인에 연결된 메모리 셀들에 대한 소거 동작 또는 프로그램 동작의 검증 읽기 시에, 비트라인들(BLs)의 전압을 감지하고 감지 결과를 저장할 수 있다. 페이지 버퍼 회로(150)는 저장된 감지 결과에 따른 페이지 버퍼 신호(PBS)를 출력할 수 있다.
입출력 회로(160)는 복수의 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(150)에 연결될 수 있다. 입출력 회로(160)는 페이지 버퍼 회로(150)에 의해 읽힌 데이터를 출력 채널을 통해 메모리 컨트롤러로 출력하고, 메모리 컨트롤러로부터 입력 채널을 통해 수신된 데이터를 페이지 버퍼 회로(150)에 전달할 수 있다.
카운터(170)는 페이지 버퍼 회로(150)로부터 페이지 버퍼 신호(PBS)를 수신하고, 수신한 페이지 버퍼 신호를 기반으로 오프셀들의 개수를 카운팅할 수 있다. 이때, 오프셀들은 선택 워드라인에 연결된 메모리 셀들 중 문턱 전압이 플로팅 후의 설정 전압보다 높은 메모리 셀들을 포함할 수 있다. 실시 예에 따라, 오프셀들은 정상적으로 소거 동작이 수행되지 않은 메모리 셀들에 대응할 수 있다. 실시 예에 따라, 오프셀들은 정상적으로 프로그램 동작이 수행되지 않은 메모리 셀들에 대응할 수 있다. 카운터(170)는 카운팅 결과를 검출회로(180)에 제공할 수 있다
검출회로(180)는 카운팅 결과를 기반으로 오프셀 개수와 기 설정된 기준 값을 비교하여 불량셀 검출 신호를 출력할 수 있다. 불량셀은 메모리 셀의 게이트와 채널 사이가 단락되는 채널 홀 터짐이 발생한 메모리 셀을 포함할 수 있다. 채널 홀 터짐에 의해 불량셀에 연결된 워드라인은 채널과 전기적으로 단락되고 누설전류가 발생할 수 있다. 이하 명세서에서 불량셀은 채널 홀 터짐이 발생한 메모리 셀을 의미할 수 있다.
검출회로(180)는 선택 워드라인들에 대응하는 오프셀 개수가 기준 값보다 많을 때 불량셀이 검출되었다는 신호를 생성할 수 있다. 검출회로(180)는 선택 워드라인들에 대응하는 오프셀 개수가 기준 값보다 작거나 같을 때 불량셀이 검출되지 않았다는 신호를 생성할 수 있다. 검출회로(180)는 불량셀 검출 신호를 제어 로직 회로(140)에 제공할 수 있다.
불휘발성 메모리 장치(100)는 불량셀 검출 신호를 메모리 컨트롤러로 전달할 수 있다. 메모리 컨트롤러는 불량셀 검출 신호를 기반으로, 불량셀을 포함하는 메모리 블록을 배드 블록으로 처리함으로써, 불휘발성 메모리 장치(100)의 데이터 신뢰성을 보장할 수 있고, 불휘발성 메모리 장치(100)의 성능은 향상될 수 있다.
불휘발성 메모리 장치(100)는 소거 동작 또는 프로그램 동작을 통해 메모리 셀들의 문턱 전압을 변경시킴으로써, 데이터를 저장할 수 있다. 이 때, 불량셀로 인해 누설 전류가 발생하면 메모리 셀들의 문턱 전압 변경이 제한되므로, 불량셀을 검출하여 데이터 신뢰성을 보장할 필요가 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 복수의 워드라인들 중 하나 이상의 선택 워드라인들에 설정 전압을 인가하고 설정 전압에서 선택 워드라인들을 플로팅시킴으로써, 불량셀을 검출할 수 있다. 채널 홀 터짐이 발생한 불량셀과 연결된 워드라인의 경우, 설정 전압이 인가되어도 플로팅에 의해 워드라인 전압이 낮아질 수 있다. 이에 따라, 선택 워드라인에 연결된 메모리 셀들은 턴 오프(turn off)될 수 있다. 불휘발성 메모리 장치(100)는 오프셀 개수를 카운팅하여 기준 값과 비교함으로써 불량셀이 발생하였는지 여부를 검출할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 복수의 메모리 블록들 중 하나의 메모리 블록을 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위해, 하나의 메모리 블록(BLK1)이 예시적으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 도 2의 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.
도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다. 비록 도면의 간결성을 위하여, 4개의 셀 스트링들(CS11, CS12, CS21, CS22)이 도 2에 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 셀 스트링들의 개수는 행 방향 또는 열 방향으로 증가 또는 감소될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC4), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다. 예시적인 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC4) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC4) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제4 메모리 셀들(MC3, MC4) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 각각 제3 및 제4 워드라인들(WL3, WL4)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1b, SST1a) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL2a)과 연결될 수 있다.
도 2에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들의 개수들이 증가 또는 감소될 수 있다.
도 3은 도 1의 불휘발성 메모리 장치의 불량셀 검출 방법을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS22)을 포함할 수 있다. 제1 메모리 블록(BLK1)의 구조는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위해, 셀 스트링(CS12)의 메모리 셀들 중 제2 워드라인(WL2)과 연결된 메모리 셀이 불량셀(defect cell, DC)인 것으로 가정한다. 채널 홀 터짐은 셀 스트링(CS12)의 채널 중 불량셀(DC)과 인접한 부분에서 발생할 수 있고, 이로 인해 셀 스트링(CS12)의 채널과 제2 워드라인(WL2)이 전기적으로 단락될 수 있다.
불휘발성 메모리 장치(100)는 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 복수의 접지 선택 라인들(GSL1a, GSL1b, GSL2a, GSL2b)로 전원 전압(Vdd)을 인가할 수 있다. 불휘발성 메모리 장치(100)는 복수의 워드라인들(WL1~WL4) 및 복수의 더미 워드라인들(DWL1, DWL2)로 설정 전압(Va)을 인가하고, 복수의 워드라인들(WL1~WL4) 중 적어도 하나의 워드라인(예를 들어, 제2 워드라인(WL2))을 플로팅시킬 수 있다. 이하 설명의 편의를 위해, 제2 워드라인(WL2)을 플로팅시키는 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 플로팅되는 워드라인의 개수는 변경될 수 있다.
제2 워드라인(WL2)은 불량셀(DC)과 연결되기 때문에, 셀 스트링(CS12)의 채널과 전기적으로 단락된 상태일 것이다. 이 경우, 제2 워드라인(WL2)이 플로팅 되면, 누설 전류(LC)로 인해 제2 워드라인(WL2)의 전압은 공통 소스 라인(CSL)의 레벨로 낮아질 수 있다. 예시적인 실시 예에서, 공통 소스 라인(CSL)의 레벨은 접지 전압 또는 음 전압일 수 있다. 이하에서, 설명의 편의를 위해, 공통 소스 라인(CSL)의 레벨은 접지 전압인 것을 가정한다.
제2 워드라인(WL2)의 전압이 접지 전압으로 낮아진 경우, 제2 워드라인(WL2)과 연결된 메모리 셀들이 턴-오프될 수 있다. 카운터(170)는 턴-오프된 메모리 셀들의 개수를 카운팅할 수 있고, 검출회로(180)는 카운팅 결과를 기반으로 불량셀(DC)을 검출할 수 있다.
즉, 불휘발성 메모리 장치(100)는 복수의 워드라인들에 설정 전압(Va)을 인가하고 플로팅시킴으로써, 불량셀(DC)을 포함하는 메모리 블록을 검출하고, 배드 블록 처리할 수 있다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 3 및 도 4를 참조하면, S10 단계에서, 불휘발성 메모리 장치(100)는 복수의 워드라인들(WLs)에 설정 전압(Va)을 인가할 수 있다. 설정 전압(Va)은 메모리 블록의 메모리 셀들을 턴-온(turn-on)시키는 전압일 수 있다. 즉, 복수의 워드라인들(WLs)로 설정 전압(Va)이 인가된 경우, 메모리 블록의 메모리 셀들은 모두 턴-온될 수 있다.
S20 단계에서, 불휘발성 메모리 장치(100)는 적어도 하나의 워드라인을 플로팅시킬 수 있다. 적어도 하나의 워드라인에 대한 플로팅은 적어도 하나의 워드라인에 인가되는 전압을 차단하거나 적어도 하나의 워드라인에 흐르는 전류를 차단함으로써 수행될 수 있다. 불휘발성 메모리 장치(100)는 적어도 하나의 워드라인에 연결된 스위칭 소자를 오픈(open)함으로써 적어도 하나의 워드라인을 플로팅시킬 수 있다.
S30 단계에서, 불휘발성 메모리 장치(100)는 감지 동작을 수행할 수 있다. 감지 동작은 비트라인들(BLs)의 전압을 감지함으로써, 오프셀 개수를 카운팅하는 동작을 포함할 수 있다..
불량셀(DC)과 연결된 워드라인의 경우, 플로팅에 의해 워드라인 전압은 낮아질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 불량셀(DC)과 연결된 제2 워드라인(WL2)이 플로팅된 경우, 제2 워드라인(WL2)의 전압은 공통 소스 라인(CSL)의 레벨로 낮아질 수 있다. 즉, 설정 전압(Va)이 인가된 직후 제2 워드라인(WL2)의 전압은 설정 전압(Va)이지만, 제2 워드라인(WL2)이 플로팅된 시점으로부터 일정 시간이 경과한 경우, 제2 워드라인(WL2)의 전압은 0V로 낮아질 수 있다. 불휘발성 메모리 장치(100)는 일정 시간이 경과한 후 비트라인들(BLs)을 통해 오프셀을 카운팅할 수 있다.
S40 단계에서, 불휘발성 메모리 장치(100)는 감지 결과를 기반으로 불량셀을 검출할 수 있다. 불휘발성 메모리 장치(100)는 오프셀 개수가 기 설정된 기준 값 보다 많은 경우 불량셀이 검출되었다고 판단할 수 있고, 오프셀 개수가 기 설정된 기준 값 보다 작거나 같은 경우 불량셀이 검출되지 않았다고 판단할 수 있다.
도 5는 도 3의 제2 워드라인의 플로팅에 따른 산포도 변화를 보여주는 도면이다.
도 5의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 설명의 편의를 위해, 제2 워드라인(WL2)과 연결되 메모리 셀들은 특정 문턱 전압 산포(Pa)를 갖는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 제2 워드라인(WL2)과 연결된 메모리 셀들은 저장된 데이터에 따라 다양한 문턱 전압 산포를 가질 수 있다.
도 3 및 도 5를 참조하면, 제2 워드라인(WL2)에 설정 전압(Va)이 인가될 수 있다. 제2 워드라인(WL2)의 전압은 플로팅 시 설정 전압(Va)에서 0V로 낮아질 수 있다.
설정 전압(Va)은 메모리 블록의 메모리 셀들을 턴-온(turn-on)시키는 전압일 수 있다. 즉, 설정 전압(Va)은 제2 워드라인(WL2)에 연결된 메모리 셀들의 문턱 전압 보다 높게 설정될 수 있다. 그러므로, 제2 워드라인(WL2)에 설정 전압(Va)이 인가된 직후의 오프셀 개수는 0일 수 있다. 그러나, 제2 워드라인(WL2)는 불량셀(DC)과 연결되고, 플로팅 시 누설전류로 인한 전압 강하가 발생하여, 제2 워드라인(WL2)의 워드라인 전압은 시간이 경과함에 따라 낮아지게 된다.
예시적인 실시 예에 따라, 플로팅 시 제2 워드라인(WL2)의 워드라인 전압은 은 0V가 될 수 있고, 제2 워드라인(WL2)에 연결된 메모리 셀들은 모두 턴-오프될 수 있다. 이 때, 제2 워드라인(WL2)의 오프셀 개수를 카운팅하면, 오프셀 개수는 1 이상으로 카운팅될 수 있다.
다시 말해, 설정 전압(Va)을 선택 워드라인에 연결된 메모리 셀들의 문턱 전압 보다 높게 설정하고 플로팅을 수행하면, 불량셀(DC)의 존재 여부에 따라 오프셀 개수는 0 또는 1 이상으로 나누어질 수 있다. 불휘발성 메모리 장치(100)는 오프셀 개수가 0인 경우, 불량셀(DC)은 존재하지 않는 것으로 판단할 수 있고, 오프셀 개수가 1 이상인 경우, 불량셀(DC)이 존재하는 판단할 수 있다.
도 6은 도 1의 불휘발성 메모리 장치의 불량셀 검출 동작을 보여주는 타이밍도이다.
도 6의 가로축은 시간을 나타낸다. 도 1, 도 3 및 도 6을 참조하면, 비트라인들(BLs)에 비트라인 전압(Vcc)이 인가되고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 전원 전압(Vdd)이 인가되고, 워드라인들(WL1, WL2, WL3, WL4)에 설정 전압(Va)이 인가될 수 있다.
불휘발성 메모리 장치(100)는 플로팅 시간(floating time, FT) 동안 제2 워드라인(WL2)을 플로팅시킬 수 있다. 불휘발성 메모리 장치(100)는 제1 시점(t1)에서 제2 워드라인(WL)을 플로팅시키고, 제2 워드라인(WL2)의 플로팅 상태를 플로팅 시간(FT) 동안 유지시킬 수 있다. 불휘발성 메모리 장치(100)는 제2 시점(t2)에서 비트라인들(BLs)의 전압을 감지함으로써, 오프셀 카운팅을 수행할 수 있다.
제3 워드라인(WL3)은 불량셀(DC)과 연결되어 있지 않으므로, 제3 워드라인(WL3)의 워드라인 전압은 플로팅 동작을 수행해도 인가된 설정 전압(Va)을 유지할 수 있다. 이 경우, 불휘발성 메모리 장치(100)는 비트라인들(BLs)의 전압을 감지하여 오프셀을 카운팅할 수 있고, 오프셀 개수는 0일 수 있다. 그러나, 제2 워드라인(WL2)은 불량셀(DC)과 연결되어 있으므로, 제2 워드라인(WL2)의 워드라인 전압은 플로팅 시 인가된 설정 전압(Va)을 유지할 수 없고, 전압이 떨어질 수 있다. 이 경우, 불휘발성 메모리 장치(100)는 비트라인들(BLs)의 전압을 감지하여 오프셀을 카운팅할 수 있고, 오프셀 개수는 1 이상일 수 있다.
이하에서, 도 7a 내지 도 9c는 소거 동작시에 불량셀 검출 동작이 수행되는 실시 예를 나타내고, 도 10a 내지 도 12는 프로그램 동작시에 불량셀 검출 동작이 수행되는 실시 예를 나타낸다. 도 7a 내지 도 12의 불량셀 검출 동작은 도 3 내지 도 6에서 설명한 불량셀 검출 동작과 유사하므로, 설명의 편의를 위해, 이에 대한 상세한 설명은 생략된다.
도 7a 내지 도 7c는 도 1의 불휘발성 메모리 장치의 소거 동작을 설명하기 위한 도면들이다. 예시적인 실시 예에서, 불휘발성 메모리 장치(100)는 소거 동작을 수행하는 도중에 도 1 내지 도 6을 참조하여 설명된 불량셀 검출 동작을 수행하도록 구성될 수 있다. 도 7a 내지 도 7c를 참조하여, 불휘발성 메모리 장치(100)가 소거 동작을 완료한 이후에, 불량셀 검출 동작을 수행하는 실시 예가 설명된다.
도3, 도 7a 내지 도 7c를 참조하면, 불휘발성 메모리 장치(100)는 소거 동작 완료 후 불량셀 검출 동작을 수행할 수 있다. 도 7a는 불휘발성 메모리 장치(100)의 동작 방법을 나타내는 흐름도이고, 도 7b는 제2 워드라인(WL2)에 대한 산포도이고, 도 7c는 도 7a의 불량셀 검출 동작에 대한 타이밍도이다. 도 7b의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 7c의 가로축은 시간(t)을 나타낸다.
S100 단계에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로부터 소거 커맨드를 수신할 수 있다. S105 단계에서, 불휘발성 메모리 장치(100)는 소거 커맨드에 응답하여, 제1 메모리 블록(BLK1)에 대한 프리 프로그램 동작을 수행할 수 있다. 프리 프로그램 동작은 다음에 이어지는 블록 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서 수행될 수 있다. 프리 프로그램 동작에 의해 정상적인 프로그램 동작과 동일한 바이어스 조건 하에서 메모리 블록에 포함되는 메모리 셀들의 문턱 전압은 일정량 상승될 수 있다.
S110 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거를 수행할 수 있다. 소거 동작은 블록 단위로 수행될 수 있고, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 소거 전압을 인가할 수 있다. 제1 메모리 블록(BLK1)에 소거 전압이 인가된 경우, 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압이 낮아질 수 있다.
S115 단계에서, 제1 메모리 블록(BLK1)이 소거되었는지를 검증하는 소거 검증 동작이 수행될 수 있다. 불휘발성 메모리 장치(100)는 소거 검증 전압을 제1 메모리 블록(BLK1)과 연결된 워드라인들로 인가하여 소거 검증 전압보다 높은 문턱 전압을 가지는 메모리 셀들이 존재하는지를 검증할 수 있다.
S120 단계에서, 제1 메모리 블록(BLK1)의 소거에 대한 P/F 판별 동작이 수행될 수 있다. 불휘발성 메모리 장치(100)는 소거 검증 전압보다 높은 문턱 전압을 가지는 메모리 셀들이 존재하지 않는다면, 소거 패스(pass) 판별할 수 있고, 소거 검증 전압보다 높은 문턱 전압을 가지는 메모리 셀들이 존재한다면, 소거 페일(fail) 판별하고 S110 단계를 반복할 수 있다.
S125 단계에서, 불휘발성 메모리 장치(100)는 소거 패스 판별에 응답하여, 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)을 설정 전압에서 플로팅 시간 동안 플로팅시킬 수 있다. 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 설정 전압을 인가할 수 있다.
소거 동작이 완료된 경우, 즉 소거 패스 판별이 난 경우, 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압은 소거 검증 전압(Vvfy) 보다 낮다. 그러므로, 설정 전압을 기준으로 오프셀의 발생 여부를 판단하기 위해, 설정 전압은 소거 검증 전압(Vvfy)에 대응할 수 있다. 그러나 설정 전압은 이에 한정되지 않는다. 예를 들어, 설정 전압의 크기는 소거 검증 전압(Vvfy)의 크기 보다 클 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 연결된 오프셀들의 개수를 카운팅할 수 있다. S135 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은지 여부를 판단할 수 있다. S140 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은 경우, 불량셀이 검출되었다고 판단할 수 있다. S145 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 작거나 같은 경우, 불량셀이 검출되지 않았다고 판단할 수 있다.
도 7b를 참조하면, 제2 워드라인(WL2)의 워드라인 전압은 플로팅 시 소거 검증 전압(Vvfy)에서 0V로 낮아질 수 있다. 이 경우, 제2 워드라인(WL2)에 연결된 메모리 셀들 중 문턱 전압이 0V 보다 높은 메모리 셀들이 오프셀들로 카운팅되고, 불량셀이 검출되었다고 판단될 수 있다.
도 7c를 참조하면, 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)은 설정 전압으로 소거 검증 전압(Vvfy)이 인가되고, 제3 시점(t3)에서 플로팅 시간(FT) 동안 플로팅될 수 있다. 플로팅 시간(FT)은 제3 시점(t3)에서 제4 시점(t4)까지 일 수 있다. 이 경우, 불량셀(DC)과 연결된 제2 워드라인(WL2)에서 전압 강하가 발생될 수 있다. 불휘발성 메모리 장치(100)는 제4 시점(t4)에서 비트라인들(BLs)의 전압을 감지함으로써, 오프셀 카운팅을 수행할 수 있다.
도 8a 내지 도 8c는 도 1의 불휘발성 메모리 장치의 소거 동작을 설명하기 위한 도면들이다. 예시적인 실시 예에서, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(100)는 소거 동작을 수행하는 도중에 도 1 내지 도 6을 참조하여 설명된 불량셀 검출 동작을 수행하도록 구성될 수 있다. 도 8a 내지 도 8c를 참조하여, 불휘발성 메모리 장치(100)가 소거 동작을 수행하기 이전에, 불량셀 검출 동작을 수행하는 실시 예가 설명된다.
도 3, 도 8a 내지 도 8c를 참조하면, 불휘발성 메모리 장치(100)는 소거 동작 전에 불량셀 검출 동작을 수행할 수 있다. 도 8a는 불휘발성 메모리 장치(100)의 동작 방법을 나타내는 흐름도이고, 도 8b는 제2 워드라인(WL2)에 대한 산포도이고, 도 8c는 도 8a의 불량셀 검출 동작에 대한 타이밍도이다. 도 8b의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 8c의 가로축은 시간(t)을 나타낸다.
S200 단계에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로부터 소거 커맨드를 수신할 수 있다. S205 단계에서, 불휘발성 메모리 장치(100)는 소거 커맨드에 응답하여, 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)을 설정 전압에서 플로팅 시간 동안 플로팅시킬 수 있다. 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 설정 전압을 인가할 수 있다.
S210 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 연결된 오프셀들의 개수를 카운팅할 수 있다. S215 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은지 여부를 판단할 수 있다. S220 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은 경우, 불량셀이 검출되었다고 판단할 수 있다. S225 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 작거나 같은 경우, 불량셀이 검출되지 않았다고 판단할 수 있다.
S230 단계에서, 불휘발성 메모리 장치(100)는 불량셀이 검출되지 않았다는 판단에 응답하여, 제1 메모리 블록(BLK1)에 대한 프리 프로그램 동작을 수행할 수 있다. S235 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거를 수행할 수 있다. S240 단계에서, 제1 메모리 블록(BLK1)이 소거되었는지를 검증하는 소거 검증 동작이 수행될 수 있다. S245 단계에서, 제1 메모리 블록(BLK1)의 소거에 대한 P/F 판별 동작이 수행될 수 있다. P/F 판별 결과, 소거 패스 판별 시 소거 동작은 종료될 수 있고, 소거 페일 판별 시 S235 단계가 반복될 수 있다.
도 8a는 도 7a와 비교하여 소거 동작 및 불량셀 검출 동작의 순서만 바뀌었을 뿐 불휘발성 메모리 장치(100)의 동작 방법은 유사하므로, 각 동작에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 설정 전압은 프로그램 검증 전압보다 높을 수 있다. 소거 동작이 수행되기 전의 제1 메모리 블록(BLK1)의 메모리 셀들은 프로그램된 상태일 수 있다. 이 경우, 설정 전압을 기준으로 오프셀의 발생 여부를 판단하기 위해, 불휘발성 메모리 장치(100)는 프로그램 상태에 대응하는 프로그램 검증 전압 보다 높은 설정 전압을 설정할 수 있다.
도 8b를 참조하면, 도 3의 메모리 셀들은 TLC일 수 있고, 메모리 셀들은 프로그램 동작을 통해 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 하나에 대응하는 상태를 갖도록 프로그램될 수 있다. 제1 내지 제7 프로그램 상태(P1 내지 P7)는 제1 내지 제7 프로그램 검증 전압(Vvfy1, Vvfy2, Vvfy3, Vvfy4, Vvfy5, Vvfy6, Vvfy7)에 의해 각 프로그램 상태에 프로그램되었는지 여부를 검증할 수 있다.
설정 전압(Vvfy7+a1)은 가장 높은 프로그램 상태인 제7 프로그램 상태(P7)에 대응하는 제7 프로그램 검증 전압(Vvfy7) 보다 제1 설정 값(a1)만큼 높게 설정될 수 있다. 설정 전압(Vvfy7+a1)은 설정 전압(Vvfy7+a1)을 기준으로 오프셀의 발생 여부를 판단하기 위해, 제7 프로그램 상태(P7)의 문턱 전압 값들보다 높게 설정될 수 있다.
플로팅을 진행하는 시간은 설정 전압(Vvfy7+a1)의 크기에 비례하여 설정될 수 있다. 불휘발성 메모리 장치(100)는 플로팅 시 워드라인 전압이 인가된 설정 전압(Vvfy7+a1)에서 0V로 충분히 떨어지도록 설정 전압(Vvfy7+a1)에 비례하는 플로팅 시간(FT)을 설정할 수 있다. 제2 워드라인(WL2)의 워드라인 전압은 플로팅 시 인가된 설정 전압(Vvfy7+a1)에서 0V로 낮아질 수 있다.
도 8c를 참조하면, 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)은 설정 전압(Vvfy7+a1)이 인가되고, 제5 시점(t5)에서 플로팅 시간(FT) 동안 플로팅될 수 있다. 플로팅 시간(FT)은 제5 시점(t5)에서 제6 시점(t6)까지 일 수 있다. 이 경우, 불량셀(DC)과 연결된 제2 워드라인(WL2)에서 전압 강하가 발생될 수 있다. 불휘발성 메모리 장치(100)는 제6 시점(t6)에서 비트라인들(BLs)의 전압을 감지함으로써, 오프셀 카운팅을 수행할 수 있다.
도 9a 내지 도 9c는 도 1의 불휘발성 메모리 장치의 소거 동작을 설명하기 위한 도면들이다. 예시적인 실시 예에서, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(100)는 소거 동작을 수행하는 도중에 도 1 내지 도 6을 참조하여 설명된 불량셀 검출 동작을 수행하도록 구성될 수 있다. 도 9a 내지 도 9c를 참조하여, 불휘발성 메모리 장치(100)가 소거 동작을 수행하는 중에, 불량셀 검출 동작을 수행하는 실시 예가 설명된다.
도 3, 도 9a 내지 도 9c를 참조하면, 불휘발성 메모리 장치(100)는 소거 동작 중에 불량셀 검출 동작을 수행할 수 있다. 도 9a는 불휘발성 메모리 장치(100)의 동작 방법을 나타내는 흐름도이고, 도 9b는 제2 워드라인(WL2)에 대한 산포도이고, 도 9c는 도 9a의 불량셀 검출 동작에 대한 타이밍도이다. 도 9b의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 9c의 가로축은 시간(t)을 나타낸다.
S300 단계에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로부터 소거 커맨드를 수신할 수 있다. S305 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 프리 프로그램 동작을 수행할 수 있다. S310 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거를 수행할 수 있다. S315 단계에서, 제1 메모리 블록(BLK1)이 소거되었는지를 검증하는 소거 검증 동작이 수행될 수 있다.
S320 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)을 설정 전압에서 플로팅 시간 동안 플로팅시킬 수 있다. 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 설정 전압을 인가할 수 있다. S325 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 연결된 오프셀들의 개수를 카운팅할 수 있다. S330 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은지 여부를 판단할 수 있다. S335 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은 경우, 불량셀이 검출되었다고 판단할 수 있다. S340 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 작거나 같은 경우, 불량셀이 검출되지 않았다고 판단할 수 있다.
S345 단계에서, 불량셀이 검출되지 않았다는 판단에 응답하여 제1 메모리 블록(BLK1)의 소거에 대한 P/F 판별 동작이 수행될 수 있다. P/F 판별 결과, 소거 패스 판별 시 소거 동작은 종료될 수 있고, 소거 페일 판별 시 S310 단계가 반복될 수 있다.
도 9a는 도 7a와 비교하여 소거 동작 및 불량셀 검출 동작의 순서만 바뀌었을 뿐 불휘발성 메모리 장치(100)의 동작 방법은 유사하므로, 각 동작에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 설정 전압은 소거 검증 전압(Vvfy)보다 높을 수 있다. 소거 동작이 수행되는 중의 제1 메모리 블록(BLK1)의 메모리 셀들은 소거 상태가 아닐 수 있다. 이 경우, 설정 전압을 기준으로 오프셀의 발생 여부를 판단하기 위해, 불휘발성 메모리 장치(100)는 소거 검증 전압(Vvfy)보다 높은 설정 전압을 설정할 수 있다.
도 9b를 참조하면, 설정 전압(Vvfy+a2)은 소거 검증 전압(Vvfy) 보다 제2 설정 값(a2)만큼 높게 설정될 수 있다. 설정 전압(Vvfy+a2)은 설정 전압(Vvfy+a2)을 기준으로 오프셀의 발생 여부를 판단하기 위해, 소거 검증 전압(Vvfy) 보다 높게 설정될 수 있다. 불휘발성 메모리 장치(100)는 플로팅 시 워드라인 전압이 인가된 설정 전압(Vvfy+a2)에서 0V로 충분히 떨어지도록 인가된 설정 전압(Vvfy+a2)에 비례하는 플로팅 시간을 설정할 수 있다. 제2 워드라인(WL2)의 워드라인 전압은 플로팅 시 인가된 설정 전압(Vvfy+a2)에서 0V로 낮아질 수 있다.
도 9c를 참조하면, 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)은 설정 전압(Vvfy+a2)이 인가되고, 제7 시점(t7)에서 플로팅 시간(FT) 동안 플로팅될 수 있다. 플로팅 시간(FT)은 제7 시점(t7)에서 제8 시점(t8)까지 일 수 있다. 이 경우, 불량셀(DC)과 연결된 제2 워드라인(WL2)에서 전압 강하가 발생될 수 있다. 불휘발성 메모리 장치(100)는 제8 시점(t8)에서 비트라인들(BLs)의 전압을 감지함으로써, 오프셀 카운팅을 수행할 수 있다.
도 10a 내지 도 10c는 도 1의 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다. 예시적인 실시 예에서, 불휘발성 메모리 장치(100)는 프로그램 동작을 수행하는 도중에 도 1 내지 도 6을 참조하여 설명된 불량셀 검출 동작을 수행하도록 구성될 수 있다. 도 10a 내지 도 10c를 참조하여, 불휘발성 메모리 장치(100)가 프로그램 동작을 수행하는 중에, 불량셀 검출 동작을 수행하는 실시 예가 설명된다.
도 3, 도 10a 내지 도 10d를 참조하면, 불휘발성 메모리 장치(100)는 프로그램 동작 중에 불량셀 검출 동작을 수행할 수 있다. 도 10a는 불휘발성 메모리 장치(100)의 동작 방법을 나타내는 흐름도이고, 도 10b 및 도 10c는 제2 워드라인(WL2)에 대한 산포도이고, 도 10d는 도 10a의 불량셀 검출 동작에 대한 타이밍도이다. 도 10b 및 도 10c의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 10d의 가로축은 시간(t)을 나타낸다.
S400 단계에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드를 수신할 수 있다. 불휘발성 메모리 장치(100)는 프로그램 커맨드에 응답하여 프로그램 동작을 수행할 수 있다. 프로그램 동작은 프로그램 루프를 반복하면서 메모리 셀들이 소거 상태 또는 프로그램 상태들 중 하나를 갖도록 메모리 셀들의 문턱 전압을 변경하는 동작일 수 있다.
S405 단계에서, 첫 번째 프로그램 루프가 수행될 수 있고, S410 단계에서, 불휘발성 메모리 장치(100)는 프로그램 루프에 따라 메모리 셀들이 원하는 문턱 전압을 갖도록 제2 워드라인(WL2)에 프로그램 전압을 인가할 수 있다. 제2 워드라인(WL2)에 프로그램 전압이 인가된 경우, 제2 워드라인(WL2)의 메모리 셀들의 문턱 전압은 높아질 수 있다. S415 단계에서, 제2 워드라인(WL2)이 프로그램되었는지를 검증하는 프로그램 검증 동작이 수행될 수 있다. 불휘발성 메모리 장치(100)는 프로그램 검증 전압을 인가하여 프로그램 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀들이 존재하는지를 검증할 수 있다.
S420 단계에서, 제2 워드라인(WL2)의 프로그램에 대한 P/F 판별 동작이 수행될 수 있다. 불휘발성 메모리 장치(100)는 프로그램 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀들이 존재하지 않는다면, 프로그램 패스(pass) 판별할 수 있고, 프로그램 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀들이 존재한다면, S425 단계에서, 프로그램 루프가 최대인지 판단할 수 있다. 프로그램 루프가 최대가 아니라면, 프로그램 루프를 반복할 수 있다. S430 단계에서, 프로그램 루프가 최대이면, 프로그램 페일(fail)이 판별될 수 있다.
S435 단계에서, S425 단계의 프로그램 루프가 최대가 아니라는 판단에 응답하여, 불휘발성 메모리 장치(100)는 현재 프로그램 루프가 첫 번째 프로그램 루프 보다 큰 지 여부를 판단할 수 있다. 현재 프로그램 루프가 첫 번째 프로그램 루프라면, S475 단계를 통해 프로그램 루프를 반복할 수 있다. 즉, 두 번째 프로그램 루프가 수행될 수 있다.
S440 단계에서, S435 단계의 현재 프로그램 루프가 두 번째 프로그램 루프 이상이라는 판단에 응답하여, 불휘발성 메모리 장치(100)는 오프셀 개수의 차이가 기 설정된 제1 기준 값 보다 작은지 여부를 판단할 수 있다. 불휘발성 메모리 장치(100)는 프로그램 검증 전압을 기반으로 제1 프로그램 루프의 오프셀 개수 및 제2 프로그램 루프의 오프셀 개수를 카운팅할 수 있다.
불휘발성 메모리 장치(100)는 제2 프로그램 루프의 오프셀 개수 및 제1 프로그램 루프의 오프셀 개수의 차이인 제1 오프셀 개수의 차이를 계산하고, 제1 오프셀 개수의 차이가 기 설정된 제1 기준 값 보다 작은 경우, S445 단계에서 불량셀 검출 모드로 진입할 수 있다. 불휘발성 메모리 장치(100)는 제1 오프셀 개수의 차이가 기 설정된 제1 기준 값 보다 작지 않은 경우, S475 단계를 통해 프로그램 루프를 반복할 수 있다.
이러한 관점에서, S440 단계는 프로그램 동작 중 불량셀 검출 모드로 진입하기 위한 조건의 만족 여부를 판단하는 단계를 의미할 수 있다. 불량셀 검출 모드로의 진입 조건에 관한 상세한 설명은 도 10b 및 도 10c에서 후술된다.
불휘발성 메모리 장치(100)는 불량셀 검출 모드로 진입 후, 불량셀 검출 동작을 수행할 수 있다. S450 단계에서, 불휘발성 메모리 장치(100)는 불량셀 검출 모드로 진입한다는 결정에 응답하여, 선택 워드라인을 플로팅시킬 수 있다. 예를 들어, 제2 워드라인(WL2)은 설정 전압에서 플로팅 시간 동안 플로팅될 수 있다. 불휘발성 메모리 장치(100)는 설정 전압을 제2 워드라인(WL2)에 인가하고, 플로팅 시간 동안 제2 워드라인(WL2)에 흐르는 전류를 차단함으로써, 제2 워드라인(WL2)을 플로팅시킬 수 있다. 이 경우, 설정 전압 및 플로팅 시간은 프로그램 루프에 따라 달라질 수 있다. 예를 들어, 설정 전압 및 플로팅 시간은 프로그램 루프가 증가할수록 증가할 수 있다. 프로그램 루프에 따른 설정 전압 및 플로팅 시간에 대한 상세한 설명은 도 12d에서 후술된다.
S455 단계에서, 플로팅된 선택 워드라인에 대응하는 오프셀 개수인 제2 오프셀 개수를 카운팅할 수 있다. S460 단계에서, 불휘발성 메모리 장치(100)는 제2 오프셀 개수를 기 설정된 제2 기준 값과 비교하여, 제2 오프셀 개수가 제2 기준 값 보다 많은지 여부를 판단할 수 있다. S465 단계에서, 불휘발성 메모리 장치(100)는 제2 오프셀 개수가 제2 기준값 보다 많을 때 불량셀이 검출되었다고 판단하고, 프로그램 동작을 페일로 판별할 수 있다. S470 단계에서, 불휘발성 메모리 장치(100)는 제2 오프셀 개수가 제2 기준값 보다 작거나 같을 때 불량셀이 검출되지 않았다고 판단하고, S475 단계를 통해 프로그램 루프를 반복할 수 있다.
도 10b 및 도 10c를 참조하면, 프로그램 루프에 따라 제2 워드라인(WL2)에 대한 산포 특성은 변화될 수 있다. 프로그램 루프가 반복됨에 따라, 제2 워드라인(WL2)에 연결된 메모리 셀들의 문턱 전압은 상승할 수 있다. 그러나 그 상승 정도는 제2 워드라인(WL2)에 연결된 메모리 셀들이 불량셀을 포함하는지 여부에 따라 달라질 수 있다.
도 10b를 참조하면, 불휘발성 메모리 장치(100)는 프로그램 검증 전압(Vvfy)을 기반으로 프로그램 루프 별 오프셀 개수를 카운팅할 수 있다. 예를 들어, 제2 워드라인(WL2)에 결함이 없을 경우, k-1번째 프로그램 루프에서 제1 오프셀 개수(C1) 가 카운팅될 수 있고, k 번째 프로그램 루프에서 제2 오프셀 개수(C2)가 카운팅될 수 있고, k+1 번째 프로그램 루프에서 제3 오프셀 개수(C3)가 카운팅될 수 있다. 여기서 오프셀 개수는 프로그램 검증 전압(Vvfy) 보다 높은 문턱 전압을 가진 메모리 셀들의 개수를 의미할 수 있다. 프로그램 루프가 반복될수록 메모리 셀들의 문턱 전압이 상승하므로, 제2 오프셀 개수(C2)는 제1 오프셀 개수(C1) 보다 크고, 제3 오프셀 개수(C3)는 제2 오프셀 개수(C2) 보다 크다.
불휘발성 메모리 장치(100)는 프로그램 루프 별 오프셀 개수의 차이를 테이블화하여 저장할 수 있다. 불휘발성 메모리 장치(100)는 프로그램 동작 중 불량셀 검출 동작을 수행하는 경우, 프로그램 루프 별 오프셀 개수의 차이를 계산하여 저장된 테이블과 비교함으로써, 불량셀 검출 모드로의 진입 여부를 결정할 수 있다.
도 10c를 참조하면, 제2 워드라인(WL2)에 불량셀이 연결되어 있는 경우, k-1번째 프로그램 루프에서 제1a 오프셀 개수(C1a)가 카운팅될 수 있고, k 번째 프로그램 루프에서 제2a 오프셀 개수(C2a)가 카운팅될 수 있고, k+1 번째 프로그램 루프에서 제3a 오프셀 개수(C3a)가 카운팅될 수 있다.
선택 워드라인에 불량셀이 연결되어 있는 경우, 프로그램 동작이 정상적으로 수행되지 않으므로, 프로그램 루프가 반복됨에 따라 메모리 셀들의 문턱 전압은 예상 값만큼 상승하지 못할 수 있다. 이에 따라, 제2a 오프셀 개수(C2a)는 제2 오프셀 개수(C2) 보다 작을 수 있고, 제3a 오프셀 개수(C3a)는 제3 오프셀 개수(C3) 보다 작을 수 있다. 그러므로, 제2a 오프셀 개수(C2a)와 제1a 오프셀 개수(C1a)의 차이는 제2 오프셀 개수(C2)와 제1 오프셀 개수(C1)의 차이 보다 작을 수 있고, 제3a 오프셀 개수(C3a)와 제2a 오프셀 개수(C2a)의 차이는 제3 오프셀 개수(C3)와 제2 오프셀 개수(C2)의 차이 보다 작을 수 있다. 즉, k+1 번째 프로그램 루프의 오프셀 개수 및 k 번째 프로그램 루프의 오프셀 개수의 차이인 제1 오프셀 개수의 차이는 선택 워드라인에 불량셀이 연결된 경우 줄어들 수 있다.
불휘발성 메모리 장치(100)는 프로그램 루프 별 오프셀 개수의 차이가 기 설정된 기준 값 보다 작은 경우, 불량셀 검출 모드로 진입할 수 있다. 불휘발성 메모리 장치(100)는 프로그램 동작 중 불량셀 검출 동작을 수행할 경우, S440 단계와 같이 불량셀 검출 모드로의 진입 조건을 프로그램 동작 중에 추가시킴으로써, 효율적으로 불량셀을 검출할 수 있다.
도 10d를 참조하면, 제2 워드라인(WL2)은 프로그램 검증 전압(Vvfy) 보다 높은 설정 전압에서 플로팅될 수 있다. 설정 전압은 프로그램 루프가 진행됨에 따라 증가할 수 있다. 예를 들어, k 번째 프로그램 루프에서의 설정 전압은 프로그램 검증 전압(Vvfy) 보다 제1 설정값(a(k)) 만큼 높을 수 있다. k+1 번째 프로그램 루프에서의 설정 전압은 프로그램 검증 전압(Vvfy) 보다 제2 설정값(a(k+1)) 만큼 높은 수 있다. 예시적인 실시 예에 따라, 제2 설정값(a(k+1))은 제1 설정값(a(k))에 비해 ISPP(Incremental Step Pulse Program) 방식에 따라 증가되는 전압만큼 증가된 크기일 수 있다.
제2 워드라인(WL2)은 프로그램 검증 전압(Vvfy) 보다 높은 설정 전압에서 플로팅 시간 동안 플로팅될 수 있다. 플로팅 시간은 프로그램 루프가 진행됨에 따라 증가할 수 있다. 예를 들어, k 번째 프로그램 루프에서의 플로팅 시간(FT(k))은 제1 시점(t9)에서 제2 시점(t10)까지 일 수 있다. k+1 번째 프로그램 루프에서의 플로팅 시간(FT(k+1))은 제1 시점(t9)에서 제3 시점(t11)까지 일 수 있다.
도 10d에 도시된 바와 같이, k+1 번째 프로그램 루프에서의 플로팅 시간(FT(k+1))은 k 번째 프로그램 루프에서의 플로팅 시간(FT(k)) 보다 길 수 있다. 이는 k+1 번째 프로그램 루프에서의 설정 전압(Vvfy+a(k+1))이 k 번째 프로그램 루프에서의 설정 전압(Vvfy+a(k)) 보다 크기 때문이다. 즉, 프로그램 루프가 증가할수록 설정 전압 및 플로팅 시간은 증가할 수 있다.
도 11은 도 1의 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다. 예시적인 실시 예에서, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(100)는 프로그램 동작을 수행하는 도중에 도 1 내지 도 6을 참조하여 설명된 불량셀 검출 동작을 수행하도록 구성될 수 있다. 도 11을 참조하여, 불휘발성 메모리 장치(100)가 프로그램 동작을 수행하기 이전에, 불량셀 검출 동작을 수행하는 실시 예가 설명된다.
도 11을 참조하면, S500 단계에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드를 수신할 수 있다. S505 단계에서, 불휘발성 메모리 장치(100)는 프로그램 커맨드에 응답하여, 제2 워드라인(WL2)에 설정 전압을 인가하고 플로팅 시간 동안 플로팅시킬 수 있다. S510 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 연결된 오프셀들의 개수를 카운팅할 수 있다. S515 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은지 여부를 판단할 수 있다. S520 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은 경우, 불량셀이 검출되었다고 판단할 수 있다. S525 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 작거나 같은 경우, 불량셀이 검출되지 않았다고 판단할 수 있다.
S530 단계에서, 불량셀이 검출되지 않았다는 판단에 응답하여, 첫 번째 프로그램 루프가 수행될 수 있고, S535 단계에서, 불휘발성 메모리 장치(100)는 프로그램 루프에 따라 프로그램을 수행할 수 있다. S540 단계에서, 제2 워드라인(WL2)이 프로그램되었는지를 검증하는 프로그램 검증 동작이 수행될 수 있다. S545 단계에서, 제2 워드라인(WL2)의 프로그램에 대한 P/F 판별 동작이 수행될 수 있다. P/F 판별 결과, 프로그램 패스 판별인 경우, 프로그램 동작은 종료할 수 있고, 프로그램 페일 판별인 경우, S550 단계에서, 프로그램 루프가 최대인지 판단할 수 있다. S555 단계에서, 프로그램 루프가 최대가 아니라면, 프로그램 루프를 반복할 수 있고, S560 단계에서, 프로그램 루프가 최대라면, 프로그램 페일이 판별될 수 있다.
도 11은 도 10a와 비교하여 프로그램 동작 및 불량셀 검출 동작의 순서만 바뀌었을 뿐 불휘발성 메모리 장치(100)의 동작 방법은 유사하므로, 각 동작에 대한 상세한 설명은 생략된다.
프로그램 동작 전의 불량셀 검출 동작에 대한 산포도 및 타이밍도는 소거 동작 후의 불량셀 검출 동작에 대한 산포도(도 7b) 및 타이밍도(도 7c)와 유사할 수 있다. 그러므로, 프로그램 동작 전의 불량셀 검출 동작에서의 설정 전압 및 플로팅 시간은 소거 동작 후의 불량셀 검출 동작에서의 설정 전압 및 플로팅 시간에 대응할 수 있다.
도 12는 도 1의 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다. 예시적인 실시 예에서, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(100)는 프로그램 동작을 수행하는 도중에 도 1 내지 도 6을 참조하여 설명된 불량셀 검출 동작을 수행하도록 구성될 수 있다. 도 12를 참조하여, 불휘발성 메모리 장치(100)가 프로그램 동작을 수행한 이후에, 불량셀 검출 동작을 수행하는 실시 예가 설명된다.
도 12를 참조하면, S600 단계에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드를 수신할 수 있다. S605 단계에서, 첫 번째 프로그램 루프가 수행될 수 있고, S610 단계에서, 불휘발성 메모리 장치(100)는 프로그램 루프에 따라 프로그램을 수행할 수 있다. S615 단계에서, 제2 워드라인(WL2)이 프로그램되었는지를 검증하는 프로그램 검증 동작이 수행될 수 있다. S620 단계에서, 제2 워드라인(WL2)의 프로그램에 대한 P/F 판별 동작이 수행될 수 있다. P/F 판별 결과, 프로그램 패스 판별인 경우, 불량셀 검출 동작이 수행될 수 있고, 프로그램 페일 판별인 경우, S625 단계에서, 프로그램 루프가 최대인지 판단할 수 있다. S630 단계에서, 프로그램 루프가 최대가 아니라면, 프로그램 루프를 반복할 수 있고, S635 단계에서, 프로그램 루프가 최대라면, 프로그램 페일이 판별될 수 있다.
S640 단계에서, 불휘발성 메모리 장치(100)는 프로그램 패스 판별에 응답하여, 제2 워드라인(WL2)에 설정 전압을 인가하고 플로팅 시간 동안 플로팅시킬 수 있다. S645 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)에 연결된 오프셀들의 개수를 카운팅할 수 있다. S650 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은지 여부를 판단할 수 있다. S655 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 많은 경우, 불량셀이 검출되었다고 판단할 수 있다. S660 단계에서, 불휘발성 메모리 장치(100)는 카운팅된 오프셀들의 개수가 기준 값 보다 작거나 같은 경우, 불량셀이 검출되지 않았다고 판단할 수 있다.
도 12는 도 10a와 비교하여 프로그램 동작 및 불량셀 검출 동작의 순서만 바뀌었을 뿐 불휘발성 메모리 장치(100)의 동작 방법은 유사하므로, 각 동작에 대한 상세한 설명은 생략된다.
프로그램 동작 후의 불량셀 검출 동작에 대한 산포도 및 타이밍도는 소거 동작 전의 불량셀 검출 동작에 대한 산포도(도 8b) 및 타이밍도(도 8c)와 유사할 수 있다. 그러므로, 프로그램 동작 후의 불량셀 검출 동작에서의 설정 전압 및 플로팅 시간은 소거 동작 전의 불량셀 검출 동작에서의 설정 전압 및 플로팅 시간에 대응할 수 있다.
도 13 및 도 14는 본 발명에 따른 불휘발성 메모리 장치에 대한 다른 실시 예를 나타내는 도면이다.
도 2, 도 13 및 도 14를 참조하면, 제2 메모리 블록(BLK2)은 복수의 셀 스트링들(CS11~CS22)을 포함할 수 있다. 제2 메모리 블록(BLK2)의 구조는 도 2의 제1 메모리 블록(BLK1)과 유사하므로, 이에 대한 상세한 설명은 생략된다. 이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위해, 셀 스트링(CS12)에서 워드라인간 결함(defect WLs)이 발생한 것으로 가정한다. 워드라인간 결함(defect WLs)은 프로그램 동작 시 상하위 워드라인들 사이의 바이어스(bias) 차이에 의해 발생할 수 있고, 이로 인해, 도 13에 도시된 바와 같이, 셀 스트링(CS12)의 제1 워드라인(WL1)과 제2 워드라인(WL2)이 전기적으로 단락될 수 있다.
불휘발성 메모리 장치(100)는 복수의 워드라인들(WL1, WL2, WL3, WL4)에 설정 전압을 인가하고, 복수의 워드라인들(WL1~WL4) 중 적어도 하나의 워드라인을 플로팅시킬 수 있다. 구체적으로, 불휘발성 메모리 장치(100)는 제1 워드라인(WL1)에 제1 설정 전압(0V), 제2 워드라인(WL2)에 제2 설정 전압(Vvfy), 제3 워드라인(WL3) 및 제4 워드라인(WL4)에 읽기 전압(Vread)을 인가하고, 제2 워드라인(WL2)을 플로팅시킬 수 있다. 여기서, 현재 프로그램을 수행할 선택 워드라인은 제2 워드라인(WL2)이고, 다음으로 프로그램을 수행할 워드라인은 제1 워드라인(WL1)일 수 있다.
제1 워드라인(WL1)과 제2 워드라인(WL2)은 워드라인 간 결함(defect WLs)이 발생한 워드라인들이기 때문에, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 전기적으로 단락된 상태이고, 제2 워드라인(WL2)이 플로팅된 경우, 누설 전류(LC)로 인해 제2 워드라인(WL2)의 전압은 제1 워드라인(WL1)의 전압 레벨로 낮아질 수 있다. 즉, 제1 워드라인(WL1)에 제1 설정 전압(0V)을 인가하였으므로, 제2 워드라인(WL2)의 전압은 0V에 근접하게 떨어질 수 있다.
제2 워드라인(WL2)의 전압이 제1 워드라인(WL1) 전압으로 낮아진 경우, 제2 워드라인(WL2)과 연결된 메모리 셀들이 턴-오프될 수 있다. 카운터(170)는 턴-오프된 메모리 셀들의 개수를 카운팅할 수 있고, 검출회로(180)는 카운팅 결과를 기반으로 워드라인 간 결함(defect WLs)을 검출할 수 있다. 불휘발성 메모리 장치(100)는 워드라인 간 결함(defect WLs)이 발생한 메모리 블록을 검출하고, 배드 블록 처리할 수 있다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 SSD(solid state drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 스토리지 장치(1200)를 포함할 수 있다. 예를 들어, SSD 시스템(1000)은 개인용 컴퓨터, 노트북, 랩탑, 서버, 워크스테이션, 태블릿 PC, 스마트폰, 디지털 카메라, 블랙박스 등과 같이 다양한 정보를 처리하도록 구성된 컴퓨팅 시스템일 수 있다.
호스트(1100)는 SSD 시스템(1000)의 제반 동작을 제어할 수 있다. 예를 들어, 호스트(1100)는 스토리지 장치(1200)에 데이터를 저장하거나 또는 스토리지 장치(1200)에 저장된 데이터를 읽을 수 있다. 스토리지 장치(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 전달할 수 있고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받을 수 있다. 스토리지 장치(1200)는 SSD(Solid State Drive) 컨트롤러(1210), 복수의 불휘발성 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함할 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 불휘발성 메모리들(1221~122n)을 제어할 수 있다. 복수의 불휘발성 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다.
예시적인 실시 예에서, SSD 컨트롤러(1210)는 복수의 불휘발성 메모리들(1221~122n)에 저장된 데이터의 신뢰성을 보장하기 위한 신뢰성 관리자를 포함할 수 있다. 예를 들어, 복수의 불휘발성 메모리들(1221~122n)에 저장된 데이터는 다양한 요인으로 인한 에러를 포함할 수 있다. 에러는 별도의 에러 정정 수단(예를 들어, ECC 엔진 또는 별도의 에러 정정 수단)을 통해 검출되고 정정될 수 있다. 이 때, 에러가 별도의 에러 정정 수단에 의해 정정될 수 있는 에러 정정 수준을 초과한 경우, 복수의 불휘발성 메모리들(1221~122n)에 저장된 데이터의 신뢰성이 보장되지 않을 수 있다. 즉, 복수의 불휘발성 메모리들(1221~122n)에 저장된 데이터가 소실될 수 있다.
복수의 불휘발성 메모리들(1221~122n) 각각은 에러 정정 수준을 초과한 에러를 검출함으로써 데이터의 신뢰성이 저하되는 것을 방지할 수 있다. 에러 정정 수준을 초과한 에러의 예시로서, 도 1 내지 도 14에서 설명된 채널 홀 터짐 또는 워드라인간 결함이 포함될 수 있다.
복수의 불휘발성 메모리들(1221~122n) 각각은 도 1 내지 도 14에서의 불휘발성 메모리 장치(100)를 포함할 수 있다. 복수의 불휘발성 메모리들(1221~122n) 각각은 도 1 내지 도 14를 참조하여 설명된 방법을 기반으로 채널 홀 터짐 또는 워드라인간 결함을 검출하고, 검출된 워드라인들을 포함하는 메모리 블록들을 배드 블록 처리함으로써, 데이터 신뢰성을 보장할 수 있다.
보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, 스토리지 장치(1200)의 전원을 제공할 수 있다. 버퍼 메모리(1240)는 스토리지 장치(1200)의 버퍼 메모리로서 사용될 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 16을 참조하면, 메모리 장치(2400)는 C2C(chip-to-chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼에서 분리된 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 결합하는 것을 의미할 수 있다. 여기서, 상기 본딩 공정은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈은 Cu-투-Cu 본딩을 사용하는 구리(Cu)를 포함할 수 있다. 그러나, 예시적인 실시 예는 이에 제한되지 않는다. 예를 들어, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(2400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적인 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적인 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 예시적인 실시 예에서 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 추가적인 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 추가적인 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적인 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 결합될 수 있다. 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(2371b, 2372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(2271b, 2272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310), 층간 절연막(2315), 그리고 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331~2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드 라인들(2330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(2210)으로부터 복수의 워드 라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(2330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(2310)으로부터 복수의 워드 라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(2330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(Z-방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(2315)은 공통 소스 라인(2320), 복수의 워드 라인들 (2330), 복수의 셀 컨택 플러그들(2340), 제1 메탈층(2350a, 2350b, 2350c), 및 제2 메탈층(2360a, 2360b, 2360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 16에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 방향에 수직하고 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341~2347; 2340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)의 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 16을 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 16을 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(2271a, 2272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 예시적인 실시 예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)에 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2330)과 오버랩되지 않을 수 있다. 도 16을 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2400)는 제1 기판(2210)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2310)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2400)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층에 제공되는 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여, 주변 회로 영역(PERI)의 최상부 메탈층에서, 서로 연결된 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 단면 형상의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 Cu-투-Cu 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 단면 형상의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
예시적인 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나에서의 최상부 메탈층에 형성된 메탈 패턴에 대응하는, 상기 메탈 패턴과 동일한 단면 형상의 리인포스 메탈 패턴은 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나에서의 최상부 메탈층에 형성될 수 있다. 상기 리인포스 메탈 패턴에서 컨택 패턴이 형성되지 않을 수 있다.
예시적인 실시 예에서, 도 1 내지 도 15를 참조하여 설명된 메모리 셀 어레이 또는 메모리 블록은 도 16의 메모리 셀 영역(CELL)에 포함될 수 있다. 도 1 내지 도 15를 참조하여 설명된 주변 회로들(예를 들어, 로우 디코더, 페이지 버퍼 회로, 입출력 회로, 제어 로직 회로 등)은 주변 회로 영역(PERI)에 포함될 수 있다. 예시적인 실시 예에서, 오프셀을 카운팅하고 불량셀을 검출하도록 구성된 카운터 및 검출회로(도 1의 170, 180 참조)는 주변 회로 영역(PERI)에 포함될 수 있다.
상술된 바와 같이, 카운터 및 검출회로는 주변 회로 영역(PERI)에 포함될 수 있고, 메모리 셀 영역(CELL)으로부터 신호를 기반으로 도 1 내지 도 15를 참조하여 설명된 카운팅 동작을 수행하고, 카운팅 동작의 결과를 기반으로 불량셀 또는 워드라인간 결함을 검출할 수 있다. 불량셀 또는 워드라인간 결함에 대한 검출 결과는 외부 입출력 패드들을 통해 외부 메모리 컨트롤로 전달될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 전압 생성기
140: 제어 논리 회로
150: 페이지 버퍼 회로
160: 입출력 회로
170: 카운터
180: 검출 회로

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판 상에서 상기 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 워드라인들을 통해 상기 메모리 셀들과 연결되고, 상기 복수의 워드라인들 중 적어도 하나의 워드라인으로 설정 전압을 인가하고, 플로팅 시간 동안 상기 적어도 하나의 워드라인을 플로팅시키도록 구성된 로우 디코더;
    복수의 비트라인들을 통해 상기 복수의 셀 스트링들과 연결되고, 상기 적어도 하나의 워드라인이 상기 플로팅 시간 동안 플로팅된 후에 상기 복수의 비트라인들의 전압 변화를 감지하여 페이지 버퍼 신호를 출력하도록 구성된 페이지 버퍼 회로;
    상기 페이지 버퍼 신호에 응답하여 오프셀(off-cell) 개수를 카운팅하도록 구성된 카운터; 및
    상기 오프셀의 개수를 기반으로 불량셀에 대한 검출 신호를 출력하도록 구성된 검출회로를 포함하는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 설정 전압은 상기 적어도 하나의 워드라인에 연결된 상기 메모리 셀들의 문턱 전압 보다 높고,
    상기 플로팅 시간은 상기 설정 전압의 크기에 비례하는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 불량셀에서, 상기 메모리 셀들 중 적어도 어느 하나의 메모리 셀의 게이트 및 상기 복수의 셀 스트링들 중 적어도 어느 하나의 셀 스트링의 채널의 전기적 단락이 발생되는 불휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 불량셀이 연결된 워드라인의 전압은 상기 플로팅 시간이 경과함에 따라 낮아지는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 페이지 버퍼 회로는 상기 복수의 비트라인들 중 적어도 하나의 비트라인의 전압이 감소하는 것에 응답하여 상기 페이지 버퍼 신호를 출력하는 불휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 검출회로는:
    상기 오프셀 개수가 제1 기준 값 보다 많을 때 상기 적어도 하나의 워드라인이 상기 불량셀과 연결되었음을 나타내는 상기 검출 신호를 출력하고; 및
    상기 오프셀 개수가 상기 제1 기준 값 보다 작거나 같을 때 상기 적어도 하나의 워드라인이 상기 불량셀과 연결되지 않았음을 나타내는 상기 검출 신호를 출력하는 불휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 메모리 셀 어레이는 소거 커맨드에 응답하여 소거 동작을 수행하고,
    상기 로우 디코더는:
    상기 소거 동작의 수행 전에 제1 설정 전압을 인가하도록 상기 적어도 하나의 워드라인을 제어하거나, 상기 소거 동작의 수행 후에 제2 설정 전압을 인가하도록 상기 적어도 하나의 워드라인을 제어하되,
    상기 제1 설정 전압은 상기 제2 설정 전압과 다른 불휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 메모리 셀 어레이는 프로그램 커맨드에 응답하여 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하고,
    상기 프로그램 동작에서, 상기 로우 디코더는 상기 적어도 하나의 워드라인에 프로그램 검증 전압을 인가하고,
    상기 카운터는 상기 프로그램 검증 전압을 기준으로, 제1 프로그램 루프 수행 후의 제1 오프셀 개수 및 제2 프로그램 루프 수행 후의 제2 오프셀 개수를 카운팅하는 불휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 로우 디코더는 상기 제1 오프셀 개수 및 상기 제2 오프셀 개수의 차이가 제2 기준 값 보다 작을 때 상기 적어도 하나의 워드라인으로 상기 설정 전압을 인가하고, 상기 플로팅 시간 동안 상기 적어도 하나의 워드라인을 플로팅시키도록 구성된 불휘발성 메모리 장치.
  10. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들의 각각은 기판 상에서 상기 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    상기 메모리 셀들과 연결된 복수의 워드라인들 중 적어도 하나의 워드라인으로 설정 전압을 인가하는 단계;
    플로팅 시간 동안 상기 적어도 하나의 워드라인을 플로팅시키는 단계;
    상기 적어도 하나의 워드라인이 상기 플로팅 시간 동안 플로팅된 후에 상기 복수의 셀 스트링들과 연결된 복수의 비트라인들의 전압 변화를 감지하여 페이지 버퍼 신호를 출력하는 단계;
    상기 페이지 버퍼 신호에 응답하여 오프셀(off-cell) 개수를 카운팅하는 단계; 및
    상기 오프셀 개수를 기반으로 불량셀에 대한 검출 신호를 출력하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
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KR102049076B1 (ko) 2012-12-06 2020-01-09 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
US9136017B2 (en) * 2013-06-20 2015-09-15 Micron Technology, Inc. Short-checking methods
KR102161738B1 (ko) * 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
KR20160060917A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 프로그래밍 방법
US9548129B2 (en) 2015-03-02 2017-01-17 Sandisk Technologies Llc Word line look ahead read for word line to word line short detection
KR20170037722A (ko) 2015-09-25 2017-04-05 에스케이하이닉스 주식회사 반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
KR102336662B1 (ko) 2017-10-12 2021-12-07 삼성전자 주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
CN110853694B (zh) 2019-10-31 2022-02-11 西安紫光国芯半导体有限公司 一种nand闪存缺陷的修复方法

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