KR100881536B1 - 블럭 디코더 및 이를 포함하는 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 블럭 디코더 및 이를 포함하는 반도체 메모리 소자에 관한 것으로, 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들이 스트링 구조로 연결되어 있는 메모리 셀 블럭과, 프리 디코딩된 어드레스 신호들에 응답하여 블럭 선택 신호를 출력하고, 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들을 제어하는 블럭 디코더, 및 상기 블럭 선택 신호에 응답하여 글로벌 워드라인을 상기 메모리 셀 블럭의 워드라인에 연결하는 블럭 스위치를 포함한다.
블럭 디코더, 누설 전류, 사이드 워드라인

Description

블럭 디코더 및 이를 포함하는 반도체 메모리 소자{Block decoder and semiconductor memory device with the same}
본 발명은 블럭 디코더 및 이를 포함하는 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 누설 전류에 의한 소자의 오동작을 방지할 수 있는 블럭 디코더 및 이를 포함하는 반도체 메모리 소자에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다.
플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
일반적으로, 플래시 메모리 소자는 메모리 셀의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하기 위하여 블럭(block) 단위로 메모리 셀 어레이를 선택하기 위한 블럭 디코더(block decorder)가 필요하다.
도 1은 종래 기술에 따른 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.
도 1을 참조하면, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD)을 입력받아 이를 논리 조합하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)를 입력받아 이를 논리 조합한다. 따라서, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD) 중 적어도 하나 이상이 로우 레벨이면 하이 레벨의 신호를 출력하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력신호 및 프로그램 프리차지 신호(PGMPREb) 중 하나 이상이 로우 상태이면 하이 레벨의 신호를 출력한다.
낸드 게이트(ND3)는 낸드 게이트(ND2) 출력 신호와 블럭 인에이블 신호 (EN)를 논리 조합하는데, 블럭 인에이블 신호(EN)가 로우 레벨이면 하이 레벨의 신호를 출력하여 트랜지스터(N2)를 턴온 시킨다. 이에 의해, 노드(Q1)가 초기화된다.
트랜지스터(N1)는 프리차지 신호(PRE)에 응답하여 턴온되어 낸드 게이트(ND2)의 출력신호가 노드(Q1)에 인가 되도록 한다. 여기서, 노드(Q1)의 전위는 블럭 선택 신호(BLKWL)로서 작용한다. 한편, 펌핑 전압(Vpp) 레벨의 제1 및 제2 제 어 신호(GA 및 GB)에 의해 트랜지스터들(N3 및 N4)은 각각 턴온 되어 펌핑 전압(Vpp)이 노드(Q1)로 인가된다. 따라서, 노드(Q1)의 전위 즉, 블럭 선택 신호(BLKWL)에 의해 블럭 스위치(20)가 동작하여 글로벌 워드라인(GWL<31;0>)과 메모리 셀 블럭(30)의 워드라인이 연결된다.
상술한 블럭 디코더를 포함한 반도체 메모리 소자는 동작시 하나의 메모리 셀 블럭만을 선택하여 글로벌 워드라인과 연결하고 비선택된 메모리 셀 블럭은 글로벌 워드라인과의 연결을 차단한다. 이때 비 선택된 메모리 셀 블럭에서의 메모리 셀을 통한 비트라인 누설 전류로 인하여 선택된 메모리 셀 블럭의 센싱 마진이 감소하게 된다. 즉, 비 선택된 메모리 블럭에서 프리차지된 비트라인의 차지(charge)가 메모리 셀을 통해 디스차지되는 누설 전류가 발생하여 선택된 메모리 셀의 센싱 동작시 오류가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 동작시 비 선택된 메모리 셀 블럭의 드레인 선택 트랜지스터와, 소스 선택 트랜지스터, 및 사이드 트랜지스터를 턴오프시켜 메모리 셀을 통해 흐르는 누설 전류를 억제하여 소자의 전기적 특성을 개선시킬 수 있는 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들이 스트링 구조로 연결되어 있는 메모리 셀 블럭과, 프리 디코딩된 어드레스 신호들에 응답하여 블럭 선택 신호를 출력하고, 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들을 제어하는 블럭 디코더, 및 상기 블럭 선택 신호에 응답하여 글로벌 워드라인을 상기 메모리 셀 블럭의 워드라인에 연결하는 블럭 스위치를 포함한다.
상기 블럭 디코더는 상기 프리 디코딩된 어드레스 신호들에 응답하여 제어 신호를 출력하는 제어 신호 발생부와, 제1 및 제2 고전압 디코딩 신호들에 응답하여 출력 노드를 프리차지하는 프리차지부와, 상기 제어 신호에 응답하여 상기 출력 노드의 전위를 제어하는 인에이블부와, 동작 신호에 응답하여 선택 노드를 플로팅 시키거나 접지 전원으로 디스차지하는 선택 신호 발생부, 및 상기 인에이블부의 내부 신호에 응답하여 상기 선택 노드의 전위를 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들에 인가하는 선택 신호 제어부를 포함한다.
상기 제어 신호 발생부는 상기 프리 디코딩된 어드레스 신호들을 논리 조합하여 조합신호를 출력하는 제1 낸드 게이트, 및 상기 조합신호와 프로그램 프리차지 신호를 논리 조합하여 상기 제어 신호를 출력하는 제2 낸드 게이트를 포함한다.
상기 프리차지 회로는, 상기 출력 노드와 펌핑 전압 사이에 연결되고, 제1 및 제2 고전압 디코딩 신호들에 응답하여 턴온 또는 턴오프되고, 턴온될 때 상기 펌핑 전압을 상기 블럭 워드라인에 전달하는 스위칭 회로, 및 상기 블럭 워드라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함한다.
상기 인에이블부는 상기 제어 신호와 블럭 인에이블 신호를 논리조합하여 디스차지 신호를 출력하는 낸드 게이트, 및 상기 출력 노드와 접지 전원 사이에 연결되어 상기 디스차지 신호에 응답하여 상기 출력 노드를 디스차지한다.
상기 선택 신호 발생부는 상기 동작 신호를 입력받아 버퍼링 하는 제1 내지 제3 인버터, 및 상기 선택 노드와 접지 전원 사이에 연결되고, 상기 제3 인버터의 출력 신호에 응답하여 상기 선택 노드와 상기 접지 전원을 연결하는 NMOS 트랜지스터를 포함한다.
상기 선택 신호 제어부는 상기 선택 노드와, 상기 메모리 셀 블럭의 드레인 및 소스 선택 라인, 및 사이드 워드라인들 사이에 각각 연결되며, 상기 디스차지 신호에 응답하여 상기 선택 노드와 상기 드레인 및 소스 선택 라인, 및 상기 사이드 워드라인들을 연결하는 제1 내지 제4 NMOS 트랜지스터들을 포함한다.
본 발명의 실시 예에 따르면, 반도체 메모리 소자의 동작시 비 선택된 메모리 셀 블럭의 드레인 선택 트랜지스터와, 소스 선택 트랜지스터, 및 사이드 트랜지스터를 턴오프시켜 메모리 셀을 통해 흐르는 누설 전류를 억제하여 소자의 전기적 특성을 개선시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 2를 참조하면, 반도체 메모리 소자는 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터(DST, SST), 및 사이드 워드라인 트랜지스터들(DSWT, SSWT)이 스트링 구조로 연결되어 있는 메모리 셀 블럭(300), 프리디코딩된 어드레스 신호들(XA<7:0>, XB<7:0>, XC<7:0>, XD<3:0>)에 응답하여 블럭 선택 신호(BLKWL)를 출력하는 블럭 디코더(100), 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인(GWL<0:31>), 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 글로벌 사이드 워드라인(GDSWL, GSSWL)을 메모리 셀 블럭(300)에 연결하는 블럭 스위치(200)를 포함한다.
메모리 셀 블럭(300)의 사이드 워드라인 트랜지스터들(DSWT, SSWT) 은 메모리 셀들의 디스터번스 현상을 감소시키기 위하여 드레인 및 소스 선택 트랜지스터(DST, SST)와 메모리 셀들 사이에 배치시켜 드레인 및 소스 선택 트랜지스터(DST, SST)와 동일하게 동작시킨다.
블럭 디코더(100)는 제어 신호 발생부(110), 인에이블부(120), 프리차지부(130), 선택 신호 발생부(140), 및 선택 신호 제어부(150)를 포함한다.
제어 신호 발생부(110)는 PMOS 트랜지스터(P11 및 P12)와 낸드 게이트(ND11 및 ND12), 및 NMOS 트랜지스터(N11)를 포함한다. PMOS 트랜지스터(P11 및 P12)는 노드(Q)와 전원 전압(Vcc) 사이에 직렬 연결되어 노드(Q)에 전원 전압(Vcc)을 인가한다. 낸드 게이트(ND11)는 프리 디코딩된 어드레스 신호들(XA, XB, XC, XD)을 논리 조합하여 노드(Q)로 출력한다. 낸드 게이트(ND12)는 낸드 게이트(ND11)에서 출력된 조합신호와 프로그램 프리차지 신호((PGMPREb)를 논리조합하여 제어 신호(CON)를 출력한다. NMOS 트랜지스터(N11)는 프리차지 신호(PRE)에 응답하여 제어 신호(CON)를 노드(NA)로 전송한다.
인에이블부(120)는 낸드 게이트(ND13)와 NMOS 트랜지스터(N12)를 포함한다. 낸드 게이트(ND13)는 제어 신호(CON)와 블럭 인에이블 신호(EN)를 논리 조합하여 디스차지 신호(DIS)를 출력한다. NMOS 트랜지스터(N12)는 출력 노드(NA)와 접지 전원(Vss) 사이에 연결되고, 디스차지 신호(DIS)에 응답하여 출력 노드(NA)를 접지 전원(Vss) 레벨로 디스차지시킨다.
프리차지 회로(130)는 스위칭 회로(131)와 클립핑(clipping;132) 회로를 포 함한다. 스위칭 회로(131)는 NMOS 트랜지스터들(N13, N14)을 포함한다. NMOS 트랜지스터(N13)의 드레인은 펌핑 전압(Vpp)에 연결되고, 그 소스는 NMOS 트랜지스터(N14)의 드레인에 연결된다. NMOS 트랜지스터(N14)의 소스는 블록 워드 라인(BLKWL)에 연결된다. NMOS 트랜지스터들(N13, N14)의 게이트들에는 제1 및 제2 어드레스 코딩 신호들(GA, GB)이 각각 입력된다. NMOS 트랜지스터들(N18, N19)은 제1 및 제2 어드레스 코딩 신호들(GA, GB)에 응답하여 턴 온 또는 턴오프 된다. NMOS 트랜지스터들(N13, N14)은 턴 온 될 때, 블록 워드 라인(BKWL)을 펌핑 전압(Vpp) 레벨로 프리차지 한다.
클립핑 회로(132)는 NMOS 트랜지스터들(N15, N16)을 포함한다. NMOS 트랜지스터(N15)는 NMOS 트랜지스터(N16)의 드레인에 역방향으로 다이오드 커넥션되고(diode connection), NMOS 트랜지스터(N16)는 블록 워드 라인(BLKWL)에 역방향으로 다이오드 커넥션된다. NMOS 트랜지스터(N15)의 드레인은 펌핑 전압(Vpp)에 연결된다. NMOS 트랜지스터들(N15, N16)은 블록 워드 라인(BLKWL)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클립핑하여 블록 워드 라인(BLKWL)의 전압 레벨을 설정된 전압 레벨로 유지한다.
선택 신호 발생부(140)는 인버터(IV11 내지 IV13) 및 NMOS 트랜지스터(N21)를를 포함한다. 인버터(IV11 내지 IV13)는 프로그램 또는 독출 동작시 하이 레벨로 인가되고 소거 동작시 하이 레벨로 입력되는 동작 신호(TERASEr)를 입력받아 버퍼링하여 출력한다. NMOS 트랜지스터(N21)는 접지 전원(Vss)와 선택 노드(SELGND) 사이에 연결되고 인버터(IV11 내지 IV13)의 출력 신호에 응답하여 선택 노드(SELGND) 를 플로팅 또는 접지 전원(Vss) 레벨로 디스차지 한다.
선택 신호 제어부(150)는 NMOS 트랜지스터(N17 내지 N20)를 포함한다. NMOS 트랜지스터(N17 내지 N20) 각각은 선택 노드(SELGND)와 드레인 선택 라인(DSL), 드레인 사이드 워드 라인(DSWL), 소스 사이드 워드라인(SSWL), 소스 선택 라인(SSL) 사이에 연결되고, 인에이블부(120)의 디스차지 신호(DIS)에 응답하여 드레인 선택 라인(DSL), 드레인 사이드 워드 라인(DSWL), 소스 사이드 워드라인(SSWL), 및 소스 선택 라인(SSL)을 선택 노드(SELGND)에 연결한다.
상술한 반도체 메모리 소자의 동작을 설명하면 다음과 같다.
먼저 블럭 디코더(100)가 메모리 셀 블럭(300)을 선택할 경우를 설명하면 다음과 같다.
프리차지 회로(130)는 제1 및 제2 어드레스 코딩 신호들(GA, GB)이 하이 레벨로 인가되어 블록 워드 라인(BLKWL)을 펌핑 전압(Vpp) 레벨로 프리차지 한다.
블럭을 선택하기 위하여 프리 디코딩된 어드레스 신호들(XA, XB, XC, XD)은 모두 하이 레벨로 제어 신호 발생부(110)의 낸드 게이트(ND11)에 인가된다. 낸드 게이트(ND11)는 프리 디코딩된 어드레스 신호들(XA, XB, XC, XD)를 논리 조합하여 로우 레벨의 조합신호를 출력한다. 낸드 게이트(ND12)는 프로그램 또는 독출 동작시 하이 레벨로 인가되는 프로그램 프리차지 신호(PGMPREb)와 낸드 게이트(ND11)의 출력 신호에 응답하여 하이 레벨의 제어 신호(CON)를 출력한다.
인에이블부(120)의 낸드 게이트(ND13)는 하이 레벨의 제어 신호(CON)와 하이 레벨의 블럭 인에이블 신호(EN)에 응답하여 로우 레벨의 디스차지 신호(DIS)를 출 력한다. NMOS 트랜지스터(N12)는 로우 레벨의 디스차지 신호(DIS)에 의해 턴오프된다. 이로 인하여 노드(NA)는 펌핑 전압(Vpp) 레벨을 유지하여 블럭 선택 신호(BLKWL)를 출력한다.
블럭 스위치(200)는 고전압의 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인(GWL<0:31>), 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 글로벌 사이드 워드라인(GDSWL, GSSWL)을 메모리 셀 블럭(300)에 연결한다.
블럭 디코더(100)가 메모리 셀 블럭(300)을 비선택할 경우를 설명하면 다음과 같다.
프리차지 회로(130)는 제1 및 제2 어드레스 코딩 신호들(GA, GB)이 하이 레벨로 인가되어 블록 워드 라인(BLKWL)을 펌핑 전압(Vpp) 레벨로 프리차지 한다.
프리 디코딩된 어드레스 신호들(XA, XB, XC, XD)은 적어도 하나의 신호가 로우 레벨로 제어 신호 발생부(110)의 낸드 게이트(ND11)에 인가된다. 낸드 게이트(ND11)는 프리 디코딩된 어드레스 신호들(XA, XB, XC, XD)를 논리 조합하여 하이 레벨의 조합신호를 출력한다. 낸드 게이트(ND12)는 프로그램 또는 독출 동작시 하이 레벨로 인가되는 프로그램 프리차지 신호(PGMPREb)와 낸드 게이트(ND11)의 출력 신호에 응답하여 로우 레벨의 제어 신호(CON)를 출력한다.
인에이블부(120)의 낸드 게이트(ND13)는 로우 레벨의 제어 신호(CON)와 하이 레벨의 블럭 인에이블 신호(EN)에 응답하여 하이 레벨의 디스차지 신호(DIS)를 출력한다. NMOS 트랜지스터(N12)는 하이 레벨의 디스차지 신호(DIS)에 의해 턴온된 다. 이로 인하여 노드(NA)는 접지 전원(Vss) 레벨로 디스차지된다.
블럭 스위치(200)는 로우 레벨의 블럭 선택 신호(BLKWL)에 의해 글로벌 워드라인(GWL<0:31>), 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 글로벌 사이드 워드라인(GDSWL, GSSWL)을 메모리 셀 블럭(300)과 차단한다.
동작 신호(TERASEr)는 로우 레벨로 인가되어 선택 신호 발생부(140)는 선택 노드(SELGND)를 접지 전원(Vss)과 연결시킨다. 또한 선택 신호 제어부(150)는 하이 레벨의 디스차지 신호(DIS)에 응답하여 선택 노드(SELGND)와 드레인 선택 라인(DSL), 드레인 사이드 워드 라인(DSWL), 소스 사이드 워드라인(SSWL), 및 소스 선택 라인(SSL)을 각각 연결한다. 이로 인하여 메모리 셀 블럭(300)의 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들이 턴오프된다. 이로 인하여 메모리 셀들을 통해 발생하는 누설 절유의 발생을 억제할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 구성도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 소자를 설명하기 위한 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 블럭 디코더 200 : 블럭 스위치
300 : 메모리 셀 블럭 110 : 제어 신호 발생부
120 : 인에이블부 130 : 프리차지부
140 : 선택 신호 발생부 150 : 선택 신호 제어부

Claims (11)

  1. 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들이 스트링 구조로 연결되어 있는 메모리 셀 블럭;
    프리 디코딩된 어드레스 신호들에 응답하여 블럭 선택 신호를 출력하고, 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들을 제어하는 블럭 디코더; 및
    상기 블럭 선택 신호에 응답하여 글로벌 워드라인을 상기 메모리 셀 블럭의 워드라인에 연결하는 블럭 스위치를 포함하며,
    상기 메모리 셀 블럭이 비 선택될 시 상기 블럭 디코더는 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들에 선택노드를 연결하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 블럭 디코더는 상기 프리 디코딩된 어드레스 신호들에 응답하여 제어 신호를 출력하는 제어 신호 발생부;
    제1 및 제2 고전압 디코딩 신호들에 응답하여 출력 노드를 프리차지하는 프리차지부;
    상기 제어 신호에 응답하여 상기 출력 노드의 전위를 제어하는 인에이블부;
    동작 신호에 응답하여 선택 노드를 플로팅 시키거나 접지 전원으로 디스차지하는 선택 신호 발생부; 및
    상기 인에이블부의 내부 신호에 응답하여 상기 선택 노드의 전위를 상기 드 레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들에 인가하는 선택 신호 제어부를 포함하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 제어 신호 발생부는
    상기 프리 디코딩된 어드레스 신호들을 논리 조합하여 조합신호를 출력하는 제1 낸드 게이트; 및
    상기 조합신호와 프로그램 프리차지 신호를 논리 조합하여 상기 제어 신호를 출력하는 제2 낸드 게이트를 포함하는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 프리차지부는,
    상기 출력 노드와 펌핑 전압 사이에 연결되고, 제1 및 제2 고전압 디코딩 신호들에 응답하여 턴온 또는 턴오프되고, 턴온될 때 상기 펌핑 전압을 상기 블럭 워드라인에 전달하는 스위칭 회로; 및
    상기 블럭 워드라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함하는 반도체 메모리 소자.
  5. 제 2 항에 있어서, 상기 인에이블부는
    상기 제어 신호와 블럭 인에이블 신호를 논리조합하여 디스차지 신호를 출력하는 낸드 게이트; 및
    상기 출력 노드와 접지 전원 사이에 연결되어 상기 디스차지 신호에 응답하여 상기 출력 노드를 디스차지하는 NMOS 트랜지스터를 포함하는 반도체 메모리 소자.
  6. 제 2 항에 있어서,
    상기 선택 신호 발생부는 상기 동작 신호를 입력받아 버퍼링 하는 제1 내지 제3 인버터; 및
    상기 선택 노드와 접지 전원 사이에 연결되고, 상기 제3 인버터의 출력 신호에 응답하여 상기 선택 노드와 상기 접지 전원을 연결하는 NMOS 트랜지스터를 포함하는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 선택 신호 제어부는 상기 선택 노드와, 상기 메모리 셀 블럭의 드레인 선택 라인, 소스 선택 라인, 및 사이드 워드라인들 사이에 각각 연결되며, 상기 디스차지 신호에 응답하여 상기 선택 노드와, 상기 드레인 선택 라인, 소스 선택 라인, 및 상기 사이드 워드라인들을 각각 연결하는 제1 내지 제4 NMOS 트랜지스터들 을 포함하는 반도체 메모리 소자.
  8. 프리 디코딩된 어드레스 신호들에 응답하여 제어 신호를 출력하는 제어 신호 발생부;
    고전압 코딩 신호들에 응답하여 출력 노드를 고전압으로 프리차지 하는 프리차지 회로;
    상기 제어 신호에 응답하여 상기 출력 노드를 디스차지시키는 인에이블부;
    프로그램 또는 독출 동작시 상기 제어 신호에 응답하여 메모리 셀 블럭의 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들을 제어하는 선택 신호 발생부를 포함하는 블럭 디코더.
  9. 제 8 항에 있어서,
    상기 선택 신호 발생부는 상기 메모리 셀 블럭이 선택 될 경우 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들을 턴온시키는 블럭 디코더.
  10. 제 8 항에 있어서,
    상기 선택 신호 발생부는 상기 메모리 셀 블럭이 비선택 될 경우 상기 드레인 및 소스 선택 트랜지스터, 및 사이드 워드라인 트랜지스터들을 턴오프시키는 블럭 디코더.
  11. 제 1 항에 있어서,
    상기 선택 노드는 접지 전원과 연결되어 상기 드레인 및 소스 선택 트랜지스터, 및 상기 사이드 워드라인 트랜지스터들은 턴오프되는 반도체 메모리 소자.
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