KR20140006344A

KR20140006344A - 메모리 시스템 및 그것에 포함된 메모리 장치의 동작 방법

Info

Publication number: KR20140006344A
Application number: KR1020120072738A
Authority: KR
Inventors: 원삼규; 정승현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-07-04
Filing date: 2012-07-04
Publication date: 2014-01-16
Also published as: US20140010033A1; CN103531223A; CN103531223B; US9013945B2

Abstract

본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 피크 전류의 소모가 최적화된 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 상기 메모리 시스템은 토큰 신호를 수신하기 위한 입력 단자와 상기 토큰 신호를 전달하기 위한 출력 단자를 구비하는 제1 메모리 장치 및 제2 메모리 장치를 포함하되, 상기 제1 메모리 장치의 상기 출력 단자는 상기 제2 메모리 장치의 상기 입력 단자에 연결되며, 상기 제2 메모리 장치의 상기 출력 단자는 상기 제1 메모리 장치의 상기 입력 단자에 연결되고, 상기 제1 메모리 장치 및 상기 제2 메모리 장치는 수신된 토큰 신호에 포함된 사용 가능한 전류의 크기 정보에 근거하여 최대 순간 전류(peak current)를 소모하는 동작을 수행한다.

Description

메모리 시스템 및 그것에 포함된 메모리 장치의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY DEVICE INCLUDED THE SAME}

본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 피크 전류의 소모가 최적화된 메모리 시스템 및 그것의 동작 방법에 관한 것이다.

휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 사용됨에 따라 메모리 시스템 역시 큰 저장 용량을 갖도록 요구된다. 메모리 시스템은 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 복수의 메모리 장치들을 포함하는 메모리 시스템에 있어서, 큰 저장 용량뿐만 아니라 빠른 동작 속도는 메모리 시스템의 중요한 특성 중의 하나이다.

메모리 시스템은 빠르게 동작하기 위해서 인터리빙 동작과 같은 병렬 동작을 수행할 수 있다. 이 경우 복수의 메모리 장치들이 동시에 전력을 소모하기 때문에, 피크 전력의 소모로 인한 시스템 다운 또는 전류 스파이크 등이 메모리 시스템에 발생될 수 있다.

메모리 시스템은 이러한 피크 전력 이벤트들을 처리하기 위한, 즉, 각각의 메모리 장치들이 동시에 피크 전력을 소모하는 동작들을 처리하기 위한, 충분한 전력 리소스를 유지하도록 설계된다. 그러나, 피크 전력 이벤트들은 상대적으로 드문 것일 수 있고, 메모리 장치들의 평균 전력 소모는 실질적으로 피크 전력 소모보다 적을 수 있다. 그럼에도 불구하고, 메모리 시스템은 피크 전력이 항상 필요하지 않더라도 충분한 전력 레벨을 비축하도록 설계된다.

본 발명의 목적은 피크 전류의 소모가 최적화된 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 메모리 시스템은, 토큰 신호를 수신하기 위한 입력 단자와 상기 토큰 신호를 전달하기 위한 출력 단자를 구비하는 제1 내지 제3 메모리 장치들을 포함하되, 상기 제1 내지 제3 메모리 장치들 각각의 상기 입력 단자는 다른 메모리 장치의 상기 출력 단자와 링 방식으로 서로 연결되고, 상기 제1 내지 제3 메모리 장치들은 복수의 토큰 신호들 중 어느 하나에 응답하여 최대 순간 전류(peak current)를 소모하는 동작을 동시에 수행한다.

본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 다른 메모리 장치로부터 토큰 신호를 수신하는 단계; 상기 수신된 토큰 신호에 근거하여 사용 가능한 전류의 크기를 산출하는 단계; 상기 사용 가능한 전류의 크기와 상기 메모리 장치의 최대 순간 전류(peak current)의 크기를 비교하는 단계; 및 상기 사용 가능한 전류의 크기가 상기 최대 순간 전류의 크기보다 크거나 같은 경우 상기 최대 순간 전류를 소모하는 동작을 수행하는 단계를 포함한다.

본 발명의 다른 실시 예에 따른 메모리 시스템은, 토큰 신호를 수신하기 위한 입력 단자와 상기 토큰 신호를 전달하기 위한 출력 단자를 구비하는 제1 메모리 장치 및 제2 메모리 장치를 포함하되, 상기 제1 메모리 장치의 상기 출력 단자는 상기 제2 메모리 장치의 상기 입력 단자에 연결되며, 상기 제2 메모리 장치의 상기 출력 단자는 상기 제1 메모리 장치의 상기 입력 단자에 연결되고, 상기 제1 메모리 장치 및 상기 제2 메모리 장치는 수신된 토큰 신호에 포함된 사용 가능한 전류의 크기 정보에 근거하여 최대 순간 전류(peak current)를 소모하는 동작을 수행한다.

본 발명의 실시 예에 따르면, 메모리 시스템의 전력 소모가 안정화될 수 있다.

도 1은 본 발명의 실시 예에 따른 피크 존의 개념을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블럭도이다.
도 3은 본 발명의 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블럭도이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 5는 본 발명의 제1 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 티이밍도이다.
도 6은 본 발명의 제1 실시 예에 따른 메모리 장치의 토큰 유닛을 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 제1 실시 예에 따른 메모리 시스템의 동작 방법을 따르는 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 제2 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 토큰 유닛을 예시적으로 보여주는 블럭도이다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 시스템의 동작 방법을 따르는 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 적용 예를 예시적으로 보여주는 블럭도이다.
도 12는 도 11에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 13은 도 11에 도시된 SSD가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.

이하, 도면들을 참조하여 본 발명의 실시 예에 대해서 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 피크 존의 개념을 설명하기 위한 도면이다.

메모리 장치는 읽기 동작, 쓰기(또는 프로그램) 동작, 소거 동작과 같은 동작 중에 평균적인 소모 전류(Iavg)보다는 많은 전류(I0 또는 I1)를 소모하는 구간(A 또는 B 구간)이 발생된다. 이러한 구간(A 또는 B 구간)은 메모리 장치의 동작 중에 드물게 또는 자주 발생될 수 있다. 이러한 구간(A 또는 B 구간) 중에서 가장 많은 전류(I1)를 소모하는 구간이 복수의 메모리 장치들에서 동시에 발생되면, 메모리 시스템의 전력 리소스에 치명적인 영향을 미칠 수 있다.

이하에서, 평균적인 소모 전류(Iavg)보다 많은 전류(I0 또는 I1)를 소모하는 구간(A 또는 B 구간) 중에서, 가장 많은 전류(I1)를 소모하는 구간을 피크 전류 소모 구간, 즉, 피크 존(peak zone: PZ)이라 정의한다. 그리고 피크 존 안에 포함되게 하는 메모리 장치의 동작을 피크 존 동작(peak zone operation: PZO)이라 정의한다. 이러한 피크 존 동작(PZO)은 메모리 장치의 활성화된 동작, 즉, 읽기 동작, 쓰기 동작, 소거 동작 중에 잠시 동안 발생될 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블럭도이다. 그리고 도 3은 본 발명의 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블럭도이다. 도 2 및 도 3을 참조하면, 메모리 시스템(1000 또는 2000)은 복수의 메모리 장치들(100, 200, 300 및 400) 및 메모리 컨트롤러(500)를 포함한다. 설명의 간략화를 위해서, 4개의 메모리 장치들(100, 200, 300 및 400)로 구성된 메모리 시스템(1000)을 예시하였지만, 메모리 시스템(1000 또는 2000)에 포함되는 메모리 장치의 수는 필요에 따라 변경될 수 있다.

메모리 컨트롤러(500)는 메모리 시스템(1000 또는 2000)의 제반 동작을 제어하도록 구성된다. 예를 들면, 메모리 컨트롤러(500)는 호스트 장치(도시되지 않음)로부터 제공된 요청에 응답하여 메모리 장치들(100, 200, 300 및 400)을 제어하도록 구성된다. 이를 위해서 메모리 컨트롤러(500)는 각각의 메모리 장치들(100, 200, 300 및 400)로 제어 신호, 어드레스, 데이터 등을 제공할 수 있다.

메모리 장치들(100, 200, 300 및 400) 각각은 메모리 컨트롤러(500)의 제어에 따라 동작한다. 잘 알려진 바와 같이, 메모리 장치들(100, 200, 300 및 400)은 메모리 컨트롤러(500)로부터 제공된 칩 인에이블 신호(CE)에 의해서 활성화된다. 또한, 메모리 장치들(100, 200, 300 및 400)은 메모리 컨트롤러(500)로부터 제공된 토큰(token) 신호(이하 "TK"라 칭함)에 의해서 동작이 제어될 수 있다.

토큰 신호(TK)는 메모리 장치들(100, 200, 300 및 400)이 피크 존 동작을 수행할 수 있는 권한을 의미한다. 예를 들면, 토큰 신호(TK)를 수신한 메모리 장치는 피크 존 동작을 수행할 수 있다. 반대로, 토큰 신호(TK)를 수신하지 못한 메모리 장치는 다른 동작(예를 들면, 피크 전류를 소모하지 않는 동작)은 수행할 수 있지만, 피크 존 동작은 수행할 수 없다. 이러한 토큰 신호(TK)는 메모리 시스템(1000 및 2000)의 허용 전류 내에서 메모리 장치들(100, 200, 300 및 400)이 동시에 피크 존 동작을 수행할 수 있도록 하기 위해서 사용된다.

토큰 신호(TK)를 다른 메모리 장치로부터 제공받고 사용한 토큰 신호(TK)를 다른 메모리 장치로 제공하기 위해서, 메모리 장치들(100, 200, 300 및 400)은 링 토폴로지(ring topology)로 연결된다. 도 2 및 도 3에 도시된 메모리 시스템들(1000 및 2000)은 메모리 컨트롤러(500)가 토큰 신호(TK)를 서로 전달하기 위한 링 토폴로지에 포함되는지 포함되지 않는지에 그 차이가 있다.

도 2를 참조하면, 메모리 컨트롤러(500)는 토큰 신호(TK)를 서로 전달하기 위한 링 토폴로지에 포함된다. 즉, 메모리 컨트롤러(500)의 토큰 출력 단자는 제1 메모리 장치(100)의 토큰 입력 단자에, 제1 메모리 장치(100)의 토큰 출력 단자는 제2 메모리 장치(200)의 토큰 입력 단자에, 제2 메모리 장치(200)의 토큰 출력 단자는 제3 메모리 장치(300)의 토큰 입력 단자에, 제3 메모리 장치(300)의 토큰 출력 단자는 제4 메모리 장치(400)의 토큰 입력 단자에, 그리고 제4 메모리 장치(400)의 토큰 출력 단자는 메모리 컨트롤러(500)의 토큰 입력 단자에 연결된다. 이러한 메모리 시스템(1000)에 있어서, 메모리 컨트롤러(500)는 메모리 장치들(100, 200, 300 및 400) 사이에 전달되는 토큰 신호(TK)를 직접적으로 제어할 수 있다.

도 3을 참조하면, 메모리 컨트롤러(500)는 토큰 신호(TK)를 서로 전달하기 위한 링 토폴로지에 포함되지 않는다. 즉, 메모리 컨트롤러(500)의 토큰 출력 단자는 제1 메모리 장치(100)의 토큰 입력 단자에, 제1 메모리 장치(100)의 토큰 출력 단자는 제2 메모리 장치(200)의 토큰 입력 단자에, 제2 메모리 장치(200)의 토큰 출력 단자는 제3 메모리 장치(300)의 입력 단자에, 제3 메모리 장치(300)의 토큰 출력 단자는 제4 메모리 장치(400)의 토큰 입력 단자에, 그리고 제4 메모리 장치(400)의 토큰 출력 단자는 제1 메모리 장치(100)의 토큰 입력 단자에 연결된다. 이러한 메모리 시스템(2000)에 있어서, 메모리 컨트롤러(500)는 최초의 토큰 신호(TK)만 제1 메모리 장치(100)에 전달하도록 구성된다. 전달된 토큰 신호(TK)는 메모리 장치들(100, 200, 300 및 400) 사이에서 전달된다.

도 4는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 2 및 도 3의 메모리 시스템(1000 및 2000)에 포함된 메모리 장치들(100, 200, 300 및 400)은 동일한 구성을 갖는다. 따라서, 설명의 간략화를 위해서, 메모리 장치(100)를 예시적으로 설명할 것이다.

도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 회로(140), 입력/출력 버퍼 회로(150), 제어 로직(160) 및 토큰 유닛(170)을 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL0~WLm) 및 비트 라인들(BL0~BLn)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 외부 장치(도시되지 않음)로부터 제공된 데이터를 저장하도록 구성된다. 복수의 메모리 셀들은 메모리 셀 트랜지스터의 구조에 따라 휘발성 메모리 셀 또는 불휘발성 메모리 셀로 구성될 수 있다.

행 디코더(120)는 워드 라인들(WL0~WLm)을 통해서 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 입력된 어드레스를 디코딩하도록 구성된다. 행 디코더(120)는 디코딩 결과에 따라 각종 워드 라인 전압들을 워드 라인들(WL0~WLm)로 전달하도록 구성된다. 예를 들면, 행 디코더(120)는 선택된 워드 라인으로 선택 전압을, 비선택된 워드 라인으로 비선택 전압을 제공할 수 있다.

열 디코더(130)는 비트 라인들(BL0~BLn)을 통해서 메모리 셀 어레이(110)와 연결된다. 열 디코더(120)는 입력된 어드레스를 디코딩하도록 구성된다. 열 디코더(130)는 디코딩 결과에 따라 비트 라인들(BL0~BLn)과 데이터 읽기/쓰기 회로(140)를 선택적으로 연결하도록 구성된다.

데이터 읽기/쓰기 회로(140)는 제어 로직(160)의 제어에 따라 동작한다. 데이터 읽기/쓰기 회로(140)는 동작 모드에 따라 쓰기 드라이버로서 또는 감지 증폭기로서 동작한다. 예를 들면, 데이터 읽기/쓰기 회로(140)는 프로그램 동작 시 입력/출력 버퍼 회로(150)를 통해 외부 장치로부터 입력된 데이터를 메모리 셀 어레이(110)의 메모리 셀들에 프로그램하도록 구성된다. 다른 예로서, 데이터 읽기/쓰기 회로(140)는 읽기 동작 시 메모리 셀 어레이(110)의 메모리 셀들로부터 프로그램된 데이터를 읽도록 구성된다.

입력/출력 버퍼 회로(150)는 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스 등)로부터 데이터를 입력 받거나, 외부 장치로 데이터를 출력하도록 구성된다. 이를 위해서 입력/출력 버퍼 회로(150)는 데이터 래치 회로 및 출력 드라이빙 회로를 포함할 수 있다.

제어 로직(160)은 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스 등)로부터 제공된 명령에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 메모리 장치(100)의 읽기 동작, 쓰기(또는 프로그램) 동작 및 소거 동작을 제어할 수 있다.

부가적으로, 제어 로직(160)은 피크 존 동작(PZO)을 수행하기 전에 토큰 유닛(170)으로 토큰 신호(TK)의 수신 여부를 확인하도록 구성된다. 제어 로직(160)은 토큰 유닛(170)으로부터 제공되는 응답 신호에 따라서 피크 존 동작(PZO)을 대기하거나 수행할 수 있다.

토큰 유닛(170)은 메모리 시스템(도 2의 1000 및 도 3의 2000) 내에서 전달되는 토큰 신호(TK)를 처리하도록 구성된다. 토큰 유닛(170)은 토큰 신호(TK)를 수신하고 발신하도록 구성된다. 또한 토큰 유닛(170)은 수신된 토큰 신호(TK)에 근거하여 피크 존 동작(PZO)의 수행 여부를 결정하도록 구성된다. 즉, 토큰 유닛(170)은 토큰 신호(TK)의 수신 여부에 따라 피크 존 동작(PZO)을 수행하기 위한 제어 로직(160)의 요구를 처리하도록 구성된다. 토큰 유닛(170)은 본 발명의 실시 예에 따른 도 6 및 도 9를 참조하여 상세히 설명될 것이다.

도 5는 본 발명의 제1 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 티이밍도이다. 본 발명의 제1 실시 예에 따르면, 메모리 시스템(도 2의 1000 또는 도 3의 2000)은 복수의 토큰 신호들(TK), 즉, 멀티 토큰 신호(MTK)를 사용하도록 구성된다. 앞서 설명된 바와 같이, 토큰 신호(TK)를 사용하는 메모리 시스템(1000 또는 2000)에 있어서, 토큰 신호(TK)를 수신한 메모리 장치만이 피크 존 동작(PZO)을 수행할 수 있다. 멀티 토큰 신호(MTK)를 사용하는 메모리 시스템(1000 또는 2000)은 멀티 토큰 신호(MTK)의 수에 대응하는 메모리 장치들이 동시에 피크 존 동작을 수행할 수 있다.

한편, 메모리 컨트롤러(도 2 및 도 3의 500)는 메모리 시스템(1000 또는 2000)의 한계 전류 안에서 멀티 토큰 신호(MTK)의 수를 제어할 수 있다. 한계 전류는 메모리 시스템(1000 또는 2000)에 포함된 메모리 장치들(100, 200, 300 및 400)의 피크 전류에 근거하여 설계될 수 있다. 이는 메모리 시스템(1000 또는 2000)에 포함된 메모리 장치들(100, 200, 300 및 400)의 피크 전류에 근거하여 멀티 토큰 신호(MTK)의 수가 제어될 수 있음을 의미한다. 또한, 한계 전류는 메모리 시스템(1000 또는 2000)에 포함된 메모리 장치들(100, 200, 300 및 400)의 수에 근거하여 설계될 수 있다. 이는 메모리 시스템(1000 또는 2000)에 포함된 메모리 장치들의 수에 근거하여 멀티 토큰 신호(MTK)의 수가 제어될 수 있음을 의미한다.

도 5를 참조하면, 설명의 간략화를 위해서, 2개의 토큰 신호(TK0 및 TK1)를 사용하는 메모리 시스템(1000 또는 2000)을 예시적으로 설명할 것이다. 메모리 장치들(C0, C1 및 C3)은 피크 존 동작(PZO)을 수행하여야 하지만 토큰 신호(TK)가 수신되지 않아서 대기하고 있는 상태인 것을 가정한다. 또한, 메모리 장치(C2)는 피크 존 동작(PZO)에 대한 요구가 없는 상태인 것을 가정한다.

메모리 장치들(C0, C1, C2 및 C3)의 연결 관계에 의해서(즉, 도 2 및 도 3에 도시된 토큰 단자 연결 관계에 의해서) 제1 토큰 신호(TK0)가 메모리 장치(C0)로 전달된다(t1시점). 메모리 장치(C0)는 제1 토큰 신호(TK0)에 근거하여 피크 존 동작(PZO)을 수행한다.

메모리 장치들(C0, C1, C2 및 C3)의 연결 관계에 의해서 제2 토큰 신호(TK1)가 메모리 장치(C0)로 전달된다. 그러나 메모리 장치(C0)는 제1 토큰 신호(TK0)에 근거하여 피크 존 동작(PZ0)을 수행 중이기 때문에 수신된 제2 토큰 신호(TK1)를 메모리 장치(C1)로 전달한다. 제2 토큰 신호(TK1)가 메모리 장치(C1)로 전달된다(t2 시점). 메모리 장치(C1)는 제2 토큰 신호(TK1)에 근거하여 피크 존 동작(PZO)을 수행한다.

메모리 시스템(1000 또는 2000) 내에서 사용되는 토큰 신호(TK)의 수는 2개로 한정되어 있기 때문에, 피크 존 동작(PZO)을 대기하고 있는 메모리 장치(C3)는 토큰 신호(TK)가 수신될 때까지 피크 존 동작(PZO)을 수행할 수 없을 것이다.

메모리 장치(C0)는 피크 존 동작(PZO)이 완료되면 소유했던 제1 토큰 신호(TK0)를 메모리 장치(C1)로 전달한다(t3 시점). 메모리 장치(C1)는 제2 토큰 신호(TK1)에 근거하여 피크 존 동작(PZO)을 수행 중이기 때문에 수신된 제1 토큰 신호(TK0)를 메모리 장치(C2)로 전달한다. 가정한 바와 같이, 메모리 장치(C2)는 피크 존 동작(PZO)에 대한 요구가 없는 상태이기 때문에 수신된 제1 토큰 신호(TK0)를 메모리 장치(C3)로 전달한다.

제1 토큰 신호(TK0)가 메모리 장치(C3)로 전달된다(t4 시점). 메모리 장치(C3)는 제1 토큰 신호(TK0)에 근거하여 피크 존 동작(PZO)을 수행한다. 그리고 메모리 장치(C1)는 피크 존 동작(PZO)이 완료되면 소유했던 제2 토큰 신호(TK1)를 메모리 장치(C2)로 전달한다(t5 시점).

이러한 방식으로 메모리 시스템(1000 또는 2000)의 메모리 장치들(C0, C1, C2 및 C3)은 동시에 피크 존 동작(PZO)을 수행할 수 있다. 따라서, 메모리 시스템(1000 또는 2000)의 전력 소모는 안정화될 수 있다. 또한, 피크 존 동작(PZO)이 동시에 수행될 수 있기 때문에 메모리 시스템(1000 또는 2000)의 동작 속도 역시 향상될 수 있다.

도 6은 본 발명의 제1 실시 예에 따른 메모리 장치의 토큰 유닛을 예시적으로 보여주는 블럭도이다. 도 6을 참조하면, 멀티 토큰 신호(MTK)를 처리하도록 구성된 토큰 유닛(170A)이 도시되어 있다. 토큰 유닛(170A)은 토큰 관리 블럭(171A) 및 토큰 생성 블럭(172A)을 포함한다.

토큰 관리 블럭(171A)은 다른 메모리 장치로부터 토큰 신호(TK)를 수신하도록 구성된다. 토큰 관리 블럭(171A)은 제어 로직(도 4의 160)으로부터 제공되는 피크 존 동작 요구 신호(PZ_RQ)에 따라 동작하도록 구성된다. 토큰 발생 블럭(172A)은 토큰 관리 블럭(171A)의 제어에 따라 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 다른 메모리 장치로 전달하도록 구성된다.

예시적으로, 토큰 관리 블럭(171A)은 피크 존 동작에 대한 제어 로직(160)의 요구가 없는 경우(즉, 피크 존 동작 요구 신호(PZ_RQ)가 활성화되지 않은 경우) 수신된 토큰 신호(TK)를 바이패스(bypass)시킬 것이다. 이 경우, 토큰 관리 블럭(171A)은 토큰 생성 신호(TK_G)를 토큰 생성 블럭(172A)으로 제공한다. 토큰 생성 블럭(172A)은 토큰 생성 신호(TK_G)에 응답하여 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 다른 메모리 장치로 전달한다.

다른 예로서, 토큰 관리 블럭(171A)은 피크 존 동작에 대한 제어 로직(160)의 요구가 있는 경우(즉, 피크 존 동작 요구 신호(PZ_RQ)가 활성화된 경우) 토큰 신호(TK)가 수신되었는지의 여부를 판단한다. 토큰 관리 블럭(171A)은 토큰 신호(TK)가 수신된 경우 피크 존 동작이 가능함을 의미하는 피크 존 동작 가능 신호(PZ_EN)를 제어 로직(160)으로 제공한다. 제어 로직(160)은 피크 존 동작 가능 신호(PZ_EN)가 활성화되면 피크 존 동작을 수행한다. 반면, 토큰 관리 블럭(171A)은 토큰 신호(TK)가 수신되지 않은 경우 피크 존 동작 가능 신호(PZ_EN)를 활성화하지 않는다. 제어 로직(160)은 피크 존 동작 가능 신호(PZ_EN)가 활성화되지 않으면 피크 존 동작을 대기한다.

다른 예로서, 토큰 관리 블럭(171A)은 피크 존 동작이 완료된 경우(즉, 피크 존 동작 종료 신호(PZ_END)가 활성화된 경우) 사용한 토큰 신호(TK)를 전달할 것이다. 이 경우, 토큰 관리 블럭(171A)은 토큰 생성 신호(TK_G)를 토큰 생성 블럭(172A)으로 제공한다. 토큰 생성 블럭(172A)은 토큰 생성 신호(TK_G)에 응답하여 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 다른 메모리 장치로 전달한다.

도 7은 본 발명의 제1 실시 예에 따른 메모리 시스템의 동작 방법을 따르는 메모리 장치의 동작을 설명하기 위한 순서도이다. 메모리 시스템(도 2의 1000 또는 도 3의 2000) 내에서 멀티 토큰 신호(MTK)를 사용하고 서로 전달하기 위해서 메모리 장치들(100, 200, 300 및 400) 각각은 일정한 규칙에 따라 동작해야 한다. 그러한 메모리 장치의 동작 방법이 도 6 및 도 7을 참조하여 상세히 설명될 것이다.

S110 단계에서, 토큰 관리 블럭(171A)은 토큰 신호(TK)가 필요한지의 여부를 판단한다. 즉, 토큰 관리 블럭(171A)은 제어 로직(도 4의 160)으로부터 제공되는 피크 존 동작 요구 신호(PZ_RQ)가 활성화되었는지의 여부를 판단한다.

S120 단계에서, 토큰 관리 블럭(171A)은 토큰 신호(TK)가 필요 없는 경우 토큰 생성 블럭(172A)을 통해 수신된 토큰 신호(TK)를 우선 순위에 따라 바이패스시킬 것이다. 여기에서, 우선 순위는 토큰 신호(TK)가 수신된 순서를 의미한다.

S130 단계에서, 토큰 관리 블럭(171A)은 토큰 신호(TK)가 필요한 경우 토큰 신호(TK)가 수신되었는지의 여부를 판단한다. 토큰 신호(TK)가 수신되지 않은 경우 절차는 S140 단계로 진행되고, 토큰 신호(TK)가 수신된 경우 절차는 S150 단계로 진행된다.

S140 단계에서, 제어 로직(160)은 토큰 관리 블럭(171A)으로부터 제공되는 비활성화된 피크 존 동작 가능 신호(PZ_EN)에 따라 피크 존 동작(PZO)을 대기한다.

S150 단계에서, 제어 로직(160)은 토큰 관리 블럭(171A)으로부터 제공되는 활성화된 피크 존 동작 가능 신호(PZ_EN)에 따라 피크 존 동작(PZO)을 수행한다. 한편, 토큰 관리 블럭(171A)은 수신된 토큰 신호(TK)에 따라 피크 존 동작(PZO)이 수행되는 도중에 다른 토큰 신호(즉, 멀티 토큰 신호(MTK) 중의 어느 하나)를 수신할 수 있다. 이러한 경우, 토큰 관리 블럭(171A)은 소유한 토큰 신호(TK)를 제외한 다른 토큰 신호(TK)를 다른 메모리 장치로 바이패스 시킬 것이다.

S160 단계에서, 피크 존 동작(PZO)이 완료되면 제어 로직(160)은 토큰 관리 블럭(171A)으로 피크 존 동작 종료 신호(PZ_END)를 제공한다. 그리고 토큰 생성 블럭(172A)은 토큰 관리 블럭(171A)로부터 제공되는 토큰 생성 신호(TK_G)에 따라 토큰 신호(TK)를 생성하고 생성된 토큰 신호(TK)를 다른 메모리 장치로 전달한다.

이러한 방식으로 메모리 장치들(100, 200, 300 및 400)은 멀티 토큰 신호(MTK)에 따라 피크 존 동작을 동시에 수행할 수 있다.

도 8은 본 발명의 제2 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 타이밍도이다. 본 발명의 제2 실시 예에 따르면, 메모리 시스템(도 2의 1000 또는 도 3의 2000)은 한계 전류 안에서 사용 가능한 소모 전류의 크기를 토큰 신호(TK)로서 사용하도록 구성된다. 이러한 메모리 시스템(1000 또는 2000)에 있어서, 메모리 장치들(100, 200, 300 및 400)은 피크 존 동작(PZO)에 필요한 소모 전류의 크기와 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 소모 전류의 크기를 비교하고, 비교 결과에 따라 피크 존 동작(PZO) 수행 여부를 결정한다. 따라서, 메모리 시스템(1000 또는 2000)의 한계 전류 안에서 메모리 장치들(100, 200, 300 및 400)은 피크 존 동작(PZO)을 동시에 수행할 수 있다.

도 8을 참조하면, 설명의 간략화를 위해서, 메모리 시스템(1000 또는 2000)의 한계 전류의 크기는 100이고, 메모리 장치(C0)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기는 20이고, 메모리 장치(C1)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기는 50이고, 메모리 장치(C2)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기는 60인 것을 가정한다. 그리고 메모리 장치들(C0, C1 및 C2)은 피크 존 동작(PZO)을 수행하여야 하지만 토큰 신호(TK)가 수신되지 않아서 대기하고 있는 상태인 것을 가정한다. 또한, 메모리 장치(C3)는 피크 존 동작(PZO)에 대한 요구가 없는 상태인 것을 가정한다.

메모리 장치 장치들(C0, C1, C2 및 C3)의 연결 관계에 의해서(즉, 도 2 및 도 3에 도시된 토큰 단자 연결 관계에 의해서) 최초의 토큰 신호(TK)가 메모리 장치(C0)로 전달된다(t1 시점). 앞서 정의한 바와 같이, 본 발명의 제2 실시 예에 따르면, 토큰 신호(TK)는 사용 가능한 전류의 크기를 의미한다. 메모리 장치(C0)는 피크 존 동작(PZO)에 필요한 소모 전류의 크기와 전달된 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기를 비교한다. 가정한 바와 같이, 메모리 장치(C0)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기(20)가 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기(100)보다 작기 때문에, 메모리 장치(C0)는 피크 존 동작(PZO)을 수행한다.

그리고 메모리 장치(C0)는, 피크 존 동작(PZO)이 시작된 이후에, 사용 가능한 전류의 크기(100)에서 피크 존 동작(PZO)에 필요한 소모 전류의 크기(20)를 뺀 나머지 전류의 크기(80)를 토큰 신호(TK)로 생성하여 메모리 장치(C1)로 전달한다(t2 시점).

메모리 장치(C1)는 피크 존 동작(PZO)에 필요한 소모 전류의 크기와 전달된 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기를 비교한다. 가정한 바와 같이, 메모리 장치(C1)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기(50)가 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기(80)보다 작기 때문에, 메모리 장치(C1)는 피크 존 동작(PZO)을 수행한다. 그리고 메모리 장치(C1)는, 피크 존 동작(PZO)이 시작된 이후에, 사용 가능한 전류의 크기(80)에서 피크 존 동작(PZO)에 필요한 소모 전류의 크기(50)를 뺀 나머지 전류의 크기(30)를 토큰 신호(TK)로 생성하여 메모리 장치(C2)로 전달한다(t3 시점).

메모리 장치(C0)는 피크 존 동작(PZO)이 완료되면 소유했던 토큰 신호(TK), 즉, 피크 존 동작(PZO)에 필요한 소모 전류의 크기(20)에 해당하는 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 메모리 장치(C1)로 전달한다(t4 시점). 메모리 장치(C1)는 피크 존 동작(PZO)을 수행 중이기 때문에 수신된 토큰 신호(TKO)를 메모리 장치(C2)로 전달한다.

메모리 장치(C2)는 피크 존 동작(PZO)에 필요한 소모 전류의 크기와 전달된 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기를 비교한다. 메모리 장치(C2)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기(60)가 t3 시점에 전달된 토큰 신호(TK)의 크기(30) 그리고 t4 시점에 전달된 토큰 신호(TK)의 크기(50)보다 크기 때문에, 메모리 장치(C2)는 피크 존 동작(PZO)을 대기한다.

메모리 장치(C1)는 피크 존 동작(PZO)이 완료되면 소유했던 토큰 신호(TK), 즉, 피크 존 동작(PZO)에 필요한 소모 전류의 크기(50)에 해당하는 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 메모리 장치(C2)로 전달한다(t5 시점).

메모리 장치(C2)는 피크 존 동작(PZO)에 필요한 소모 전류의 크기와 전달된 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기를 다시 비교한다. 메모리 장치(C2)의 피크 존 동작(PZO)에 필요한 소모 전류의 크기(60)가 토큰 신호(TK)에 근거하여 얻어진 사용 가능한 전류의 크기(100)보다 작기 때문에, 메모리 장치(C2)는 피크 존 동작(PZO)을 수행한다. 그리고 메모리 장치(C2)는 피크 존 동작(PZO)이 시작된 이후에, 사용 가능한 전류의 크기(100)에서 피크 존 동작(PZO)에 필요한 소모 전류의 크기(60)를 뺀 나머지 전류의 크기(40)를 토큰 신호(TK)로 생성하여 메모리 장치(C3)로 전달한다(t6 시점).

이러한 방식으로 메모리 시스템(1000 또는 2000)의 메모리 장치들(C0, C1, C2 및 C3)은 동시에 피크 존 동작(PZO)을 수행할 수 있다. 따라서, 메모리 시스템(1000 또는 2000)의 전력 소모는 안정화될 수 있다. 또한, 피크 존 동작(PZO)이 한계 전류 안에서 동시에 수행될 수 있기 때문에 메모리 시스템(1000 또는 2000)의 동작 속도 역시 향상될 수 있다.

도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 토큰 유닛을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 사용 가능한 소모 전류의 크기를 의미하는 토큰 신호(TK)를 처리하도록 구성된 토큰 유닛(170B)이 도시되어 있다. 토큰 유닛(170B)은 토큰 분석 블럭(173B), 토큰 관리 블럭(174B) 및 토큰 생성 블럭(176B)을 포함한다.

토큰 분석 블럭(173B)은 다른 메모리 장치로부터 토큰 신호(TK)를 수신하도록 구성된다. 토큰 분석 블럭(173B)은 제어 로직(도 4의 160)으로부터 제공되는 피크 존 동작 요구 신호(PZ_RQ)에 따라 동작하도록 구성된다. 토큰 분석 블럭(173B)은 피크 존 동작 요구 신호(PZ_RQ)가 활성화된 경우에 수신된 토큰 신호(TK)에 근거하여 사용 가능한 전류의 크기를 산출하도록 구성된다. 토큰 분석 블럭(173B)은 사용 가능한 전류의 크기를 토큰 정보(TK_IF)로 구성하고, 토큰 정보(TK_IF)를 토큰 관리 블럭(174B)으로 제공하도록 구성된다.

토큰 생성 블럭(176B)은 제어 로직(160)으로부터 제공되는 피크 존 동작 요구 신호(PZ_RQ)에 따라 동작하도록 구성된다. 그리고 토큰 관리 블럭(176B)은 토큰 관리 블럭(174B)으로부터 제공되는 토큰 생성 정보(TK_GIF)에 따라 동작하도록 구성된다. 토큰 생성 블럭(176B)은 피크 존 동작에 대한 제어 로직(160)의 요구가 없는 경우(즉, 피크 존 동작 요구 신호(PZ_RQ)가 활성화되지 않은 경우) 수신된 토큰 신호(TK)를 바이패스 시키도록 구성된다. 토큰 생성 블럭(176B)은 피크 존 동작에 대한 제어 로직(160)의 요구가 있는 경우(즉, 피크 존 동작 요구 신호(PZ_RQ)가 활성화된 경우) 토큰 생성 정보(TK_GIF)에 근거하여 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 다른 메모리 장치로 전달하도록 구성된다.

토큰 관리 블럭(174B)은 제어 로직(160)으로부터 제공되는 피크 존 동작 요구 신호(PZ_RQ)와 피크 존 동작 종료 신호(PZ_END)에 따라 동작하도록 구성된다. 토큰 관리 블럭(174B)은 그러한 신호들(PZ_RQ 및 PZ_END)에 응답하여 수신된 토큰 신호(TK)가 바이패스되도록 토큰 생성 블럭(176B)을 제어하거나, 피크 존 동작 가능 신호(PZ_EN)를 제어 로직(160)으로 제공하도록 구성된다.

예시적으로, 토큰 관리 블럭(174B)은 피크 존 동작에 대한 제어 로직(160)의 요구가 없는 경우(즉, 피크 존 동작 요구 신호(PZ_RQ)가 활성화되지 않은 경우) 수신된 토큰 신호(TK)가 바이패스되도록 토큰 생성 블럭(176B)을 제어한다. 이경우, 토큰 관리 블럭(174B)은 토큰 생성 정보(TK_GIF)를 토큰 생성 블럭(176B)으로 제공하지 않는다. 따라서, 앞서 설명된 바와 같이, 토큰 생성 블럭(176B)은 비활성화된 피크 존 동작 요구 신호(PZ_RQ)에 응답하여 수시된 토큰 신호(TK)를 바이패스 시킨다.

다른 예로서, 토큰 관리 블럭(174B)은 피크 존 동작에 대한 제어 로직(160)의 요구가 있는 경우(즉, 피크 존 동작 요구 신호(PZ_RQ)가 활성화된 경우) 사용 가능한 전류의 크기를 의미하는 토큰 정보(TK_IF)와 피크 존 동작에 필요한 소모 전류의 정보(PZ_ND)를 비교한다. 이를 위해서 토큰 관리 블럭(174B)은 피크 존 동작 정보(PZ_ND)를 저장하기 위한 피크 존 동작 정보 저장 블럭(175B)을 포함할 수 있다.

토큰 관리 블럭(174B)은 토큰 정보(TK_IF)가 피크 존 동작 정보(PZ_ND)보다 큰 경우 활성화된 피크 존 동작 가능 신호(PZ_EN)를 제어 로직(160)으로 제공한다. 제어 로직(160)은 피크 존 동작 가능 신호(PZ_EN)가 활성화되면 피크 존 동작(PZO)을 수행한다. 토큰 관리 블럭(174B)은 피크 존 동작(PZO)이 시작된 이후에 사용 가능한 전류의 크기에서 피크 존 동작에 필요한 소모 전류의 크기를 뺀 나머지 전류의 크기가 토큰 신호(TK)로 전달되도록 토큰 생성 블럭(176B)을 제어한다. 이 경우, 토큰 관리 블럭(174B)은 토큰 생성 정보(TK_GIF)로서 사용 가능한 전류의 크기에서 피크 존 동작에 필요한 소모 전류의 크기를 뺀 나머지 전류의 크기에 대한 정보를 토큰 생성 블럭(176B)으로 제공한다. 반면, 토큰 관리 블럭(174B)은 토큰 정보(TK_IF)가 피크 존 동작 정보(PZ_ND)보다 작은 경우 피크 존 동작 가능 신호(PZ_EN)를 활성화하지 않는다. 제어 로직(160)은 피크 존 동작 가능 신호(PZ_EN)가 활성화되지 않으면 피크 존 동작을 대기한다.

다른 예로서, 토큰 관리 블럭(174B)은 피크 존 동작이 완료된 경우(즉, 피크 존 동작 종료 신호(PZ_END)가 활성화된 경우) 사용한 토큰 신호(TK)를 전달하도록 토큰 생성 블럭(176B)을 제어한다. 이 경우, 토큰 관리 블럭(174B)은 토큰 생성 정보(TK_GIF)를 토큰 생성 블럭(176B)으로 제공한다. 여기에서, 토큰 생성 정보(TK_GIF)는 피크 존 동작에 필요한 소모 전류의 크기에 대한 정보이다. 토큰 생성 블럭(176B)은 토큰 생성 정보(TK_GIF)에 근거하여 토큰 신호(TK)를 생성하고, 생성된 토큰 신호(TK)를 다른 메모리 장치로 전달한다.

도 10은 본 발명의 제2 실시 예에 따른 메모리 시스템의 동작 방법을 따르는 메모리 장치의 동작을 설명하기 위한 순서도이다. 메모리 시스템(도 2의 1000 또는 도 3의 2000) 내에서 피크 존 동작에 필요한 전류의 크기를 제외한 토큰 신호(TK)를 전달하고, 피크 존 동작 동안 소모한 전류의 크기에 해당하는 토큰 신호(TK)를 전달하기 위해서 메모리 장치들(100, 200, 300 및 400) 각각은 일정한 규칙에 따라 동작해야 한다. 그러한 메모리 장치의 동작 방법이 도 9 및 도 10을 참조하여 상세히 설명될 것이다.

S210 단계에서, 토큰 관리 블럭(174B) 및 토큰 생성 블럭(176B)은 토큰 신호(TK)가 필요한지의 여부를 판단한다. 즉, 토큰 관리 블럭(174B) 및 토큰 생성 블럭(176B)은 제어 로직(도 4의 160)으로부터 제공되는 피크 존 동작 요구 신호(PZ_RQ)가 활성화되었는지의 여부를 판단한다.

S220 단계에서, 토큰 생성 블럭(176B)은 토큰 신호(TK)가 필요 없는 경우 수신된 토큰 신호(TK)를 우선 순위에 따라 바이패스시킬 것이다. 여기에서, 우선 순위는 토큰 신호(TK)가 수신된 순서를 의미한다.

S230 단계에서, 토큰 관리 블럭(174B)은 토큰 신호(TK)가 필요한 경우 수신된 토큰 신호(TK)에 근거하여 산출된 토큰 정보(TK_IF)와 피크 존 동작 정보(PZ_ND)를 비교한다. 토큰 정보(TK_IF)가 피크 존 동작 정보(PZ_ND)보다 작은 경우 절차는 S240 단계로 진행되고, 토큰 정보(TK_IF)가 피크 존 동작 정보(PZ_ND)보다 큰 경우 절차는 S250 단계로 진행된다.

S240 단계에서, 제어 로직(160)은 토큰 관리 블럭(174B)으로부터 제공되는 비활성화된 피크 존 동작 가능 신호(PZ_EN)에 따라 피크 존 동작을 대기한다.

S250 단계에서, 제어 로직(160)은 토큰 관리 블럭(174B)으로부터 제공되는 활성화된 피크 존 동작 가능 신호(PZ_EN)에 따라 피크 존 동작(PZO)을 수행한다.

S260 단계에서, 토큰 생성 블럭(176B)은 피크 존 동작(PZO)이 시작된 이후에 토큰 관리 블럭(174B)의 제어에 따라 토큰 신호(TK)를 다른 메모리 장치로 전달한다. S260 단계에서 전달되는 토큰 신호(TK)는 사용 가능한 전류의 크기(즉, 토큰 정보(TK_IF))에서 피크 존 동작에 필요한 소모 전류의 크기(즉, 피크 존 동작 정보(PZ_ND))를 뺀 나머지 전류 크기에 대응하는 정보를 갖는다. 이러한 토큰 신호(TK)는 다른 메모리 장치에 전달될 때 해당 메모리 장치가 사용 가능한 전류의 크기를 나태날 것이다.

S270 단계에서, 토큰 관리 블럭(174B)은 피크 존 동작(PZO)이 종료되었는지의 여부를 판단한다. 즉, 토큰 생성 블럭(174B)은 제어 로직(160)으로부터 제공되는 피크 존 동작 종료 신호(PZ_END)가 활성화되었는지의 여부를 체크한다. 피크 존 동작 종료 신호(PZ_END)가 활성화되지 않은 경우 S270 단계가 반복적으로 수행되고, 피크존 종료 신호(PZ_END)가 활성화된 경우 절차는 S280 단계로 진행된다.

S280 단계에서, 토큰 생성 블럭(176B)은 토큰 관리 블럭(174B)의 제어에 따라 토큰 신호(TK)를 다른 메모리 장치로 전달한다. S280 단계에서 전달되는 토큰 신호(TK)는 피크 존 동작에 소모되었던 전류의 크기, 즉, 피크 존 동작에 필요한 소모 전류의 크기(PZ_ND)에 대한 정보를 갖는다.

한편, 경우에 따라서 S260 단계는 생략될 수 있다. 예를 들면, 피크 존 동작(PZO)이 완료된 이후에 토큰 신호(TK)를 다른 메모리 장치로 전달하는 경우, 수신된 토큰 신호(TK)와 동일한 정보(즉, 사용 가능한 전류의 크기)를 갖는 토큰 신호(TK)를 생성하여 다른 메모리 장치로 전달할 수 있다.

이러한 방식으로 메모리 장치들(100, 200, 300 및 400)은 한계 전류, 즉, 사용 가능한 전류의 크기와 피크 존 동작 동안 소모한 전류의 크기에 대한 정보를 갖는 토큰 신호(TK)를 전달할 수 있다. 그리고 그러한 토큰 신호(TK)에 따라 피크 존 동작을 동시에 수행할 수 있다.

도 11은 본 발명의 실시 예에 따른 메모리 시스템의 적용 예를 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.

SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다. SSD(3200)는 본 발명의 실시 예에 따른 메모리 시스템(도 2의 1000 또는 도 3의 2000)과 같은 구성을 갖는다. 즉, SSD 컨트롤러(3210) 및 메모리 장치들(3231~323n)은 토큰 신호(TK)를 서로 전달하기 위한 연결 구조를 가지며, 그러한 구조에 기반하여 토큰 신호(TK)를 전달할 수 있다. SSD 컨트롤러(3210) 및 메모리 장치들(3231~323n)은 본 발명의 제1 실시 예에 따른 동작 방법과 제2 실시 예에 따른 동작 방법에 따라 동작할 수 있다.

SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.

버퍼 메모리 장치(3220)는 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 메모리 장치들(3231~323n)로 전송된다.

메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.

전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.

SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.

도 12는 도 11에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 12를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.

메모리 인터페이스(3211)는 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.

호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

ECC 유닛(3213)은 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.

중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.

도 13은 도 11에 도시된 SSD가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 13을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 11에 도시된 SSD(3200)로 구성될 수 있다.

네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.

데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.

램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.

비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.

이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.

100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 행 디코더
130 : 열 디코더
140 : 데이터 읽기/쓰기 회로
150 : 입력/출력 버퍼 회로
160 : 제어 로직
170 : 캠 유닛

Claims

토큰 신호를 수신하기 위한 입력 단자와 상기 토큰 신호를 전달하기 위한 출력 단자를 구비하는 제1 내지 제3 메모리 장치들을 포함하되,
상기 제1 내지 제3 메모리 장치들 각각의 상기 입력 단자는 다른 메모리 장치의 상기 출력 단자와 링 방식으로 서로 연결되고,
상기 제1 내지 제3 메모리 장치들은 복수의 토큰 신호들 중 어느 하나에 응답하여 최대 순간 전류(peak current)를 소모하는 동작을 동시에 수행하는 메모리 시스템.
제 1 항에 있어서,
상기 제1 내지 제3 메모리 장치들 각각은 상기 복수의 토큰 신호들 중 어느 하나의 토큰 신호만을 점유하고 나머지 토큰 신호들은 다른 메모리 장치로 전달하는 메모리 시스템.
제 2 항에 있어서,
상기 제1 내지 제3 메모리 장치들 각각은 상기 최대 순간 전류를 소모하는 동작을 수행하는 동안 입력된 상기 복수의 토큰 신호들을 입력된 순서에 따라 다른 메모리 장치로 전달하는 메모리 시스템.
제 1 항에 있어서,
상기 제1 내지 제3 메모리 장치들 각각은 상기 최대 순간 전류를 소모하는 동작이 완료되면 상기 점유한 토큰 신호를 다른 메모리 장치로 전달하는 메모리 시스템.
제 1 항에 있어서,
상기 복수의 토큰 신호들의 수는 상기 제1 내지 제3 메모리 장치들 각각의 최대 순간 전류에 근거하여 결정되는 메모리 시스템.
제 1 항에 있어서,
상기 제1 내지 제3 메모리 장치들 각각은 상기 복수의 토큰 신호들을 처리하도록 구성된 토큰 유닛을 포함하는 메모리 시스템.
제 6 항에 있어서,
상기 토큰 유닛은,
상기 복수의 토큰 신호들의 수신 여부에 따라 상기 최대 순간 전류를 소모하는 동작이 수행되거나 수행되지 않게 제어하도록 구성된 토큰 관리 블럭; 및
상기 토큰 관리 블럭의 제어에 따라 수신된 토큰 신호를 전달하도록 구성된 토큰 생성 블럭을 포함하는 메모리 시스템.
제 1 항에 있어서,
상기 제1 내지 제3 메모리 장치들 각각은 상기 토큰 신호를 수신하기 위한 입력 단자와 물리적으로 구분되며, 칩 인에이블(chip enable) 신호를 수신하기 위한 입력 단자를 구비하는 메모리 시스템.
메모리 장치의 동작 방법에 있어서:
다른 메모리 장치로부터 토큰 신호를 수신하는 단계;
상기 수신된 토큰 신호에 근거하여 사용 가능한 전류의 크기를 산출하는 단계;
상기 사용 가능한 전류의 크기와 상기 메모리 장치의 최대 순간 전류(peak current)의 크기를 비교하는 단계; 및
상기 사용 가능한 전류의 크기가 상기 최대 순간 전류의 크기보다 크거나 같은 경우 상기 최대 순간 전류를 소모하는 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 수신된 토큰 신호를 다른 메모리 장치로 전달하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제 10 항에 있어서,
상기 토큰 신호를 전달하는 단계는 상기 최대 순간 전류를 소모하는 동작을 수행하는 단계가 완료되기 이전에 수행되는 메모리 장치의 동작 방법.
제 11 항에 있어서,
상기 전달하는 단계는 상기 사용 가능한 전류의 크기에서 상기 최대 순간 전류의 크기를 감한 전류의 크기에 근거하여 전달될 토큰 신호를 생성하는 단계를 포함하되,
상기 생성된 토큰 신호가 상기 다른 메모리 장치로 전달되는 메모리 장치의 동작 방법.
제 11 항에 있어서,
상기 최대 순간 전류를 소모하는 동작을 수행하는 동안 수신된 토큰 신호는 상기 산출하는 단계 및 상기 비교하는 단계의 수행 없이 상기 다른 메모리 장치로 전달되는 메모리 장치의 동작 방법.
제 10 항에 있어서,
상기 토큰 신호를 전달하는 단계는 상기 최대 순간 전류를 소모하는 동작을 수행하는 단계가 완료된 이후에 수행되는 메모리 장치의 동작 방법.
제 14 항에 있어서,
상기 전달하는 단계는 상기 사용 가능한 전류의 크기에 근거하여 전달될 토큰 신호를 생성하는 단계를 포함하되,
상기 생성된 토큰 신호가 상기 다른 메모리 장치로 전달되는 메모리 장치의 동작 방법.
제 9 항에 있어서,
상기 사용 가능한 전류의 크기가 상기 최대 순간 전류의 크기보다 작은 경우 상기 최대 순간 전류를 소모하는 동작을 대기하는 메모리 장치의 동작 방법.
제 9 항에 있어서,
메모리 컨트롤러로부터 최초의 토큰 신호를 수신하는 단계를 더 포함하되,
상기 최초의 토큰 신호는 메모리 시스템의 최대 허용 전류의 크기에 대응하는 정보를 포함하는 메모리 장치의 동작 방법.
토큰 신호를 수신하기 위한 입력 단자와 상기 토큰 신호를 전달하기 위한 출력 단자를 구비하는 제1 메모리 장치 및 제2 메모리 장치를 포함하되,
상기 제1 메모리 장치의 상기 출력 단자는 상기 제2 메모리 장치의 상기 입력 단자에 연결되며, 상기 제2 메모리 장치의 상기 출력 단자는 상기 제1 메모리 장치의 상기 입력 단자에 연결되고,
상기 제1 메모리 장치 및 상기 제2 메모리 장치는 수신된 토큰 신호에 포함된 사용 가능한 전류의 크기 정보에 근거하여 최대 순간 전류(peak current)를 소모하는 동작을 수행하는 메모리 시스템.
제 18 항에 있어서,
상기 제1 메모리 장치 및 상기 제2 메모리 장치 각각은 상기 수신된 토큰 신호로부터 상기 사용 가능한 전류의 크기를 산출하고, 산출된 사용 가능한 전류의 크기와 상기 최대 순간 전류의 크기를 비교하고, 비교 결과에 따라 상기 최대 순간 전류를 소모하는 동작을 수행하는 메모리 시스템.
제 19 항에 있어서,
상기 제1 메모리 장치 및 상기 제2 메모리 장치 각각은 상기 사용 가능한 전류의 크기가 상기 최대 순간 전류의 크기보다 크거나 같은 경우 상기 최대 순간 전류를 소모하는 동작을 수행하는 메모리 시스템.
제 19 항에 있어서,
상기 제1 메모리 장치 및 상기 제2 메모리 장치 각각은 상기 사용 가능한 전류의 크기가 상기 최대 순간 전류의 크기보다 작은 경우 상기 최대 순간 전류를 소모하는 동작을 대기하는 메모리 시스템.
제 19 항에 있어서,
상기 제1 메모리 장치 및 상기 제2 메모리 장치 각각은 상기 토큰 신호를 처리하도록 구성된 토큰 유닛을 포함하는 메모리 시스템.
제 22 항에 있어서,
상기 토큰 유닛은,
상기 수신된 토큰 신호로부터 상기 사용 가능한 전류의 크기를 산출하도록 구성된 토큰 분석 블럭;
상기 사용 가능한 전류의 크기와 상기 최대 순간 전류의 크기를 비교하고, 비교 결과에 따라 상기 최대 순간 전류를 소모하는 동작이 수행되거나 수행되지 않게 제어하도록 구성된 토큰 관리 블럭; 및
상기 토큰 관리 블럭의 제어에 따라 수신된 토큰 신호를 전달하도록 구성된 토큰 생성 블럭을 포함하는 메모리 시스템.
제 23 항에 있어서,
상기 토큰 관리 블럭은 상기 최대 순간 전류의 크기를 저장하도록 구성된 동작 정보 저장 블럭을 포함하는 메모리 시스템.
제 18 항에 있어서,
상기 제1 메모리 장치 및 상기 제2 메모리 장치 각각은 상기 수신된 토큰 신호를 다른 메모리 장치로 전달하는 메모리 시스템.
제 18 항에 있어서,
상기 제1 메모리 장치 및 상기 제2 메모리 장치 각각은 상기 토큰 신호를 수신하기 위한 입력 단자와 물리적으로 구분되며, 칩 인에이블(chip enable) 신호를 수신하기 위한 입력 단자를 구비하는 메모리 시스템.