KR20200015190A - 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 - Google Patents

데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 Download PDF

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KR20200015190A
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Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 기 설정된 시점에 동작을 일시 정지하도록 구성되는 저장부 및 저장부가 동작을 일시 정지함에 따라 동작 재개 시점을 스케쥴링하고, 스케쥴링 결과에 따라 저장부로 동작 재개 신호를 전송하도록 구성되는 컨트롤러를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템{Data Storage Device and Operation Method Thereof, Storage System Having the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
최근 개발 및 생산되고 있는 저장 장치는 복수의 저장 매체가 다중 채널(multi-channel) 또는 다중 웨이(multi-way) 구조로 컨트롤러에 연결되어, 데이터 접근의 병렬성을 높여 시스템 성능 향상을 도모하고 있다.
동시에 동작하는 고용량 저장 매체의 수가 증가함에 따라 저장 매체 간 소모되는 피크 전류 발생 시점이 서로 중첩될 수 있다. 과도한 피크 전류에 의해 공급 전압 강하, 신호 잡음, 전력 차단 등이 발생할 수 있다.
본 기술의 실시예는 소모 전류를 최적화하여 데이터 신뢰성과 시스템 안정성을 확보할 수 있는 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 기 설정된 시점에 동작을 일시 정지하도록 구성되는 저장부; 및 상기 저장부가 동작을 일시 정지함에 따라 동작 재개 시점을 스케쥴링하고, 상기 스케쥴링 결과에 따라 상기 저장부로 동작 재개 신호를 전송하도록 구성되는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 저장부 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 저장부가 기 설정된 피크 전류 발생 시점에서 동작을 일시 정지하도록 세팅하는 단계; 상기 저장부의 동작 중 상기 피크 전류 발생 시점이 도래함에 따라, 상기 저장부가 동작을 일시 정지하는 단계; 상기 컨트롤러가 동작 재개 시점을 스케쥴링하는 단계; 및 상기 컨트롤러가 상기 스케쥴링 결과에 따라 상기 저장부로 동작 재개 신호를 전송하는 단계;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 스토리지 시스템은 호스트 장치; 및 기 설정된 시점에 동작을 일시 정지하도록 구성되는 저장부 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치를 포함하고, 상기 컨트롤러는, 상기 저장부가 동작을 일시 정지함에 따라 동작 재개 시점을 스케쥴링하고, 상기 스케쥴링 결과에 따라 상기 저장부로 동작 재개 신호를 전송하도록 구성될 수 있다.
본 기술에 의하면 저장 매체 내부의 동작 타이밍을 제어하여 피크 전류 중첩 현상을 방지할 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2 및 도 3은 저장부의 내부 동작에 따른 전력 관리 개념을 설명하기 위한 도면이다.
도 4는 일 실시예에 의한 컨트롤러의 구성도이다.
도 5는 일 실시예에 의한 전력 관리부의 구성도이다.
도 6a 내지 도 6c는 피크 전류 발생 구간에 따른 스케쥴링 예를 설명하기 위한 도면이다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
저장부(120)를 구성하는 복수의 다이들(Die 0~Die n)에 대한 병렬, 또는 인터리빙 동작시 복수의 다이들(Die 0~Die n) 각각 또는 전체 다이가 소모하는 전력량을 관리할 필요가 있다.
시스템 성능 향상을 도모하기 위해 저장부(120) 내 다이(Die 0~Die n)에 대한 동시 접근시 피크 전류 소모 시점 또는 구간이 중첩되어 순간 전류 소모량이 시스템 허용 기준을 초과할 수 있기 때문이다.
전력 관리부(20)는 저장부(120)의 동작 상태에 기초하여 저장부(120)를 구성하는 복수의 다이들(Die 0~Die n)의 동작 시점 및/또는 순서를 스케쥴링하도록 구성될 수 있다.
저장부(120) 내에서 이루어지는 동작은 크게 라이트 동작과 리드 동작으로 구분될 수 있다. 라이트 동작과 리드 동작은 각각 동작 전압을 인가하는 과정, 라이트 또는 리드할 데이터를 저장부(120)의 내부 또는 외부로 이동시키는 과정 등의 세부 동작을 포함할 수 있다.
저장부(120)를 구성하는 메모리 셀의 데이터 저장 방식(SLC, MLC)에 따라서, 그리고 라이트/리드 기법 등에 따라서 저장부(120)의 동작 과정마다 소모되는 전류량이 달라짐은 물론이다.
전력 관리부(20)는 저장부(120)의 특성에 따라 적어도 하나의 피크 전류 발생 포인트가 포함되는 피크 전류 발생 구간을 특정할 수 있다. 그리고 특정된 적어도 하나의 피크전류 발생 구간에 진입하기 전 저장부(120)의 각 다이(Die 0~Die n)들이 동작을 일시 정지하도록 저장부(20)를 미리 세팅해 둘 수 있다. 일 실시예에서, 저장부(120)의 특성은 메모리 셀의 데이터 저장 방식, 라이트 기법, 리드 기법 등을 포함할 수 있으나 이에 한정되지 않는다.
즉, 저장부(120)는 사전에 결정된 특정 동작을 수행할 시점(피크 전류 발생 포인트)이 도래하면 동작을 일시 정지(Suspend)하고, 동작을 일시 정지했음을 전력 관리부(20)로 통지하도록 구성될 수 있다.
전력 관리부(20)는 저장부(120) 내 적어도 하나의 다이(Die 0~Die n)로부터 동작이 일시 정지되었음을 통지받으면, 동작 재개(Resume) 시점 및/또는 순서를 스케쥴링할 수 있으며, 이를 위해 일시 정지된 동작의 속성을 고려할 수 있다. 그리고, 스케쥴링 결과에 따라 일시 정지된 동작이 순차적으로 재개되도록 할 수 있다. 동작 재개 및/또는 순서는 다이별로 스케쥴링될 수도 있고, 일시 정지된 동작의 속성별로 스케쥴링될 수도 있다.
도 2 및 도 3은 저장부의 내부 동작에 따른 전력 관리 개념을 설명하기 위한 도면이다.
도 2는 리드 동작시의 전력 관리 개념을 설명하기 위한 도면이다.
도 2의 (a)에 도시한 것과 같이, 일반적인 리드 동작시 첫 번째 리드 커맨드(00h)가 발행된 후 어드레스(Addr)가 입력되고 두 번째 리드 커맨드(30h)가 입력되어 리드 동작이 수행된다. 리드 동작이 수행되는 비지(BUSY) 구간(tR)에서 메모리 셀에 저장된 데이터가 예를 들어 페이지 버퍼에 준비될 수 있다. 비지 구간 이후 데이터는 저장부 외부로 데이터가 출력(Data out)될 수 있다.
메모리 셀 내의 데이터를 페이지 버퍼로 인출하는 구간(tR)에는 적어도 한 번의 피크 전류 발생 구간이 포함될 수 있다.
본 발명에서는 도 2(b)에 도시한 것과 같이, 피크 전류 발생 구간에 진입하기 전(t11, t12) 저장부(120)가 동작을 일시 정지(SUS)하고, 동작을 일시 정지했음을 전력 관리부(20)로 통지하도록 구성될 수 있다. 아울러, 전력 관리부(20)는 일시 정지된 동작의 속성에 기초하여 동작 재개(Resume) 순서를 스케쥴링할 수 있다. 그리고, 스케쥴링 결과에 따라 동작을 재개시킬 시점에 맞추어(t21, t22) 재개 명령을 전송하여 일시 정지된 동작이 순차적으로 재개되도록 한다.
도 3은 프로그램 동작시의 전력 관리 개념을 설명하기 위한 도면이다.
도 3의 (a)에 도시한 것과 같이, 일반적이 프로그램 동작시 첫번째 프로그램 커맨드(80h)가 발행된 후 어드레스(Addr)와 데이터(Din)가 순차적으로 입력되고 두 번째 프로그램 커맨드(10h)가 입력되어 프로그램 동작이 수행된다. 프로그램 동작이 수행되는 비지(BUSY) 구간(tPROG)에서 예를 들어 페이지 버퍼에 래치된 데이터가 메모리 셀에 기록될 수 있다. 프로그램이 완료되는 비지 구간 이후 컨트롤러(110)가 상태 리드 커맨드(70h)를 전송할 수 있고, 이에 응답하여 저장부(120)가 상태 정보(Status)를 전송함에 따라 프로그램이 정상적으로 수행되었는지의 여부를 확인할 수 있다.
페이지 버퍼에 래치된 데이터를 메모리 셀에 기록하는 구간(tPROG)에는 적어도 한 번의 피크 전류 발생 구간이 포함될 수 있다.
본 발명에서는 도 3(b)에 도시한 것과 같이, 피크 전류 발생 구간에 진입하기 전(t13, t14) 저장부(120)가 동작을 일시 정지(SUS)하고, 동작을 일시 정지했음을 전력 관리부(20)로 통지하도록 구성될 수 있다. 아울러, 전력 관리부(20)는 일시 정지된 동작의 속성에 기초하여 동작 재개(Resume) 순서를 스케쥴링할 수 있다. 그리고, 스케쥴링 결과에 따라 동작을 재개시킬 시점에 맞추어(t23, t24) 재개 명령을 전송하여 일시 정지된 동작이 순차적으로 재개되도록 한다.
일 실시예에서, 테스트 과정을 통해 저장부(120)를 구성하는 복수의 다이 각각의 동작시 소모되는 전류량 측정 결과를 프로파일링하여 적어도 하나의 피크 전류 발생 포인트 및 이 포인트가 포함되는 피크 전류 발생 구간을 특정할 수 있다. 그리고, 특정된 적어도 하나의 피크 전류 발생 구간에 진입하기 전 저장부(120)가 스스로 동작을 일시 정지하도록 저장부(120)를 제어할 수 있다.
피크 전류 발생 포인트는 예시적으로 다음의 시점 중 적어도 어느 하나일 수 있다.
1. 이전 시점 대비 순간적으로 높은 전류량을 사용하는 시점
2. 이전 시점 대비 완만하게 또는 지속적으로 전류량이 늘어나기 시작하는 시점
3. 기 설정된 피크 전류 임계치를 초과하는 시점
한편, 일시 정지된 동작을 재개시키기 위하여 다음의 사항 중 적어도 어느 하나를 고려할 수 있다.
1. 컨트롤러(110)에 기 설정된 동작별, 커맨드별 우선순위
2. 처리되는 데이터의 속성(사용자 데이터, 맵 데이터, 메타 데이터 등)
3. 허용된 파워 버짓(Power budget) 및 피크 전류 발생 포인트에서 다이별 피크 파워
따라서, 저장부(120) 내 각각의 다이(Die 0~Die n)는 특정한 동작을 수행하기에 앞서 동작을 일시 정지할 수 있다. 컨트롤러(110)의 전력 관리부(20)는 각 다이(Die 0~Die n)로부터 일시 정지에 대한 통지를 받으면 일시 정지된 동작을 재개할 순서를 스케쥴링한다. 그리고 전력 관리부(20)는 스케쥴링 결과에 따라 각 다이(Die 0~Die n)로 동작 재개 신호를 전송하여 다이(Die 0~Die n)의 동작을 재개시킬 수 있다. 여기에서, 전력 관리부(20)는 허용된 파워 버짓과 피크 전류 발생 포인트에서 다이별 피크 파워를 고려하여 적어도 하나의 다이가 동시에 동작을 재개하도록 스케쥴링하는 것도 가능하다.
전류 소모가 많은 동작을 수행하기 전 다이(Die 0~Die n)들이 동작을 멈추어 두고 우선 순위에 따라 순차적으로 동작을 재개하므로 복수의 다이(Die 0~Die n)들이 피크 전류를 소모하는 시점이 중첩되는 것을 방지할 수 있다.
도 4는 일 실시예에 의한 컨트롤러의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 컨트롤러(110)는 중앙처리장치(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 인터페이스(117) 및 전력 관리부(20)를 포함할 수 있다.
중앙처리장치(CPU, 111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1151), 메모리 인터페이스(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 중앙처리장치(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 중앙처리장치(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
RAM(1151)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
ROM(1153)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
중앙처리장치(111)는 부팅 동작시 저장부(120) 또는 ROM(1151)에 저장된 부트 코드를 RAM(1153)에 로딩함으로, 데이터 저장 장치(10)의 부팅 동작을 제어할 수 있다.
메모리 인터페이스(117)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(117)는 중앙처리장치(111)의 제어에 따라 버퍼 메모리부에 일시 저장된 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 버퍼 메모리부로 전달하여 일시 저장할 수 있다.
전력 관리부(20)는 저장부(120)의 특성에 따라 특정된 적어도 하나의 피크 전류 발생 포인트가 포함된 구간에 진입하기 전 저장부(120)의 각 다이(Die 0~Die n)들이 동작을 일시 정지하도록 저장부(20)를 미리 세팅해 둘 수 있다. 이에 따라, 저장부(120)가 기 특정된 피크 전류 발생 포인트가 포함된 구간에 진입하기 전 동작을 일시 정지(Suspend)하고 통지함에 따라, 전력 관리부(20)는 일시 정지된 동작의 속성 및 허용 파워 버짓에 대한 피크 파워량 등에 기초하여 동작 재개(Resume) 순서 및 시점을 스케쥴링할 수 있다. 그리고, 스케쥴링 결과에 따라 일시 정지된 동작이 재개되도록 할 수 있다.
도 5는 일 실시예에 의한 전력 관리부의 구성도이다.
도 5를 참조하면, 전력 관리부(20)는 조건 설정부(201), 스케쥴러(203) 및 리줌 요청부(205)를 포함할 수 있다.
조건 설정부(201)는 저장부(120)의 특성에 따라 적어도 하나의 피크 전류 발생 포인트를 특정할 수 있다.
일 실시예에서, 조건 설정부(201)는 테스트 과정을 통해 저장부(120)를 구성하는 복수의 다이 각각에 대하여 호스트의 커맨드 처리에 소모되는 전류량을 프로파일링하고, 프로파일링 결과에 기초하여 적어도 하나의 피크 전류 발생 포인트와 이 포인트가 포함되는 구간을 특정할 수 있다. 그리고, 특정된 적어도 하나의 피크 전류 발생 구간에 진입하기 전 저장부(120)가 스스로 동작을 일시 정지하도록 저장부(120)를 제어할 수 있다. 저장부(120)는 피크 전류 발생 구간에 진입하기 전에 동작을 일시 정지하고 상태 보고 신호(Status), 레디비지 신호(/RB) 등 컨트롤러(110)로 전송할 수 있는 동작 확인 신호(Confirm command)를 이용하여 일시 정지하였음을 통지할 수 있다.
피크 전류 발생 포인트는 예시적으로 다음의 시점 중 적어도 어느 하나일 수 있다.
1. 이전 시점 대비 순간적으로 높은 전류량을 사용하는 시점
2. 이전 시점 대비 완만하게 또는 지속적으로 전류량이 늘어나기 시작하는 시점
3. 기 설정된 피크 전류 임계치를 초과하는 시점
스케쥴러(203)는 저장부(120) 내 적어도 하나의 다이(Die 0~Die n)로부터 동작이 일시 정지되었음을 통지받으면, 일시 정지된 동작의 속성 및 허용 파워 버짓에 대한 피크 파워량 등에 기초하여 저장부(120)를 구성하는 복수의 다이들(Die 0~Die n)의 동작 순서 및 시점을 스케쥴링하도록 구성될 수 있다.
일 실시예에서, 스케쥴러(203)는 동작 재개 순서 및 시점을 결정하기 위해 컨트롤러(110)에 기 설정된 동작별, 커맨드별 우선순위, 및/또는 처리되는 데이터의 속성(사용자 데이터, 맵 데이터, 메타 데이터 등)을 고려할 수 있으나 이에 한정되는 것은 아니다.
리줌 요청부(205)는 스케쥴러(203)의 스케쥴링 결과에 따라 일시 정지된 동작을 재개시키도록 구성된다. 일 실시예에서, 리줌 요청부(205)는 스케쥴링된 순서 및 시점에 따라 동작을 재개할 다이로 리줌 신호를 전송할 수 있다. 리줌 신호는 커맨드 인터페이스를 이용하여 전송하거나, 제어 신호 인터페이스를 이용하여 전송할 수 있으나, 이에 한정되는 것은 아니다.
도 6a 내지 도 6c는 피크 전류 발생 구간에 따른 스케쥴링 예를 설명하기 위한 도면이다.
도 6a는 저장부(120)에 대한 리드 동작시 소모되는 전류량의 프로파일을 나타낸다.
도 6a를 참조하면 리드 동작 중에 피크 전류가 2회 발생할 수 있고, 조건 설정부(201)에 의해 각 피크 전류 발생 포인트를 포함하는 구간(t3, t4)이 특정될 수 있다. 피크 전류 발생 구간과 구분되는 동작 구간(t0, t1, t2)은 노멀 구간이라 명명할 수 있다.
데이터 저장 장치(10)에 대해 허용된 파워 버짓이 400㎃이고 8개의 다이가 인터리빙 방식으로 동작한다고 가정한다.
리드 동작 중 제 1 피크 전류 발생 포인트에서 100㎃의 전류가 소모되고 제 2 피크 전류 발생 포인트에서 60㎃의 전류가 소모될 수 있다. 따라서 제 1 피크 전류 발생 포인트에서 8개의 다이가 모두 동작한다면 총 800㎃의 전류가 소모되므로 에러 상황이 초래될 수 있다. 제 2 피크 전류 발생 포인트에서도 8개의 다이가 동시에 동작하기 위해서는 480㎃의 전류가 필요해지므로 시스템 다운 등 에러가 발생할 수 있다.
본 기술의 조건 설정부(201)는 피크 전류 발생 포인트가 포함되는 구간(t3, t4)을 특정하고, 저장부(120)가 이 구간에 진입하기 전 스스로 동작을 일시 정지하도록 저장부(120)를 제어할 수 있다. 저장부(120)는 피크 전류 발생 구간(t3, t4)에 진입하기 전 동작을 일시 정지할 수 있고, 기 설정된 신호, 예를 들어 상태 보고 신호(Status), 레디비지 신호(/RB) 등 컨트롤러(110)로 전송할 수 있는 동작 확인 신호(Confirm command)를 이용하여 일시 정지하였음을 통지할 수 있다.
스케쥴러(203)는 저장부(120) 내 적어도 하나의 다이(Die 0~Die n)로부터 동작이 일시 정지되었음을 통지받으면, 일시 정지된 동작의 속성, 허용 파워 버짓에 대한 피크 전류 발생 포인트에서 요구되는 피크 파워량 등에 기초하여 저장부(120)를 구성하는 복수의 다이들(Die 0~Die n)의 동작 재개 순서 및 시점을 스케쥴링하도록 구성될 수 있다.
일 실시예에서, 제 1 피크 전류 발생 구간(t3)은 리드 동작 전압을 인가하는 구간일 수 있고, 제 2 피크 전류 발생 구간(t4)은 리드한 데이터를 저장부(120)의 외부로 이동시키는 구간일 수 있으나 이에 한정되는 것은 아니다.
하나의 커맨드를 처리하는 동안 복수의 피크 전류 발생 구간이 존재하는 경우, 시간적으로 선행하는 피크 전류 발생 구간(t3) 전에 동작을 정지하였다가 재개하는 다이들이 각각 소모하는 전류량은 시간적으로 후속하는 피크 전류 발생 구간(t4)에 영향을 줄 수 있다.
따라서, 스케쥴러(203)는 선행하는 피크 전류 발생 구간(t3) 전에 동작을 정지하였다가 재개한 다이들의 시간에 따른 전류 소모량을 감안하여, 이후 피크 전류 발생 구간(t4) 도래 전에 동작을 정지한 다이들의 동작 재개 시점을 스케쥴링하여야 함은 물론이다.
도 6b를 참조하면, 스케쥴러(203)는 리드 동작을 수행하는 복수의 다이가 피크 전류 발생 구간에 진입하기 전 일시 정지하였음을 통지함에 따라, 복수의 다이 각각에 대한 동작 재개 시점을 제어하여 모든 다이가 피크 전류 발생 포인트에서 동시에 동작하지 않도록 즉, 피크 전류 발생 포인트에서 동시 동작하는 다이의 피크 전류의 총 합이 허용된 파워 버짓 이하가 되도록 스케쥴링할 수 있다.
이 때, 다이의 동작 재개 순서는 기 설정된 동작별, 커맨드별 우선순위, 및/또는 처리되는 데이터의 속성(사용자 데이터, 맵 데이터, 메타 데이터 등)을 고려하여 결정될 수 있다.
도 6b에는 복수의 다이가 각각 순차적으로 동작을 재개하는 것을 도시하였으나 이에 한정되는 것은 아니다. 일 실시예에서, 스케쥴러(203)는 허용된 파워 버짓과 피크 전류 발생 포인트에서 다이별 피크 파워를 고려하여 둘 이상의 다이가 동시에 동작을 재개하도록 스케쥴링할 수도 있다.
도 6c를 참조하면, 8개의 다이가 인터리빙 방식으로 동시에 리드 동작을 개시함에 따라 노멀구간(t0)에서는 8개의 다이가 모두 동작 상태에 있을 수 있다.
이후, 8개의 다이 각각이 제 1 피크 전류 발생 구간(t3)에 진입하기 전 동작을 일시 정지하고 이를 컨트롤러(110)의 전력 관리부(20)로 통지할 수 있다. 전력 관리부(20)의 스케쥴러(203)는 제 1 피크 전류 발생 포인트가 포함된 제 1 피크 전류 발생 구간(t3)에서 허용 파워 버짓 내의 전류가 소모될 수 있도록 허용 파워 버짓(A=400㎃)에 대한 피크 전류 발생 포인트에서의 다이별 피크 파워량(B=100㎃)을 고려하여, 동시 동작 가능한 다이의 수(C=A%B)를 산출할 수 있다.
도 6c에는 예를 들어, 스케쥴러(203)가 제 1 피크 전류 발생 구간(t3)에서 4개의 다이(Die0,1,2,3)가 동작하도록 스케쥴링한 경우를 도시하였다.
스케쥴러(203)는 또한, 제 0 내지 제 3 다이(Die0,1,2,3)가 동작을 계속 진행함에 따라 노멀 구간(t1)에 진입하여 전류 소모량이 감소한 후 제 4 및 제 5 다이(Die4,5)가 동작을 재개하도록 스케쥴링할 수 있다.
이어서, 제 2 피크 전류 발생 포인트가 포함되어 있는 제 2 피크 전류 발생 구간(T4)에 진입하기 전에도 다이들(Die0~7)은 각각 동작을 정지하고 컨트롤러(110)의 전력 관리부(20)로 통지할 수 있다.
전력 관리부(20)의 스케쥴러(203)는 제 2 피크 전류 발생 구간(T4)에서의 다이별 피크 전류량(60㎃)과 허용된 파워 버짓(400㎃)을 고려하여 동작 재개 순서를 스케쥴링할 수 있다.
도 6c에는 예를 들어 다이별 피크 전류량이 60㎃인 제 2 피크 전류 발생 구간(t4)에서 0 내지 제 3 다이(Die0,1,2,3)가 동작을 재개하고, 제 1 피크 전류 발생 구간(t3)에 진입하기 전 동작을 정지한 제 6 다이(Die6)가 동작을 개시하도록 스케쥴링한 경우를 나타낸다. 즉, 제 0 내지 제 3 다이(Die0,1,2,3)가 제 2 피크 전류 발생 구간(t4)에서 동작을 재개할 때, 제 6 다이(Die)는 다이별 피크 전류량이 100㎃인 제 1 피크 전류 발생 구간(t3) 전에 정지했던 동작을 재개하는 것이다. 따라서, 스케쥴링 후 제 0 내지 제 3 다이(Die0,1,2,3)가 동작을 재개한 이후 구간(t4)에서의 총 전류 소모량은 340㎃로 허용된 파워 버짓(400㎃)을 만족하게 된다.
그리고, 제 2 피크 전류 발생 구간(t4) 경과 후 노멀 구간(t2)에 진입하여 전류 소모량이 감소한 후, 제 1 피크 전류 발생 구간(t3)에 진입하기 전 동작을 정지한 제 7 다이(Die7)가 동작을 재개하도록 스케쥴링할 수 있다.
도 6c에는 도시하지 않았지만, 제 2 피크 전류 발생 구간(t4)에 진입하기 전 동작을 정지한 제 4 내지 제 7 다이들(Die4~7)이 노멀 구간(t2) 이후 동작이 재개되도록 스케쥴링됨은 물론이다.
다이의 동작 재개 순서를 스케쥴링하기 위하여 복수의 다이 중 기 설정된 동작별, 커맨드별 우선순위, 및/또는 처리되는 데이터의 속성(사용자 데이터, 맵 데이터, 메타 데이터 등)을 고려할 수 있고, 이를 통해 산출한 수만큼의 다이를 선택할 수 있다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
저장부(120) 내 복수의 다이(Die 0~Die n)에 대한 동시 접근시 피크 전류 소모 시점이 중첩되는 것을 방지하기 위하여, 전력 관리부(20)는 저장부(120)의 특성에 따라 적어도 하나의 피크 전류 발생 포인트 및 이 포인트가 포함되는 구간을 특정할 수 있다. 그리고, 특정된 적어도 하나의 피크 전류 발생 구간에 진입하기 전 저장부(120)의 각 다이(Die 0~Die n)들이 동작을 일시 정지하도록 저장부(20)를 미리 세팅해 둘 수 있다(S101).
데이터 저장 장치(10)의 동작 중(S103), 사전에 특정된 피크 전류 발생 구간에 진입하는 경우(S105-Y) 저장부(120)는 스스로 동작을 일시 정지할 수 있다(S107). 피크 전류 발생 구간에 진입하지 않은 경우(S105-N) 저장부(120)는 수행 중인 동작을 계속 진행할 수 있다.
피크 전류 발생 구간에 진입하여 동작을 일시 정지하면, 저장부(120)는 예를 들어 상태 보고 신호(status), 레디/비지 신호(/RB) 등 컨트롤러(110)로 전송할 수 있는 동작 확인 신호(Confirm command)를 이용하여 일시 정지하였음을 통지할 수 있다(S109).
동작이 일시 정지하였음을 통보받음에 따라, 전력 관리부(20)는 일시 정지된 동작의 속성, 허용 파워 버짓에 대한 다이별 소모 전류량 등에 기초하여 저장부(120)를 구성하는 복수의 다이들(Die 0~Die n)의 동작 순서를 스케쥴링할 수 있다(S111).
일 실시예에서, 스케쥴러(203)는 동작 재개 순서를 결정하기 위해 컨트롤러(110)에 기 설정된 동작별, 커맨드별 우선순위, 및/또는 처리되는 데이터의 속성(사용자 데이터, 맵 데이터, 메타 데이터 등)을 고려할 수 있으나 이에 한정되는 것은 아니다.
그리고 전력 관리부(20)는 스케쥴링 결과에 따라 저장부(120)로 리줌 신호를 전송하여(S113) 저장부(120)의 동작이 재개되도록 할 수 있다(S115). 일 실시예에서, 리줌 신호는 커맨드 인터페이스를 이용하여 전송하거나, 제어 신호 인터페이스를 이용하여 전송할 수 있으나, 이에 한정되는 것은 아니다.
이와 같이, 저장부(120) 내 각각의 다이(Die 0~Die n)는 전류 소모가 큰 특정한 동작을 수행하기에 앞서 동작을 일시 정지할 수 있다. 컨트롤러(110)의 전력 관리부(20)는 각 다이(Die 0~Die n)로부터 일시 정지에 대한 통지를 받으면 일시 정지된 동작을 재개할 순서를 스케쥴링하고 스케쥴링 순서에 따라 각 다이(Die 0~Die n)가 동작을 재개하도록 할 수 있다.
전류 소모가 많은 동작을 수행하기 전 다이(Die 0~Die n)들이 동작을 멈추어 두고 우선 순위에 따라 순차적으로 동작을 재개하므로 복수의 다이(Die 0~Die n)들이 피크 전류를 소모하는 시점이 중첩되는 것을 방지할 수 있다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 5에 도시한 것과 같이 전력 관리부(20)를 포함하는 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 5에 도시된 전력 관리부(20)를 포함하는 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 5에 도시한 전력 관리부(20)를 포함하는 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 8의 데이터 저장 장치(1200), 도 9의 메모리 시스템(3200), 도 10의 메모리 시스템(4200)으로 구성될 수 있다.
도 12는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 12를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
20 : 전력 관리부
110 : 컨트롤러
120 : 저장부

Claims (24)

  1. 기 설정된 시점에 동작을 일시 정지하도록 구성되는 저장부; 및
    상기 저장부가 동작을 일시 정지함에 따라 동작 재개 시점을 스케쥴링하고, 상기 스케쥴링 결과에 따라 상기 저장부로 동작 재개 신호를 전송하도록 구성되는 컨트롤러;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 저장부는 동작을 일시 정지하고 상기 컨트롤러로 통지하도록 구성되는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 저장부는 동작 확인 신호(Confirm command)를 상기 컨트롤러로 전송하여 동작을 일시 정지하였음을 통지하도록 구성되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러는 커맨드 인터페이스를 통해 상기 동작 재개 신호를 전송하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 제어신호 인터페이스를 통해 상기 동작 재개 신호를 전송하도록 구성되는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 컨트롤러는 적어도 하나의 다이로부터 동작이 일시 정지되었음이 통지되면 일시 정지된 동작의 속성에 기초하여 동작 재개 시점을 스케쥴링하도록 구성되는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 컨트롤러는 적어도 하나의 다이로부터 동작이 일시 정지되었음이 통지되면 허용된 파워 버짓에 대한 상기 복수의 다이당 소모 전류량에 기초하여 동시에 동작을 재개할 다이의 수 및 동작 재개 시점을 스케쥴링하도록 구성되는 데이터 저장 장치.
  8. 제 1 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 컨트롤러는 적어도 하나의 다이로부터 동작이 일시 정지되었음이 통지되면 일시 정지된 동작의 속성 및, 허용된 파워 버짓에 대한 상기 복수의 다이당 소모 전류량에 기초하여 동시에 동작을 재개할 다이의 수 및 동작 재개 시점을 스케쥴링하도록 구성되는 데이터 저장 장치.
  9. 저장부 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 저장부가 기 설정된 피크 전류 발생 시점에서 동작을 일시 정지하도록 세팅하는 단계;
    상기 저장부의 동작 중 상기 피크 전류 발생 시점이 도래함에 따라, 상기 저장부가 동작을 일시 정지하는 단계;
    상기 컨트롤러가 동작 재개 시점을 스케쥴링하는 단계; 및
    상기 컨트롤러가 상기 스케쥴링 결과에 따라 상기 저장부로 동작 재개 신호를 전송하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 저장부가 동작을 일시 정지한 후 상기 컨트롤러로 통지하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  11. 제 9 항에 있어서,
    상기 통지하는 단계는 동작 확인 신호(Confirm command)를 이용하여 상기 컨트롤러로 동작을 일시 정지하였음을 통지하는 단계인 데이터 저장 장치의 동작 방법.
  12. 제 9 항에 있어서,
    상기 동작 재개 신호는 커맨드 인터페이스를 통해 전송하도록 구성되는 데이터 저장 장치의 동작 방법.
  13. 제 9 항에 있어서,
    상기 동작 재개 신호는 제어신호 인터페이스를 통해 전송하도록 구성되는 데이터 저장 장치의 동작 방법.
  14. 제 9 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 저장부가 동작을 일시 정지하는 단계는, 피크 전류 발생 시점이 도래한 적어도 하나의 다이가 동작을 일시 정지하는 단계를 포함하고,
    상기 스케쥴링하는 단계는 일시 정지된 동작의 속성에 기초하여 동작 재개 시점을 스케쥴링하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  15. 제 9 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 저장부가 동작을 일시 정지하는 단계는, 피크 전류 발생 시점이 도래한 적어도 하나의 다이가 동작을 일시 정지하는 단계를 포함하고,
    상기 스케쥴링하는 단계는 허용된 파워 버짓에 대한 상기 복수의 다이당 소모 전류량에 기초하여 동시에 동작을 재개할 다이의 수 및 동작 재개 시점을 스케쥴링하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  16. 제 9 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 저장부가 동작을 일시 정지하는 단계는, 피크 전류 발생 시점이 도래한 적어도 하나의 다이가 동작을 일시 정지하는 단계를 포함하고,
    상기 스케쥴링하는 단계는, 일시 정지된 동작의 속성 및, 허용된 파워 버짓에 대한 상기 복수의 다이당 소모 전류량에 기초하여 동시에 동작을 재개할 다이의 수 및 동작 재개 시점을 스케쥴링하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  17. 호스트 장치; 및
    기 설정된 시점에 동작을 일시 정지하도록 구성되는 저장부 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치를 포함하고,
    상기 컨트롤러는, 상기 저장부가 동작을 일시 정지함에 따라 동작 재개 시점을 스케쥴링하고, 상기 스케쥴링 결과에 따라 상기 저장부로 동작 재개 신호를 전송하도록 구성되는 스토리지 시스템.
  18. 제 17 항에 있어서,
    상기 저장부는 동작을 일시 정지하고 상기 컨트롤러로 통지하도록 구성되는 스토리지 시스템.
  19. 제 17 항에 있어서,
    상기 저장부는 동작 확인 신호(Confirm command)를 상기 컨트롤러로 전송하여 동작을 일시 정지하였음을 통지하도록 구성되는 스토리지 시스템.
  20. 제 17 항에 있어서,
    상기 컨트롤러는 커맨드 인터페이스를 통해 상기 동작 재개 신호를 전송하도록 구성되는 스토리지 시스템.
  21. 제 17 항에 있어서,
    상기 컨트롤러는 제어신호 인터페이스를 통해 상기 동작 재개 신호를 전송하도록 구성되는 스토리지 시스템.
  22. 제 17 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 컨트롤러는 적어도 하나의 다이로부터 동작이 일시 정지되었음이 통지되면 일시 정지된 동작의 속성에 기초하여 동작 재개 시점을 스케쥴링하도록 구성되는 스토리지 시스템.
  23. 제 17 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 컨트롤러는 적어도 하나의 다이로부터 동작이 일시 정지되었음이 통지되면 허용된 파워 버짓에 대한 상기 복수의 다이당 소모 전류량에 기초하여 동시에 동작을 재개할 다이의 수 및 동작 재개 시점을 스케쥴링하도록 구성되는 스토리지 시스템.
  24. 제 17 항에 있어서,
    상기 저장부는 복수의 다이를 포함하고,
    상기 컨트롤러는 적어도 하나의 다이로부터 동작이 일시 정지되었음이 통지되면 일시 정지된 동작의 속성 및, 허용된 파워 버짓에 대한 상기 복수의 다이당 소모 전류량에 기초하여 동시에 동작을 재개할 다이의 수 및 동작 재개 시점을 스케쥴링하도록 구성되는 스토리지 시스템.
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