KR20210055448A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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KR20210055448A
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Abstract

일 실시예에 의한 데이터 저장 장치는 저장부, 저장부에 대한 데이터 입출력을 제어하는 컨트롤러 및 컨트롤러의 외부에 구비되는 스왑 메모리를 포함하고, 컨트롤러는, 적어도 하나의 스레드를 포함하는 프로세스의 처리가 요청됨에 따라, 프로세스의 제 1 스레드를 처리할 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비를 수행하고 저장부에 제 1 스레드 처리를 요청하며, 저장부가 제 1 스레드를 처리하는 동안 적어도 하나의 후속 스레드에 대한 사전 준비를 수행하며, 제 1 스레드 및 적어도 하나의 후속 스레드에 대한 컨텍스트 데이터는 스왑 메모리에 저장하도록 구성되는 스레드 관리부를 포함할 수 있다.

Description

데이터 저장 장치 및 그 동작 방법{Data Storage Apparatus and Operation Method Thereof}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
저장 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같은 반도체 메모리 장치, 특히 비휘발성 메모리에 데이터를 저장하는 장치를 포함할 수 있다.
플래시 메모리를 사용한 저장 매체는 대용량, 비휘발성, 낮은 단가 및 적은 전력 소모, 고속 데이터 처리 속도를 제공하는 등의 장점이 있다.
본 기술의 실시예는 추가적인 자원을 사용하지 않고도 작업 처리 속도를 향상시킬 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 저장부; 상기 저장부에 대한 데이터 입출력을 제어하는 컨트롤러; 및 상기 컨트롤러의 외부에 구비되는 스왑 메모리;를 포함하고, 상기 컨트롤러는, 적어도 하나의 스레드를 포함하는 프로세스의 처리가 요청됨에 따라, 상기 프로세스의 제 1 스레드를 처리할 상기 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비를 수행하고 상기 저장부에 상기 제 1 스레드 처리를 요청하며, 상기 저장부가 제 1 스레드를 처리하는 동안 적어도 하나의 후속 스레드에 대한 사전 준비를 수행하며, 상기 제 1 스레드 및 상기 적어도 하나의 후속 스레드에 대한 컨텍스트 데이터는 상기 스왑 메모리에 저장하도록 구성되는 스레드 관리부를 포함할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 저장부; 상기 저장부에 대한 데이터 입출력을 제어하는 컨트롤러; 및 상기 컨트롤러의 외부에 구비되는 적어도 하나의 스왑 메모리;를 포함하고, 상기 컨트롤러는, 처리할 스레드를 처리할 상기 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비를 수행하며, 상기 스레드를 처리할 저장부로 상기 사전 준비 완료된 상기 스레드의 처리를 요청하고 상기 스레드의 컨텍스트 데이터를 스왑 메모리에 저장하며, 상기 저장부가 상기 스레드를 처리하는 동안의 적어도 일부 구간에 후속 스레드에 대한 사전 준비를 수행하는 스레드 관리부를 포함할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 저장부, 상기 저장부에 대한 데이터 입출력을 제어하는 컨트롤러 및, 상기 컨트롤러의 외부에 구비되는 스왑 메모리를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가 적어도 하나의 스레드를 포함하는 프로세스 처리 이벤트를 수신하는 단계; 상기 컨트롤러가 상기 프로세스의 제 1 스레드를 처리할 상기 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비 및 속성 확인 과정을 수행하는 단계; 상기 제 1 스레드의 속성이 상기 저장부로의 접근이 필요한 스레드인 경우 상기 컨트롤러가 상기 제 1 스레드를 처리할 타겟 영역이 유휴 상태인지 확인하는 단계; 상기 타겟 영역이 유휴 상태인 경우 상기 컨트롤러가 상기 타겟 영역으로 상기 제 1 스레드 처리를 요청하고 상기 제 1 스레드의 컨텍스트 데이터를 상기 스왑 메모리에 저장하는 단계; 및 상기 타겟 영역이 상기 제 1 스레드를 처리하기 위하여 비지 상태에 있는 동안의 적어도 일부 구간에, 상기 컨트롤러가 후속 스레드에 대해 상기 사전 준비 및 속성 확인 과정으로 진행하는 단계;를 포함할 수 있다.
본 기술에 의하면 이미 확보되어 있는 자원을 이용하여 멀티 스레드를 처리함으로써, 비용 증가 없이 고속의 데이터 처리를 수행할 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 스레드 관리부의 구성도이다.
도 4는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 일 실시예에 의한 스레드 처리 상황별 컨텍스트 데이터 관리 개념을 설명하기 위한 도면이다.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110), 저장부(120) 및 적어도 하나의 스왑 메모리(130, 140)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 메모리 모듈(NVM, 121~12N), 예를 들어 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell; SLC), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC)로 동작할 수 있다. 일 실시예에서, SLC로 동작하는 메모리 영역은 MLC로 동작하는 메모리 영역보다 고속 동작하는 메모리 영역일 수 있다.
일 실시예에서, 컨트롤러(110)는 스레드 관리부(20)를 포함할 수 있다. 스레드(Thread)는 컨트롤러(110)가 처리하는 단위 작업일 수 있다.
호스트의 요청 또는 커맨드를 처리하기 위한 프로세스는 적어도 하나의 스레드를 포함할 수 있다. 컨트롤러(110)는 자체적으로 백그라운드 동작을 통해 저장부(120)를 관리하며, 이러한 백그라운드 동작 또한 적어도 하나의 스레드를 포함할 수 있다. 백그라운드 동작은 웨어레벨링(Wear Leveling), 가비지 콜렉션(Garbage Collection), 배드블럭(Bad Block) 관리 등을 포함할 수 있다. 호스트 요청의 종류 및 백그라운드 동작의 종류에 따라 스레드는 리드, 라이트 및 소거 동작, 웨어레벨링 등과 같이 저장부(120)로의 접근이 필요한 스레드 및, 배드 블럭 관리 등과 같이 저장부(120)로의 접근이 불필요한 스레드로 구분될 수 있다.
일 실시에에서, 스레드 관리부(20)는 호스트 요청 또는 백그라운드 동작에 따라 처리해야 할 작업이 발생함에 따라, 작업을 구성하는 스레드 처리를 위한 사전 준비를 수행할 수 있다. 사전 준비는 맵핑 테이블을 이용한 논리-물리 주소 변환 과정, 맵 테이블을 위한 메타 데이터 관리 동작을 포함할 수 있다. 스레드 관리부(20)는 처리할 스레드가 저장부(120)로의 접근이 필요한 스레드인 경우 사전 준비 완료된 스레드의 처리를 유휴 상태의 저장부(120)에 요청하는 한편, 해당 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장하도록 구성될 수 있다. 처리 중인 스레드의 컨텍스트 데이터가 컨트롤러(110) 외부의 다른 메모리 장치로 스왑되어 컨트롤러(110) 내부의 메모리 공간이 확보되므로, 저장부(120)가 스레드를 처리하는 동안의 적어도 일부 시간 동안 스레드 관리부(20)는 후속 스레드에 대한 사전 준비를 수행할 수 있다.
컨텍스트 데이터는 실행하고자 하는, 또는 실행 중인 스레드와 관련된 데이터, 예를 들어 프로그램 코드, 프로그램의 실행 위치를 나타내는 포인터, 프로그램의 실행에 사용되는 변수, 배열, 구조체 등의 레지스터값, 프로그램 실행에 따라 생성되는 데이터 등을 포함하는 스레드 상태 정보를 의미한다.
다른 관점에서, 스레드 관리부(20)는 호스트 요청 또는 백그라운드 동작에 따른 제 1 스레드에 대한 어드레스 맵핑을 포함하는 사전 준비를 수행하고 저장부(120)의 타겟 영역에 제 1 스레드 처리를 요청할 수 있다. 그리고, 저장부(120)의 타겟 영역에서 제 1 스레드를 처리하는 동안 적어도 하나의 후속 스레드에 대한 사전 준비를 수행할 수 있다. 제 1 스레드 및 적어도 하나의 후속 스레드와 관련된 컨텍스트 데이터는 스왑 메모리(130, 140)에 저장될 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 제 1 스왑 메모리(130) 및 제 2 스왑 메모리(140) 중 적어도 하나를 포함할 수 있다.
제 1 스왑 메모리(130)는 호스트(100) 메모리에 할당될 수 있으나, 이에 한정되는 것은 아니다.
제 2 스왑 메모리(140)는 저장부(120)를 구성하는 고속 동작 메모리 영역, 예를 들어 SLC 메모리 영역 중에서 할당될 수 있으나 이에 한정되는 것은 아니다.
플래시 메모리 장치를 저장부(120)로 사용하는 데이터 저장 장치(10)는 컨트롤러(110)의 동작 속도에 비해 저장부(120)의 동작 속도가 느리기 때문에 저장부(120)로 요청한 스레드의 처리가 완료될 때까지 컨트롤러(110)가 유휴 상태로 대기하여야 한다. 이러한 컨트롤러(110) 대기 시간 동안 후속 스레드에 대한 사전 준비를 미리 수행하기 위해서는 고가의 SRAM을 추가해야 하는 등 추가 비용이 발생할 수 있다.
본 기술에서는 컨트롤러(110) 외부의 메모리, 예를 들어 호스트 메모리의 일부 또는 저장부(120)의 일부를 스왑 메모리(130, 140)로 사용함으로써, 별도의 스왑 메모리를 추가할 필요가 없고, 스왑 메모리(130, 140)에의 고속 접근이 가능하여 추가 비용 없이 멀티 스레드 동작을 달성할 수 있다.
호스트의 데이터 리드, 라이트, 또는 소거 요청에 응답하여, 또는 컨트롤러(110)의 백그라운드 동작이 트리거됨에 따라, 스레드 관리부(20)는 해당 작업의 단위 스레드에 대해 어드레스 맵핑 동작을 포함하는 사전 준비 동작을 수행할 수 있다. 어드레스 관리 동작은 어드레스 맵핑 동작 및 맵 테이블을 포함하는 메타 데이터 관리 동작을 포함할 수 있다. 웨어레벨링, 가비지 콜렉션 등과 같은 백그라운드 동작의 경우 사전 준비 동작은 블럭 관리 동작을 더 포함할 수 있다.
사전 준비가 완료된 스레드는 준비 완료 상태 즉, 저장부(120)에 의해 즉시 처리 가능한 상태로 대기하고, 컨트롤러(110)는 해당 스레드를 처리할 저장부(120)의 타겟 영역이 유휴 상태인 경우 해당 스레드의 처리를 요청할 수 있다.
스레드 처리를 요청받은 타겟 영역은 비지 상태로 천이하며, 처리 중인 스레드와 관련된 컨텍스트 데이터는 스왑 메모리(130, 140)에 저장될 수 있다. 스왑 메모리(130, 140)에 저장된 컨텍스트 데이터는 이후 필요한 경우, 예를 들어 인터럽트 발생 후의 동작 재개시 컨트롤러(110)에 재로딩될 수 있다.
준비 완료 상태의 스레드를 처리할 타겟 영역이 비지 상태인 경우, 스레드 관리부(20)는 준비 완료된 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)에 스왑하고 대기시킬 수 있다.
스레드 관리부(20)는 스레드 식별자(ID)별로 저장부(120)의 타겟 영역 식별자(ID 또는 어드레스), 스레드의 속성 및 준비상태를 포함하는 스레드 정보를 관리할 수 있다. 스레드 관리부(20)는 스레드 식별자를 참조하여 인터럽트 후 동작이 재개되는 스레드의 컨텍스트 데이터를 재로드하거나, 주기적인 폴링으로 타겟 영역이 유휴 상태로 천이하였는지 확인하여 유휴 상태로 천이한 타겟 영역에 대한 스레드를 추출하여 스레드 처리를 요청할 수 있다. 스레드 관리부(20)는 또한, 스레드 준비상태를 참조하여 준비가 완료되지 않은 스레드의 사전 준비를 완료할 수 있다.
일 실시예에서, 저장부(120)가 특정 스레드를 처리하는 동안 스레드 관리부(20)는 후속 처리 요청의 스레드에 대한 사전 준비 동작을 수행할 수 있다. 사전 준비 동작의 수행 중에, 즉 사전 준비 동작이 완료되기 전에 인터럽트 등이 발생하는 경우 저장부(120)의 스레드 처리 동작 및 스레드 관리부(20)의 사전 준비 동작이 보류될 수 있다. 스레드 관리부(20)는 사전 준비가 보류된 스레드 정보를 저장하는 한편, 관련 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장할 수 있다. 컨트롤러(110)의 인터럽트 처리 후, 스레드 관리부(20)는 보류된 스레드의 컨텍스트 데이터를 재로드하여 저장부(120)가 해당 스레드 처리를 재개하도록 한다. 더불어, 스레드 관리부(20)는 사전 준비 과정이 보류된 스레드에 대한 사전 준비를 완료하고 스레드 정보 및 스왑 메모리(130, 140)의 컨텍스트 데이터를 갱신할 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), ECC(117), 메모리 인터페이스(119) 및 스레드 관리부(20)를 포함할 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작 등 작업 처리에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153), ECC(117), 메모리 인터페이스(119) 및 스레드 관리부(20)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 데이터 저장 장치(100)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 주소맵핑, 웨어레벨링(Wear Leveling), 가비지 콜렉션(Garbage Collection), 배드블럭(Bad Block) 관리 등을 수행하기 위한 플래시 변환계층(FTL)의 기능을 수행할 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(Personal Computer Memory Card International Association), PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Express), UFS(Universal Flash Storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)에는 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 맵 테이블과 같이 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
ECC 회로(117)는 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다. ECC 회로(117)는 프로세서(111)에 포함된 형태로 구현할 수도 있다.
메모리 인터페이스(119)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(119)는 프로세서(111)의 제어에 따라 호스트 인터페이스(113)를 통해 수신한 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 호스트 인터페이스(113)로 전달할 수 있다.
스레드 관리부(20)는 호스트의 요청 또는 컨트롤러(110)의 백그라운드 동작에 기인한 작업에 포함된 스레드를 처리 가능한 상태로 사전 준비하고, 사전 준비 중인 또는 준비 완료된 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장하도록 구성될 수 있다. 스레드 관리부(20)는 스레드 ID, 타겟 영역 ID, 스레드 속성 및 준비 상태를 포함하는 스레드 정보를 관리할 수 있다. 스레드 관리부(20)는 처리 중인 스레드 또는 처리 예정 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)로부터 로드하여 스레드의 처리에 참조되도록 할 수 있다.
일 실시예에서, 스레드 관리부(20)는 저장부(120)가 특정 스레드를 처리하는 동안 적어도 하나의 후속 스레드에 대한 사전 준비를 수행하고 사전 준비되어 대기 중인 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장할 수 있다.
도 3은 일 실시예에 의한 스레드 관리부의 구성도이다.
도 3을 참조하면, 스레드 관리부(20)는 스레드 준비부(210), 속성 파악부(220), 스케쥴러(230) 및 스레드 정보 관리부(240)를 포함할 수 있다.
스레드 정보 관리부(240)는 스레드 ID 별로, 스레드를 처리할 타겟 영역 ID, 스레드 속성 및 준비 상태를 관리하도록 구성될 수 있다.
스레드 준비부(210)는 호스트 요청 또는 백그라운드 동작에 따른 처리 작업이 발생함에 따라, 처리할 스레드에 대한 사전 준비를 수행할 수 있다. 사전 준비는 어드레스 관리 동작을 포함할 수 있다. 어드레스 관리 동작은 어드레스 맵핑 동작 및 맵 테이블을 포함하는 메타 데이터 관리 동작을 포함할 수 있다. 웨어레벨링, 가비지 콜렉션 등과 같은 백그라운드 동작의 경우 사전 준비 동작은 블럭 관리 동작을 더 포함할 수 있다.
스레드 정보 관리부(240)는 스레드 준비부(210)에서 사전 준비하는 스레드의 ID를 스레드 정보에 추가하여 관리할 수 있다. 스레드 정보 관리부(240)는 사전 준비 완료 여부에 따라 준비 상태 필드의 데이터를 관리할 수 있다. 사전 준비가 완료되면 스레드 정보 관리부(240)는 준비상태 필드를 준비 완료 상태로 마킹할 수 있다. 스레드에 대한 사전 준비가 완료되기 전에 인터럽트 등이 발생하면 사전 준비 동작은 보류되고, 준비상태 필드는 준비 미완료 상태로 마킹될 수 있다.
속성 파악부(220)는 준비 중인 스레드의 종류, 예를 들어 리드/라이트/소거 동작인지, 또는 저장부(120)로의 접근이 필요한 동작인지의 여부를 파악할 수 있다. 스레드 정보 관리부(240)는 속성 파악부(220)의 확인 결과에 따라 해당 스레드의 타겟 영역 ID 필드 및 스레드 속성 필드를 관리할 수 있다.
스케쥴러(230)는 저장부(120)의 상태를 일정 주기마다, 또는 사전에 결정된 정책에 따라 확인하여, 유휴 상태의 타겟 영역에서 처리할 스레드가 존재하는 경우 타겟 영역으로 스레드의 처리를 요청하고 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장할 수 있다.
스케쥴러(230)는 사전 준비 완료된 복수의 스레드가 존재하는 경우, 기 설정된 우선 순위 정책에 따라 스레드 처리 순서를 결정할 수 있다.
스케쥴러(230)는 또한 스레드 정보의 속성 필드를 참조하여, 사전 준비 완료된 스레드가 저장부(120)로의 접근이 필요한 스레드이고, 스레드를 처리할 타겟 영역이 유휴 상태인 경우 저장부(120)로 스레드의 처리를 요청하는 한편, 해당 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장하도록 구성될 수 있다. 저장부(120)로의 접근이 불필요한 스레드인 경우, 스케쥴러(230)는 컨트롤러(110)의 내부 동작에 의해 사전 준비 완료된 스레드가 처리되도록 할 수 있다.
이와 같이, 본 기술에서는 처리 중인 스레드의 컨텍스트 데이터가 컨트롤러(110) 외부의 다른 메모리 장치로 스왑되어 컨트롤러(110) 내부의 메모리 공간이 확보되므로, 저장부(120)가 스레드를 처리하는 동안의 적어도 일부 시간 동안 후속 스레드에 대한 사전 준비를 미리 수행해 둘 수 있다.
도 4는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
호스트의 요청에 따라, 또는 컨트롤러(110)의 백그라운드 동작이 트리거되어 작업 처리 이벤트가 발생함에 따라(S101), 컨트롤러(110)는 처리 대상 작업의 단위 스레드에 대한 사전 준비 및 속성 확인 과정을 수행할 수 있다(S103).
일 실시예에서, 사전 준비 및 속성 확인 과정(S103)은 어드레스 관리 동작을 포함하는 사전 준비 동작 및, 해당 스레드가 저장부(120)로의 접근이 필요한지의 여부를 확인하는 과정을 포함할 수 있다. 어드레스 관리 동작은 어드레스 맵핑 동작 및 맵 테이블을 포함하는 메타 데이터 관리 동작을 포함할 수 있다. 웨어레벨링, 가비지 콜렉션 등과 같은 백그라운드 동작의 경우 사전 준비 동작은 블럭 관리 동작을 더 포함할 수 있다.
스레드 속성 확인 결과, 저장부(120)로의 접근이 불필요한 스레드인 경우, 컨트롤러(110)는 내부적으로 해당 스레드를 처리할 수 있다.
스레드 속성 확인 결과, 저장부(120)로의 접근이 필요한 스레드인 경우, 컨트롤러(110)는 스레드를 처리할 타겟 영역이 유휴 상태인지 확인할 수 있다(S105).
타겟 영역이 유휴 상태가 아닌 경우(S105:N), 즉 저장부(120)의 타겟 영역에서 스레드를 즉시 처리할 수 없는 경우, 컨트롤러(110)는 사전 준비 완료된 스레드 정보를 내부 메모리에 저장하는 한편, 대응하는 컨텍스트 데이터를 스왑 메모리(130, 140)에 스왑핑할 수 있다(S107).
타겟 영역이 유휴 상태인 경우(S105:Y), 컨트롤러(110)는 타겟 영역으로 스레드 처리를 요청하고(S109), 이에 따라 저장부(120)의 타겟 영역은 비지(Busy) 상태로 천이하게 된다(S111). 저장부(120)가 해당 스레드를 처리하는 동안(T_busy) 컨트롤러(110)는 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장하여 유지할 수 있다(S113).
컨트롤러(110)는 저장부(120)가 비지 상태에 있는 동안(T_busy)의 적어도 일부 구간에서 적어도 하나의 후속 스레드에 대한 처리를 준비할 수 있다. 구체적으로, 컨트롤러(110)는 이전 스레드의 처리가 개시된 후 새로운 작업 처리 이벤트 또는 스레드를 수신할 수 있다(S115).
컨트롤러(110)는 새로운 스레드에 대한 사전 준비 및 속성을 확인하여 (S117), 저장부(120)로의 접근이 불필요한 스레드인 경우, 컨트롤러(110)는 내부적으로 해당 스레드를 처리할 수 있다.
스레드 속성 확인 결과, 저장부(120)로의 접근이 필요한 스레드인 경우, 컨트롤러(110)는 스레드를 처리할 타겟 영역이 유휴 상태인지 확인할 수 있다(S118).
타겟 영역이 유휴 상태가 아닌 경우(S118:N), 컨트롤러(110)는 사전 준비 완료된 스레드 정보를 내부 메모리에 저장하는 한편, 대응하는 컨텍스트 데이터를 스왑 메모리(130, 140)에 저장할 수 있다(S119).
타겟 영역이 유휴 상태인 경우(S118:Y), 컨트롤러(110)는 타겟 영역으로 스레드 처리를 요청하고(S120), 이에 따라 저장부(120)의 타겟 영역은 비지(Busy) 상태로 천이하게 된다.
저장부(120)로부터 인터럽트가 발생하거나, 또는 비지 상태의 타겟 영역이 유휴 상태로 천이하는 경우, 컨트롤러(110)는 저장부(120)의 상태를 인지할 수 있다(S121). 일 실시예에서, 컨트롤러(110)는 저장부(120)의 상태를 폴링하여 저장부(120)가 유휴 상태인지의 여부를 확인할 수 있다.
스레드 처리 중에 인터럽트가 발생하는 경우, 컨트롤러(110)는 실행 중인 스레드의 처리를 일시 중지하고 인터럽트를 처리할 수 있다. 인터럽트 처리 후 컨트롤러(110)는 스왑 메모리(130, 140)에 접근하여 일시 중지된 스레드의 컨텍스트 데이터를 선택할 수 있다(S122). 선택된 컨텍스트 데이터는 스왑 메모리(130, 140)로부터 컨트롤러(110)로 로드되며(S123) 컨트롤러(110)는 스레드 처리가 재개되도록 제어할 수 있다(S125).
비지 상태의 타겟 영역이 유휴상태로 천이하는 경우, 컨트롤러(110)는 스왑 메모리(130, 140)에 접근하여 유휴 상태로 천이한 타겟 영역에서 처리할 스레드가 존재하는지 확인할 수 있다(S122). 유휴 상태의 타겟 영역에서 처리할 스레드가 존재하는 경우 컨트롤러(110)는 대응하는 컨텍스트 데이터를 스왑 메모리(130, 140)로부터 로드하고(S123) 저장부(120)로 스레드 처리를 요청할 수 있다(S125). 저장부(120)에서 스레드가 처리되는 동안 컨트롤러(110)는 다음 스레드를 위한 준비가 이루어질 수 있도록 단계(S115)로 진행할 수 있다.
일 실시에에서, 사전 준비 과정에서 사전 준비가 완료된 스레드는 준비 완료 상태 즉, 저장부(120)에 의해 즉시 처리 가능한 상태로 대기하고, 컨트롤러(110)는 해당 스레드를 처리할 저장부(120)의 타겟 영역이 유휴 상태인 경우 해당 스레드의 처리를 요청할 수 있다. 준비 완료 상태의 스레드를 처리할 타겟 영역이 비지 상태인 경우, 스레드 관리부(20)는 준비 완료된 스레드의 컨텍스트 데이터를 스왑 메모리(130, 140)에 스왑하고 대기시킬 수 있다.
일 실시예에서, 스레드의 사전 준비 동작이 완료되기 전에 인터럽트 등이 발생하는 경우 사전 준비 동작을 보류하고 컨텍스트 데이터를 스왑핑할 수 있다. 보류된 사전 준비 동작은 인터럽트 처리 후 저장부(120)가 이전에 요청된 스레드를 재개하여 처리하는 동안 완료될 수 있고 그에 따른 컨텍스트 데이터를 갱신할 수 있다.
도 5는 일 실시예에 의한 스레드 처리 상황별 컨텍스트 데이터 관리 개념을 설명하기 위한 도면이고, 도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 타이밍도이다.
스왑 메모리(150)에는 복수의 슬롯(0~M)이 할당될 수 있다.
각각의 슬롯에는 스레드별 컨텍스트 데이터(CD_Tx)가 저장될 수 있다.
예를 들어 호스트의 커맨드 처리 요청(Host CMD)에 응답하여, 컨트롤러(110)는 해당 커맨드에 포함된 스레드0(T0)에 대한 사전 준비를 수행할 수 있다. 사전 준비 완료된 스레드0(T0)의 컨텍스트 데이터(CD_T0)는 스왑 메모리(150)의 슬롯0에 저장되며(Swap0), 저장부(120)가 스레드0(T0)를 처리하는 동안 유지될 수 있다.
저장부(120)가 스레드0(T0)을 처리하는 동안의 적어도 일부 구간에서 컨트롤러(110)는 후속 스레드1(T1)에 대한 사전 준비를 수행하고, 이에 대한 컨텍스트 데이터(CD_T1)는 스왑 메모리(150)의 슬롯1에 저장될 수 있다(Swap1).
저장부(120)가 스레드1(T1)를 처리하는 동안 후속 스레드2(T2)에 대한 사전준비가 이루어지고 컨텍스트 데이터(CD_T2)는 스왑 메모리(150)의 슬롯2에 저장될 수 있다.
만약 사전 준비가 완료되기 전에 인터럽트 등에 의해 사전 준비가 보류되면, 인터럽트 발생 시점까지 생성된 컨텍스트 데이터가 스왑핑되고, 인터럽트 처리 후 사전 준비 과정이 재개되어 컨텍스트 데이터가 갱신될 수 있다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3에 도시된 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 7의 데이터 저장 장치(1200), 도 8의 메모리 시스템(3200), 도 9의 메모리 시스템(4200)으로 구성될 수 있다.
도 11은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 11을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
130, 140 : 스왑 메모리
100 : 호스트

Claims (20)

  1. 저장부;
    상기 저장부에 대한 데이터 입출력을 제어하는 컨트롤러; 및
    상기 컨트롤러의 외부에 구비되는 스왑 메모리;를 포함하고,
    상기 컨트롤러는, 적어도 하나의 스레드를 포함하는 프로세스의 처리가 요청됨에 따라, 상기 프로세스의 제 1 스레드를 처리할 상기 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비를 수행하고 상기 저장부에 상기 제 1 스레드 처리를 요청하며, 상기 저장부가 제 1 스레드를 처리하는 동안 적어도 하나의 후속 스레드에 대한 사전 준비를 수행하며, 상기 제 1 스레드 및 상기 적어도 하나의 후속 스레드에 대한 컨텍스트 데이터는 상기 스왑 메모리에 저장하도록 구성되는 스레드 관리부를 포함하는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 호스트 장치의 요청에 따라 상기 데이터 입출력을 제어하며, 상기 스왑 메모리는 상기 호스트 장치에 구비된 메모리에 할당되도록 구성되는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 저장부는, 고속 메모리 영역 및 저속 메모리 영역을 포함하고, 상기 스왑 메모리는 상기 고속 메모리 영역에 할당되도록 구성되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 스레드 관리부는, 상기 사전 준비 완료된 상기 후속 스레드를 처리할 상기 저장부의 타겟 영역이 유휴 상태인 경우 상기 타겟 영역으로 상기 후속 스레드 처리를 요청하고, 상기 타겟 영역이 비지 상태인 경우 상기 컨텍스트 데이터를 상기 스왑 메모리에 유지하고 상기 후속 스레드의 처리 요청을 보류하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 스레드 관리부는, 스레드별 사전 준비 상태를 관리하며, 상기 저장부의 특정 영역이 유휴 상태로 천이함에 따라, 상기 특정 영역에서 처리할 스레드를 추출하여 상기 저장부로 처리 요청하고, 상기 추출한 스레드의 컨텍스트 데이터를 상기 스왑 메모리에 유지하도록 구성되는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 사전 준비는 맵 테이블에 관련된 메타 데이터 관리 동작을 포함하도록 구성되는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 사전 준비는, 블럭 관리 동작을 더 포함하도록 구성되는 데이터 저장 장치.
  8. 저장부;
    상기 저장부에 대한 데이터 입출력을 제어하는 컨트롤러; 및
    상기 컨트롤러의 외부에 구비되는 적어도 하나의 스왑 메모리;를 포함하고,
    상기 컨트롤러는, 처리할 스레드를 처리할 상기 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비를 수행하며, 상기 스레드를 처리할 저장부로 상기 사전 준비 완료된 상기 스레드의 처리를 요청하고 상기 스레드의 컨텍스트 데이터를 스왑 메모리에 저장하며, 상기 저장부가 상기 스레드를 처리하는 동안의 적어도 일부 구간에 후속 스레드에 대한 사전 준비를 수행하는 스레드 관리부를 포함하는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 컨트롤러는 호스트 장치의 요청에 따라 상기 데이터 입출력을 제어하고, 상기 저장부는, 고속 메모리 영역 및 저속 메모리 영역을 포함하며,
    상기 스왑 메모리는 상기 호스트 장치에 구비된 메모리에 할당되는 제 1 스왑 메모리; 및
    상기 고속 메모리 영역에 할당되는 제 2 스왑 메모리;
    를 포함하도록 구성되는 데이터 저장 장치.
  10. 제 8 항에 있어서,
    상기 스레드 관리부는 스레드 식별자, 스레드를 처리할 타겟 영역 식별자, 스레드 속성 및 사전준비 상태를 포함하는 스레드 정보를 저장 및 관리하도록 구성되는 데이터 저장 장치.
  11. 제 10 항에 있어서,
    상기 스레드 관리부는, 상기 사전 준비 완료된 상기 후속 스레드를 처리할 상기 저장부의 타겟 영역이 유휴 상태인 경우 상기 타겟 영역으로 후속 스레드 처리를 요청하고, 상기 타겟 영역이 비지 상태인 경우 상기 컨텍스트 데이터를 상기 스왑 메모리에 유지하고 상기 후속 스레드의 처리 요청을 보류하도록 구성되는 데이터 저장 장치.
  12. 제 10 항에 있어서,
    상기 스레드 관리부는, 저장부의 특정 영역이 유휴 상태로 천이함에 따라, 상기 특정 영역에서 처리할 스레드를 추출하여 상기 저장부로 처리 요청하고, 상기 추출한 스레드의 컨텍스트 데이터를 상기 스왑 메모리에 유지하도록 구성되는 데이터 저장 장치.
  13. 저장부, 상기 저장부에 대한 데이터 입출력을 제어하는 컨트롤러 및, 상기 컨트롤러의 외부에 구비되는 스왑 메모리를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가 적어도 하나의 스레드를 포함하는 프로세스 처리 이벤트를 수신하는 단계;
    상기 컨트롤러가 상기 프로세스의 제 1 스레드를 처리할 상기 저장부에 대한 어드레스 맵핑을 포함하는 사전 준비 및 속성 확인 과정을 수행하는 단계;
    상기 제 1 스레드의 속성이 상기 저장부로의 접근이 필요한 스레드인 경우 상기 컨트롤러가 상기 제 1 스레드를 처리할 타겟 영역이 유휴 상태인지 확인하는 단계;
    상기 타겟 영역이 유휴 상태인 경우 상기 컨트롤러가 상기 타겟 영역으로 상기 제 1 스레드 처리를 요청하고 상기 제 1 스레드의 컨텍스트 데이터를 상기 스왑 메모리에 저장하는 단계; 및
    상기 타겟 영역이 상기 제 1 스레드를 처리하기 위하여 비지 상태에 있는 동안의 적어도 일부 구간에, 상기 컨트롤러가 후속 스레드에 대해 상기 사전 준비 및 속성 확인 과정으로 진행하는 단계;
    를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 사전 준비는, 맵 테이블에 관련된 메타 데이터 관리 동작을 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 사전 준비는, 블럭 관리 동작을 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  16. 제 13 항에 있어서,
    상기 프로세스 처리 이벤트는 호스트의 작업 처리 요청, 또는 상기 컨트롤러의 백그라운드 동작에 의해 발생하는 데이터 저장 장치의 동작 방법.
  17. 제 13 항에 있어서.
    상기 스레드의 속성이 상기 저장부로의 접근이 불필요한 스레드인 경우 상기 컨트롤러가 상기 스레드를 처리하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  18. 제 13 항에 있어서,
    상기 타겟 영역이 유휴 상태가 아닌 경우 상기 컨트롤러가 스레드 정보를 저장하고, 상기 스레드의 컨텍스트 데이터를 상기 스왑 메모리에 저장하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 타겟 영역이 유휴 상태로 천이하는 경우 상기 컨트롤러가 상기 타겟 영역에서 처리할 스레드를 추출하여 상기 타겟 영역으로 처리 요청하고, 상기 추출한 스레드의 컨텍스트 데이터를 상기 스왑 메모리에 유지하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  20. 제 13 항에 있어서,
    상기 스왑 메모리는 호스트 장치에 구비된 메모리에 할당되도록 구성되는 데이터 저장 장치의 동작 방법.
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Publication number Priority date Publication date Assignee Title
US6006247A (en) * 1995-03-21 1999-12-21 International Business Machines Corporation Method and system for scheduling threads and handling exceptions within a multiprocessor data processing system
US7478388B1 (en) * 2004-04-21 2009-01-13 Vmware, Inc. Switching between multiple software entities using different operating modes of a processor in a computer system
US8516232B2 (en) 2009-06-30 2013-08-20 Sandisk Technologies Inc. Method and memory device for performing an operation on data
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