KR20220021167A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 복수의 메모리 블록들을 포함하는 저장부; 및 상기 복수의 메모리 블록들 각각의 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 복수의 메모리 블록들 각각의 소거 완료 횟수와 소거 중단 횟수에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하도록 구성될 수 있다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트 장치의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
데이터 저장 매체의 일 예로 플래시 메모리 장치를 이용한 스토리지 장치를 들 수 있다. 플래시 메모리 장치의 기술 발전에 따른 용량 증가와 가격 경쟁력 향상에 따라, PC나 모바일 기기뿐 아니라 대용량 데이터를 취급하는 데이터 센터에서도 플래시 메모리 장치를 이용한 스토리지 장치를 채용하고 있다.
플래시 메모리 장치는 덮어쓰기(overwrite) 또는 제자리 갱신(in-place update)이 불가능하고, 리드/라이트 단위와 소거 단위가 상이하며, 한정된 프로그램/소거 사이클을 갖고 있다.
이러한 플래시 메모리 장치의 특성상 플래시 메모리 장치의 수명은 제한되어 있고, 그에 따른 신뢰성을 확보하기 위한 방안이 필요하다.
이를 위해 웨어레벨링(Wear-leveling)기법을 이용하여 메모리 블록들의 소거 횟수가 균등해지도록 하는 방법이 사용되고 있다.
본 발명의 실시예는 불휘발성 메모리에서 메모리 영역들 간의 웨어레벨 편차를 최소화할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공할 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 복수의 메모리 블록들을 포함하는 저장부; 및 상기 복수의 메모리 블록들 각각의 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 복수의 메모리 블록들 각각의 소거 완료 횟수와 소거 중단 횟수에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하도록 구성될 수 있다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은 복수의 메모리 블록들을 포함하는 저장부; 및 상기 복수의 메모리 블록들 각각의 동작을 제어하기 위한 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 상기 컨트롤러가 적어도 하나의 메모리 블록에 대한 소거 동작을 실행하는 단계; 상기 메모리 블록 소거 중에 인터럽트가 발생하여 상기 소거 동작이 중단됨에 따라, 상기 컨트롤러가 상기 메모리 블록에 대한 소거 중단 횟수를 카운팅하는 단계; 상기 컨트롤러가 상기 인터럽트를 처리하고 상기 소거 동작을 재개하는 단계; 상기 컨트롤러가 상기 메모리 블록에 대한 소거 완료 횟수를 카운팅하는 단계; 및 상기 컨트롤러가 상기 메모리 블록에 대한 상기 소거 완료 횟수 및 상기 소거 중단 횟수에 기초하여 상기 메모리 블록에 대한 스트레스값을 계산하는 단계를 포함할 수 있다.
본 기술의 실시예에 따르면 메모리 블록들이 실질적으로 받는 스트레스 편차를 최소화하여 저장부의 수명을 연장시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 블록 관리부를 위한 도면이다.
도 4는 일 실시예에 의한 카운팅 결과에 따른 블록의 스트레스 값 산출 개념을 설명하기 위한 도면이다.
도 5는 일 실시예에 의한 블록 랭킹부를 설명하기 위한 도면이다.
도 6 은 일 실시예에 의한 블록 관리 방법을 설명하기 위한 흐름도이다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11은 일 실시예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(100)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 저장부(120)와 통신하도록 구성되며, 호스트 장치(도시하지 않음)의 요청에 응답하여 호스트 장치로부터 전송되는 데이터를 저장부(120)에 라이트하거나 저장부(120)에서 리드한 데이터를 호스트 장치로 전송할 수 있다. 컨트롤러(110)는 호스트 장치와 무관하게 저장부(120)를 관리하기 위한 다양한 동작을 제어할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기입하거나 기입된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 일 실시예에서, 저장부(120)는 복수의 비휘발성 메모리 장치(NVM, 120-1, 120-2, 120-3, 120-4, ??)를 포함할 수 있다. 각 비휘발성 메모리 장치(NVM, 120-1, 120-2, 120-3, 120-4, ??)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 각각의 다이, 칩, 또는 패키지들은 복수의 메모리 블록을 포함할 수 있다. 복수의 메모리 블록들을 그룹핑하여 수퍼 블록을 구성할 수 있으며, 컨트롤러(110)는 수퍼 블록 단위로 동작을 제어할 수 있다.
저장부(120)를 구성하는 메모리 셀들은 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 멀티 레벨링 기술에 의해 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 동작할 수 있다.
컨트롤러(110)는 블록 관리부(210) 및 블록 랭킹부(220)를 포함할 수 있다.
블록 관리부(210)는 저장부(120)를 구성하는 복수의 메모리 블록 각각의 물리 어드레스별로 마모도를 관리할 수 있다. 블록 관리부(210)는 메모리 블록의 소거 횟수 및 소거 중단 횟수에 기초하여, 소거 동작시 메모리 블록에 실질적으로 가해지는 스트레스가 반영된 마모도를 관리할 수 있다.
블록 관리부(210)는 저장부(120)를 구성하는 메모리 블록의 상태가 변화됨에 따라 블록의 마모도를 모니터링 할 수 있다. 예를 들어, 블록의 소거 동작이 실행됨에 따라 블록 관리부(210)는 블록에 가해지는 스트레스를 산출해 블록의 마모도를 모니터링 할 수 있다. 블록의 소거 동작이 진행되는 도중 소거를 중단시키는 인터럽트(interrupt)가 발생한다면, 소거 중단 횟수를 카운트하고, 인터럽트를 해결한 후 소거 동작을 재개(resume)할 수 있다.
일 실시예로, 소거 동작을 중단시키는 인터럽트에는 소거 동작이 진행되는 도중 호스트 장치의 명령으로 리드/라이트와 같은 동작을 먼저 실행하기 위한 소거 서스펜드(suspend) 및 갑자기 전원 공급이 중단되는 서든 파워 오프(sudden power off;SPO) 등이 있다.
블록 랭킹부(220)는 블록 관리부(210)에서 산출한 각 블록들의 스트레스 값을 기준으로 지정 개수의 블록을 오름차순 및 내림차순으로 각각 선택하고, 선택된 블록의 어드레스를 리스트화 할 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 인터페이스(117), 블록 관리부(210) 및 블록 랭킹부(220)를 포함할 수 있다.
프로세서(111)는 컨트롤러(110)가 저장부(120)를 관리하기 위한 다양한 기능을 제공할 수 있다. 일 실시예에서, 프로세서(111)는 호스트 인터페이스(113) 및 메모리 인터페이스(117)를 제어하여 호스트 장치로부터 제공되는 라이트 또는 리드 명령이 처리되도록 할 수 있다. 프로세서(111)는 하드웨어 및 하드웨어에서 실행하도록 구성된 소프트웨어를 포함하는 마이크로 프로세서, 또는 중앙 처리 장치(CPU)일 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153), 메모리 인터페이스(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 다양한 기능을 포함하는 플래시 변환계층(FTL; Flash Translation Layer)의 기능을 수행할 수 있도록 하드웨어 및 하드웨어에서 실행되는 소프트웨어가 결합된 형태로 구성될 수 있다.
FTL은 가비지 컬렉션, 주소맵핑, 웨어레벨링 등의 기능을 제공하기 위한 요소, 저장부(120)를 구성하는 복수의 메모리 블록 각각의 속성을 관리하기 위한 요소 및 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하기 위한 ECC(Error Check and Correction) 요소를 포함할 수 있다.
호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(100) 간의 인터페이스를 제공할 수 있다. 호스트 인터페이스(113)는 호스트로부터 커맨드 및 클럭 신호를 수신하고 커맨드를 저장 및 스케쥴링하여 프로세서(111)로 제공할 수 있고, 프로세서(111)의 제어에 따라 호스트 장치로부터 제공되는 라이트 데이터를 메모리 인터페이스(117)로 제공하거나, 저장부(120)로부터 메모리 인터페이스(117)를 통해 제공된 데이터를 호스트 장치로 제공할 수 있다.
특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(100) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(100)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
메모리 인터페이스(117)는 프로세서(111)의 제어에 따라 호스트 인터페이스(113)로부터 제공된 데이터를 저장부(120)로 전송하거나, 저장부(120)에서 리드한 데이터를 전달받아 호스트 인터페이스(113)로 제공할 수 있다. 이를 위해, 메모리 인터페이스(117)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
블록 관리부(210)는 예를 들어 도 3과 같이 구성될 수 있다.
도 3은 일 실시예에 의한 블록 관리부(210)를 위한 도면이다.
도 3을 참조하면, 블록 관리부(210)는 제1카운팅부(211), 제2카운팅부(213), 제3카운팅부(215) 및 스트레스 산출부(217)를 포함할 수 있다.
제1카운팅부(211)는 블록의 소거 동작이 완료되면 소거 횟수(Erase Count;EC)를 카운트할 수 있다.
블록의 소거 동작이 완료되기까지는 다음의 순서를 포함한다. 우선, 컨트롤러(110)는 저장부(120)로 소거 명령을 전송할 수 있다. 저장부(120)는 컨트롤러(110)로부터 수신된 소거 명령에 따라 소거 대상 블록에 소거 전압을 공급할 수 있다. 상기 블록의 소거가 진행되고 나면 저장부(120)는 소거 검증 단계를 진행한다. 상기 소거 검증 단계는 상기 블록의 소거 진행 후 상기 블록의 소거가 성공하였는지 확인하는 단계이다. 소거 검증 단계까지 종료되고 나면 블록의 소거 동작이 완료되었다고 할 수 있으며, 제1카운팅부(211)는 소거 횟수를 카운팅할 수 있다.
제2카운팅부(213)와 제3카운팅부(215)는 소거 동작이 완료되기 전 인터럽트가 발생하면 소거 중단 횟수를 카운팅할 수 있다. 일 실시예로, 제2카운팅부(213)는 소거 동작 중 소거 서스펜드(suspend)가 발생했을 경우 서스펜드 횟수(Suspend Count;SC)를 카운트하고, 제3카운팅부(215)는 소거 동작 도중 서든 파워 오프(sudden power off;SPO)가 발생했을 경우 서든 파워 오프 횟수(Sudden Power Off Count;SPOC)를 카운트할 수 있다.
스트레스 산출부(217)는 제1 내지 3카운팅부(211,213,215)에서 카운트한 EC, SC 및 SPOC 에 따라 각 메모리 블록이 받는 소거 스트레스 값을 산출할 수 있다.
소거 동작으로 인해 각 메모리 블록이 받는 소거 스트레스 값은 소거 동작이 완료될 때마다 갱신될 수 있다. 블록의 소거 횟수 또는 소거 중단 횟수가 증가함에 따라 메모리 블록에 가해지는 전기적 스트레스가 가중된다. 그러므로, 컨트롤러(110)는 소거 동작으로 인해 메모리 블록에 가해지는 스트레스 값을 산출하고, 이에 기초하여 각 메모리 블록의 마모도를 판단하여 웨어레벨링 및 가비지 컬렉션(Garbage collection) 등 에 활용할 수 있다.
도 4는 일 실시예에 의한 카운팅 결과에 따른 블록의 스트레스 값 산출 개념을 설명하기 위한 도면이다.
도 4를 참조하면, 각 메모리 블록의 EC, SC 및 SPOC 중 적어도 하나 이상에 기초하여 스트레스 값을 구하는 산출식을 도시하고 있다.
스트레스 산출부(217)는 제1카운팅부(211)에서 카운트한 EC와, 소거 동작 시 제2카운팅부(213) 및 제3카운팅부(215)에서 카운트한 SC 및 SPOC 중 적어도 하나를 이용하여 메모리 블록이 받는 스트레스 값을 산출할 수 있다.
일 실시예로, 블록X에 가해진 총 소거 스트레스 값(Total Erase Stress 1 of BlockX)은 블록X의 EC와 소거 서스펜드로 인해 블록X에 가해진 서스펜드 스트레스값(SC×α)의 합으로 구할 수 있다.
Figure pat00001
블록X의 EC는 블록X의 소거 동작이 완료된 횟수이다. 소거 서스펜드로 인해 블록X에 가해진 서스펜드 스트레스값(SC×α)은 블록X의 서스펜드 횟수(SC)에 제1가중치(α)를 부여한 값일 수 있다.
제1가중치(α)는 평균 소거 완료 시간(block erase time) 대비 소거 서스펜드 지연 시간(erase suspend latency)으로 산출할 수 있으나, 이에 한정된 것은 아니다. 상기 소거 서스펜드 지연 시간은 블록이 서스펜드 동작 명령을 수신한 후 서스펜드 될 때까지의 소요 시간이라고 정의할 수 있다.
다른 일 실시예로, 블록X에 가해진 총 소거 스트레스 값(Total Erase Stress 2 of BlockX)을 구하는 산출식은 블록X의 EC와, 서든 파워 오프로 인해 블록X에 가해진 서든 파워 오프 스트레스값(SPOC(N))의 합으로 구할 수 있다.
Figure pat00002
상술한 바와 같이, 블록X의 EC는 블록X의 소거 동작이 완료된 횟수이다. 서든 파워 오프로 인해 블록X에 가해진 서든 파워 오프 스트레스값(SPOC(N))은 블록X의 소거 도중 서든 파워 오프가 발생할 때마다 가해지는 제2가중치(β)의 누적값이라고 할 수 있다.
제2가중치(β)는 평균 소거 완료 시간(block erase time) 대비 소거 진행 시간(erase operation time)으로 산출할 수 있으나, 이에 한정된 것은 아니다. 상기 소거 진행 시간이란 블록을 소거하는 도중 서든 파워 오프가 발생되어 소거 동작이 중단되기까지 소거가 진행된 시간이라고 할 수 있다.
예를 들어, 평균 소거 완료 시간이 10ms인 경우를 가정할 수 있다. 블록의 소거 동작이 7ms만큼 진행되었을 때, 상기 블록에 서든 파워 오프가 처음 발생하게 되었다(N=1). 이 때 상기 블록이 서든 파워 오프로 인해 받은 스트레스 값(SPOC(1))은 0.7ms/10ms 로 0.7이 되는 것이다.
SPO가 N회 발생했다고 하면 N번째 SPO 스트레스(SPOC(N))는 N-1번째까지의 SPO 스트레스의 값(SPOC(N-1))과 N번째 SPO 시의 제2가중치(β)의 합으로 산출할 수 있다.
또 다른 실시예로, 블록X에 가해진 총 소거 스트레스 값은 블록X의 EC와 소거 서스펜드로 인해 블록X에 가해진 서스펜드 스트레스값(SC×α) 및 서든 파워 오프로 인해 블록X에 가해진 서든 파워 오프 스트레스값(SPOC(N))의 합으로 산출할 수 있다.
Figure pat00003
도 5는 일 실시예에 의한 블록 랭킹부를 설명하기 위한 도면이다.
도 5를 참조하면, 블록 랭킹부(220)는 블록 관리부(210)에서 산출한 각 블록들의 스트레스 값을 기준으로 지정 개수의 블록을 오름차순/내림차순으로 각각 선택하고 선택된 블록의 어드레스를 내림차순 리스트(MAX LIST;221), 오름차순 리스트(MIN LIST;223)로 리스트화하여 관리할 수 있다.
블록 랭킹부(220)는 저장부(120)의 메모리 블록들의 소거 동작이 이루어질 때마다 블록 관리부(210)에서 산출한 스트레스 값에 의거하여 리스트를 갱신할 수 있다.
블록 랭킹부(220)의 내림차순 리스트(221)는 블록 관리부(210)에서 산출한 블록별 스트레스 값이 가장 높은 블록부터 n개를 선택하여 리스트화를 하고, 헤드 포인터는 내림차순 리스트(221) 내에서 스트레스값이 가장 큰 블록을 지시하도록, 테일 포인터는 내림차순 리스트(221) 내에서 스트레스값이 가장 낮은 블록을 지시하도록 구성할 수 있다.
블록 랭킹부(220)에서 내림차순 리스트(221)를 갱신할 때, 테일 포인터 쪽에 있는 블록의 스트레스 값을 기준으로 더 큰 스트레스 값을 가진 블록이 발생하면, 해당 블록을 내림차순 리스트(221)에 포함시키고 기존 테일 포인터 쪽에 있던 블록을 내림차순 리스트(221)에서 제외하며, 블록의 스트레스 값에 따라 헤드에서 테일 쪽으로 내림차순 리스트(221)를 재정렬한다.
블록 랭킹부(220)의 오름차순 리스트(223)는 블록 관리부(210)에서 산출한 블록별 스트레스 값이 가장 낮은 블록부터 n개를 선택하여 리스트화를 하고, 헤드 포인터는 오름차순 리스트(223) 내에서 스트레스값이 가장 낮은 블록을 지시하도록, 테일 포인터는 오름차순 리스트(223) 내에서 스트레스값이 가장 높은 블록을 지시하도록 구성할 수 있다
블록 랭킹부(220)에서 오름차순 리스트(223)를 갱신할 때, 테일 포인터 쪽에 있는 블록의 스트레스값을 기준으로 더 낮은 스트레스 값을 가진 블록이 발생하면, 해당 블록을 오름차순 리스트(223)에 포함 시키고 기존 테일 포인터 쪽에 있던 블록을 오름차순 리스트(223)에서 제외하며, 블록의 스트레스 값에 따라 헤드에서 테일 쪽으로 오름차순 리스트를 형성한다.
블록 랭킹부(220)의 오름차순/내림차순 리스트(221,223)는 높은 스트레스 값을 가진 블록 또는 낮은 스트레스 값을 가진 블록의 필요에 따라 선택적으로 사용될 수 있다.
예를 들어, 컨트롤러(110)는 가비지 컬렉션(Garbage collection) 동작을 수행할 때, 소스 메모리 블록에 저장된 유효 데이터를 내림차순 리스트(221)에서 높은 스트레스 값을 가진 블록을 타겟 블록으로 선택하여 이동시킬 수 있다. 일 예로, 이 때 이동되는 소스 메모리 블록에 저장된 유효 데이터는 콜드 데이터일 수 있고, 콜드 데이터는 빈번하게 접근되지 않거나 변경되지 않는 데이터를 지칭할 수 있다. 소스 메모리 블록에 저장된 데이터를 내림차순 리스트(221)의 높은 스트레스 값을 가진 타겟 블록으로 이동시키고 난 후, 소스 메모리 블록은 소거 동작을 하게 되고 블록 랭킹부(220)의 리스트는 갱신될 수 있다.
또 다른 실시예로, 호스트 라이트(write) 동작은 오름차순 리스트(223)에서 낮은 스트레스 값을 가진 블록을 지정하여 수행할 수 있다.
또 다른 실시예로, 컨트롤러(100)는 웨어레벨링(Wear-leveling) 동작 시 높은 스트레스 값을 가진 블록 또는 낮은 스트레스 값을 가진 블록을 선택적으로 지정하여 사용할 수 있다. 웨어레벨링(Wear-leveling)은 라이트/이레이즈(Write/Erase) 횟수에 따라 수명이 한정적인 블록들을 균등하게 사용되도록 하는 기능이다.
웨어레벨링의 일 실시예로, 오름차순 리스트(221)에서 낮은 스트레스 값을 가진 블록을 타겟 블록으로 선택할 수 있다.
웨어레벨링의 또 다른 실시예로, 오름차순 리스트(221)에서 낮은 스트레스 값을 가진 소스 블록을 선택하고, 내림차순 리스트(223)에서 높은 스트레스 값을 갖는 타겟 블록을 선택한다. 그리고 낮은 스트레스 값을 가진 소스 블록 데이터를 높은 스트레스 값을 가진 타겟 블록으로 옮기게 된다. 이 때, 오름차순 리스트(221)에서 낮은 스트레스 값을 가진 소스 블록으로 선택하는데, 소스 블록을 선택하는 방법이 이에 한정된 것은 아니다. 웨어레벨링은 내림차순 리스트(223)에서 선택된 높은 스트레스 값을 갖는 블록이 다른 블록들과 균등하게 사용되어 지기 위해 데이터를 옮기게 되는데, 이 때 소스 블록의 데이터는 접근이나 변경이 빈번하게 이루어지지 않는 콜드 데이터일 수 있다.
상술한 실시예들을 통해 블록이 사용되고 나면 블록 랭킹부(220)의 리스트는 갱신될 수 있다.
컨트롤러(110)는 블록 랭킹부(220)에서 블록에 가해진 스트레스 값에 따른 오름차순/내림차순으로 리스트화 했기 때문에 수행하려는 동작에 따라 원하는 스트레스 값을 가진 메모리 블록을 찾기 위한 시간을 단축시킬 수 있다.
도 6 은 일 실시예에 의한 블록 관리 방법을 설명하기 위한 흐름도이다.
메모리 블록은 소거 동작을 명령 받아 소거 동작을 실행한다(S101).
메모리 블록은 소거 동작 중 인터럽트(interrupt) 발생 유무를 확인하다 (S103).
메모리 블록은 소거 동작 도중 인터럽트가 발생했을 경우(S103:Y), 블록 관리부(210)에서 소거 동작 중단 횟수를 카운팅한다(S105).
블록 관리부(210)에서 소거 동작 중단 횟수를 카운팅 한 후, 컨트롤러(110)는 인터럽트를 해결한다(S107). 인터럽트가 해결된 경우, 소거 동작을 재개한다(S109).
메모리 블록의 소거 동작이 완료 되면(S111), 메모리 블록의 소거 횟수가 카운팅되고(S113), 메모리 블록의 소거 동작 및 소거 중단 횟수를 통한 메모리 블록의 총 스트레스 값이 계산된다(S115).
메모리 블록에 가해진 총 스트레스 값이 계산되고 나면 블록 랭킹부(220)는 오름차순 리스트 및 내림차순 리스트를 갱신하고(S117), 블록 관리하는 방법이 종료된다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블록들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(100), 도 7의 데이터 저장 장치(1200), 도 8의 메모리 시스템(3200), 도 9의 메모리 시스템(4200)으로 구성될 수 있다.
도 11은 일 실시예에 따른 데이터 저장 장치(100)에 포함된 비휘발성 메모리 장치의 구성도이다.
도 11을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블록(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블록(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블록(330)은 저장 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블록(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블록(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 데이터 저장 장치 110 : 컨트롤러
120 : 저장부 210 : 블록 관리부
211 : 제1카운팅부 213 : 제2카운팅부
215 : 제3카운팅부 217 : 스트레스 산출부
3000, 4000 : 데이터 처리 시스템
5000 : 네트워크 시스템

Claims (21)

  1. 복수의 메모리 블록들을 포함하는 저장부; 및
    상기 복수의 메모리 블록들 각각의 동작을 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 복수의 메모리 블록들 각각의 소거 완료 횟수와 소거 중단 횟수에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하도록 구성되는 메모리 시스템.
  2. 제 1항에 있어서,
    상기 소거 중단 횟수는 상기 메모리 블록 소거 중에 서스펜드가 발생한 횟수 및/또는 소거 중에 서든 파워 오프가 발생한 횟수를 카운팅한 값인 메모리 시스템.
  3. 제 1항에 있어서,
    상기 컨트롤러는 상기 복수의 메모리 블록들 각각의 상기 스트레스 값을 산출하는 블록 관리부; 및
    상기 복수의 메모리 블록들 각각의 상기 스트레스 값에 기초하여 오름차순 및 내림차순 리스트를 관리하는 블록 랭킹부; 를 포함하는 메모리 시스템.
  4. 제 3항에 있어서,
    상기 컨트롤러는 가비지 컬렉션 또는 웨어레벨링 동작을 수행할 때, 상기 블록 랭킹부를 참조하여 데이터가 이동될 타겟 블록을 선택하는 메모리 시스템.
  5. 제 3항에 있어서,
    상기 블록 관리부는 상기 메모리 블록의 소거 완료 횟수를 카운팅하는 제1카운팅부;
    상기 메모리 블록 소거 중에 서스펜드 횟수를 카운팅하는 제2카운팅부;
    상기 메모리 블록 소거 중에 서든 파워 오프 횟수를 카운팅하는 제3카운팅부; 및
    상기 서스펜드 횟수 및 상기 서든 파워 오프 횟수 중 적어도 하나와 상기 소거 완료 횟수를 기초로 상기 메모리 블록에 가해진 스트레스 값을 산출하는 스트레스 산출부;를 포함하는 메모리 시스템.
  6. 제 5항에 있어서,
    상기 스트레스 산출부는 상기 소거 완료 횟수; 및
    서스펜드 스트레스값의 합에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하며;
    상기 서스펜드 스트레스값은 상기 서스펜드 횟수에 제1가중치(α)를 부여한 값인 메모리 시스템.
  7. 제 6항에 있어서,
    상기 제1가중치(α)는 상기 메모리 블록의 평균 소거 완료 시간 대비 상기 메모리 블록의 서스펜드 지연 시간으로 산출되는 메모리 시스템.
  8. 제 6항에 있어서,
    상기 스트레스 산출부는 상기 서든 파워 오프 횟수에 의해 상기 메모리 블록에 가해진 스트레스 값을 더 추가하여 상기 메모리 블록에 가해진 스트레스 값을 산출하는 메모리 시스템.
  9. 제 8항에 있어서,
    서든 파워 오프 스트레스값은 상기 메모리 블록의 소거 중에 서든 파워 오프 발생시마다 상기 메모리 블록에 가해지는 제2가중치(β)의 누적값으로 산출하며,
    상기 제2가중치(β)는 상기 메모리 블록의 평균 소거 완료 시간 대비 상기 메모리 블록 소거 중에 서든 파워 오프가 발생한 시점까지 진행된 소거 동작 시간인 메모리 시스템.
  10. 제 5항에 있어서,
    상기 스트레스 산출부는 상기 메모리 블록의 소거 완료 횟수; 및
    서든 파워 오프 스트레스값의 합에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하며;
    상기 서든 파워 오프 스트레스값은 제2가중치(β)의 누적값으로 산출하는 메모리 시스템.
  11. 제 10항에 있어서,
    상기 제2가중치(β)는 상기 메모리 블록 평균 소거 완료 시간 대비 상기 메모리 블록 소거 중에 서든 파워 오프가 발생한 시점까지 진행된 소거 동작 시간인 메모리 시스템.
  12. 복수의 메모리 블록들을 포함하는 저장부; 및 상기 복수의 메모리 블록들 각각의 동작을 제어하기 위한 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 컨트롤러가 적어도 하나의 메모리 블록에 대한 소거 동작을 실행하는 단계;
    상기 메모리 블록 소거 중에 인터럽트가 발생하여 상기 소거 동작이 중단됨에 따라, 상기 컨트롤러가 상기 메모리 블록에 대한 소거 중단 횟수를 카운팅하는 단계;
    상기 컨트롤러가 상기 인터럽트를 처리하고 상기 소거 동작을 재개하는 단계;
    상기 컨트롤러가 상기 메모리 블록에 대한 소거 완료 횟수를 카운팅하는 단계; 및
    상기 컨트롤러가 상기 메모리 블록에 대한 상기 소거 완료 횟수 및 상기 소거 중단 횟수에 기초하여 상기 메모리 블록에 대한 스트레스값을 계산하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  13. 제 12항에 있어서,
    상기 컨트롤러는 상기 메모리 블록의 스트레스값에 대해 오름차순 및 내림차순의 리스트를 갱신하는 단계;를 더 포함하는 메모리 시스템의 동작 방법.
  14. 제 12항에 있어서,
    상기 컨트롤러는 가비지 컬렉션 또는 웨어레벨링 동작을 수행할 때, 상기 오름차순 리스트 또는 상기 내림차순 리스트에서 데이터가 이동될 타겟 블록을 선택하는 단계;를 더 포함하는 메모리 시스템의 동작 방법.
  15. 제 12항에 있어서,
    상기 소거 중단 횟수는 상기 메모리 블록의 소거 중에 서스펜드가 발생한 횟수 및/또는 소거 중에 서든 파워 오프가 발생한 횟수를 카운팅한 값인 메모리 시스템의 동작 방법.
  16. 제 12항에 있어서,
    상기 컨트롤러는 상기 메모리 블록의 소거 완료 횟수, 서스펜드 횟수 및 서든 파워 오프 횟수를 카운팅하며;
    상기 카운팅한 횟수를 기초로 상기 메모리 블록의 스트레스 값을 산출하는 메모리 시스템의 동작 방법.
  17. 제 12항에 있어서,
    상기 컨트롤러는 상기 메모리 블록의 소거 완료 횟수; 및
    서스펜드 스트레스값의 합에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하는 메모리 시스템의 동작 방법.
  18. 제 17항에 있어서,
    상기 컨트롤러는 상기 서스펜드 스트레스값을 상기 서스펜드 횟수에 제1가중치(α)를 부여한 값으로 산출하며;
    상기 제1가중치(α)는 상기 메모리 블록의 평균 소거 완료 시간 대비 상기 메모리 블록의 소거 서스펜드 지연 시간으로 산출하는 메모리 시스템의 동작 방법.
  19. 제 17항에 있어서,
    상기 컨트롤러는 상기 서든 파워 오프 횟수에 의해 상기 메모리 블록에 가해진 스트레스 값을 더 추가하여 상기 메모리 블록에 가해진 스트레스 값을 산출하는 메모리 시스템의 동작 방법.
  20. 제 12항에 있어서,
    상기 컨트롤러는 상기 메모리 블록의 소거 완료 횟수; 및
    서든 파워 오프 스트레스값의 합에 기초하여 상기 메모리 블록에 가해진 스트레스 값을 산출하며;
    상기 서든 파워 오프 스트레스값은 제2가중치(β)의 누적값으로 산출하는 메모리 시스템의 동작 방법.
  21. 제 20항에 있어서,
    상기 제2가중치(β)는 상기 메모리 블록 평균 소거 완료 시간 대비 상기 메모리 블록 소거 중에 서든 파워 오프가 발생한 시점까지 진행된 소거 동작 시간으로 산출하는 메모리 시스템의 동작 방법.
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Publication number Priority date Publication date Assignee Title
KR101571693B1 (ko) * 2009-04-15 2015-11-26 삼성전자주식회사 동작 수행 중 다른 요청을 우선 처리할 수 있는 비휘발성 메모리 컨트롤러, 이를 포함하는 시스템 및 그 관리 방법
JP2011129192A (ja) * 2009-12-16 2011-06-30 Samsung Electronics Co Ltd 半導体記憶装置
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US10489076B2 (en) * 2016-06-20 2019-11-26 Samsung Electronics Co., Ltd. Morphic storage device
US10055159B2 (en) * 2016-06-20 2018-08-21 Samsung Electronics Co., Ltd. Morphic storage device
US20180285562A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Computing system with protection against memory wear out attacks
KR20200043054A (ko) * 2018-10-17 2020-04-27 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

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