KR20210001501A - 데이터 저장 장치 및 이를 위한 컨트롤러와 그 동작 방법 - Google Patents

데이터 저장 장치 및 이를 위한 컨트롤러와 그 동작 방법 Download PDF

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Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되며, 단위 메모리 셀당 저장 가능한 데이터의 비트 수에 따라 저장 모드가 결정되는 저장부 및 저장부와 통신하며, 수명이 기 설정된 임계치에 도달한 메모리 블록의 저장 모드를 변경하고, 저장 모드가 변경된 메모리 블록을 모드변경 블록 리스트에 등록하며, 블록 할당 이벤트 발생시 할당할 메모리 블록이 모드변경 블록 리스트에 등록된 메모리 블록인지 여부에 따라 할당할 메모리 블록의 용량을 산출하고, 산출된 용량 및 처리할 데이터의 사이즈에 따라 상기 메모리 블록을 할당하는 컨트롤러를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 이를 위한 컨트롤러와 그 동작 방법{Data Storage Device, Controller and Operation Method Therefor}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 이를 위한 컨트롤러와 그 동작 방법에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
데이터 저장 매체의 일 예로 플래시 메모리 장치를 이용한 스토리지 장치를 들 수 있다. 플래시 메모리 장치의 기술 발전에 따른 용량 증가와 가격 경쟁력 향상에 따라, PC나 모바일 기기 뿐 아니라 대용량 데이터를 취급하는 데이터 센터에서도 플래시 메모리 장치를 이용한 스토리지 장치를 채용하고 있다.
플래시 메모리 장치는 덮어쓰기(overwrite) 또는 제자리 갱신(in-place update)이 불가능하고, 리드/라이트 단위와 소거 단위가 상이하며, 한정된 프로그램/소거 사이클을 갖고 있다.
이러한 플래시 메모리 장치의 특성상 플래시 메모리 장치의 수명은 제한되어 있고, 그에 따른 신뢰성을 확보하기 위한 방안이 필요하다.
본 기술의 실시예는 수명이 제한되어 있는 비휘발성 메모리 장치의 수명을 연장하고 데이터 보존의 신뢰성을 향상시킬 수 있는 데이터 저장 장치 및 이를 위한 컨트롤러와 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되며, 단위 메모리 셀당 저장 가능한 데이터의 비트 수에 따라 저장 모드가 결정되는 저장부; 및 상기 저장부와 통신하며, 수명이 기 설정된 임계치에 도달한 메모리 블록의 저장 모드를 변경 하고, 상기 저장 모드가 변경된 메모리 블록을 모드변경 블록 리스트 에 등록하며, 블록 할당 이벤트 발생시 할당할 메모리 블록이 상기 모드변경 블록 리스트에 등록된 메모리 블록인지 여부에 따라 상기 할당할 메모리 블록의 용량을 산출하고, 상기 산출된 용량 및 처리할 데이터의 사이즈에 따라 상기 메모리 블록을 할당 하는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되고, 단위 메모리 셀당 저장 가능한 데이터의 비트 수에 따라 저장 모드가 결정되는 저장부 및, 상기 저장부와 통신하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가, 수명이 기 설정된 임계치에 도달한 메모리 블록을 검출하는 단계; 상기 컨트롤러가, 상기 검출한 메모리 블록의 저장 모드를 변경하는 단계; 상기 컨트롤러가, 상기 저장 모드가 변경된 메모리 블록을 모드변경 블록 리스트에 등록하는 단계; 및 블록 할당 이벤트 발생시 상기 컨트롤러가, 할당할 메모리 블록이 상기 모드변경 블록 리스트에 등록된 메모리 블록인지 여부 및 처리할 데이터의 사이즈에 따라 상기 메모리 블록을 할당하는 단계;를 포함하도록 구성하도록 구성될 수 있다.
본 기술에 의하면 수명 한계에 임박한 메모리 셀에 가해지는 전기적 스트레스를 최소화하여 저장부의 수명을 연장시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 저장부의 구성도이다.
도 3은 일 실시예에 의한 컨트롤러의 구성도이다.
도 4는 일 실시예에 의한 블록 관리부의 구성도이다.
도 5는 일 실시예에 의한 블록 속성을 설명하기 위한 도면이다.
도 6은 일 실시예에 의한 블록의 수명 관리 개념을 설명하기 위한 도면이다.
도 7은 일 실시예에 의한 블록 관리 개념을 설명하기 위한 도면이다.
도 8 및 도 9는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 11 및 도 12는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 13은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 14는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(100)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 저장부(120)와 통신하도록 구성되며, 호스트 장치의 요청에 응답하여 호스트로부터 전송되는 데이터를 저장부(120)에 라이트하거나 저장부(120)에서 리드한 데이터를 호스트 장치로 전송할 수 있다. 컨트롤러(110)는 호스트 장치와 무관하게 저장부(120)를 관리하기 위한 다양한 동작을 제어할 수 있다.
저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 일 실시예에서, 저장부(120)는 복수의 비휘발성 메모리 장치(NVM, 120-1, 120-2, 120-3, 120-4, …)를 포함할 수 있다.
각 비휘발성 메모리 장치(NVM, 120-1, 120-2, 120-3, 120-4, …)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 각각의 다이, 칩, 또는 패키지들은 복수의 메모리 블록을 포함할 수 있다.
저장부(120)를 구성하는 메모리 셀들은 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 멀티 레벨링 기술에 의해 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
멀티 레벨링 기술이란 하나의 플래시 메모리 셀에 복수 비트의 데이터를 저장하는 기술이다. 멀티 레벨링 기술에 의해 SLC로부터, 셀당 2비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 셀당 3비트의 데이터를 저장하는 트리플 레벨 셀(Triple-Level Cell; TLC)을 거쳐 셀당 4비트의 데이터를 저장하는 쿼드 레벨 셀(Quad-Level Cell; QLC)로 발전한 XLC 셀이 상용화되었다. 단위 셀에 저장할 수 있는 비트 수가 증가하면서 동일한 제조 비용으로 플래시 메모리의 용량을 증가시킬 수 있다.
XLC 셀을 채용하면 SLC셀을 채용한 경우에 비하여 저장부의 용량을 2(X-1)배 증가시킬 수 있다. 하지만 XLC셀은 SLC 대비 상대적으로 낮은 성능과 수명의 한계를 갖는 것으로 알려져 있다. XLC셀의 수명은 저장 가능한 비트 수에 반비례할 수 있다.
저장부(120)는 출하 당시 셀당 저장 가능한 비트 수, 즉 데이터 저장 방식을 의미하는 "저장 모드"가 결정되어 있을 수 있다.
컨트롤러(110)는 블록 관리부(210) 및 블록 할당부(220)를 포함할 수 있다.
블록 관리부(210)는 저장부(120)를 구성하는 복수의 메모리 블록 각각의 물리 어드레스를 비롯한 사용 상태를 관리할 수 있다.
저장부(120)를 구성하는 메모리 블록의 상태가 변화됨에 따라, 예를 들어 블록이 해제됨에 따라, 블록 관리부(210)는 해제된 메모리 블록의 수명을 체크할 수 있다. 만약 특정 메모리 블록의 수명이 기 설정된 임계치에 도달하였다면 블록 관리부(210)는 해당 메모리 블록의 저장 모드를 변경할 수 있다. 일 실시예에서, 메모리 블록이 해제되었다는 것은 해당 메모리 블록 내의 모든 데이터가 무효화(Invalid)되어 가용 블록으로 등록되는 것을 의미할 수 있다.
일 실시예에서, 블록 관리부(210)는 수명이 임계치에 도달한 메모리 블록의 저장 모드를 현재보다 적은 비트 수의 데이터를 저장하는 낮은 레벨의 저장 모드로 변경할 수 있다. 예를 들어, 저장부(120)현재 저장 모드가 X비트의 데이터를 저장할 수 있는 XLC 저장 모드인 경우, 수명 한계에 다다른 메모리 블록은 XLC보다 낮은 레벨, 예를 들어 (X-I)비트(I는 X보다 작은 자연수)의 데이터를 저장할 수 있는 저장 모드로 변경할 수 있다.
블록 관리부(210)는 저장 모드가 변경된 메모리 블록들을 모드변경 블록 리스트로 관리할 수 있다
수명 한계에 도달한 메모리 블록의 모드가 변경됨에 따라 저장부(120)의 전체 용량이 변화되며, 블록 관리부(210)는 저장부(120)의 변경된 용량을 산출하고 호스트 장치로 통지할 수 있다. 이에 따라, 호스트 장치는 데이터 저장 장치(100)에서 제공 가능한 용량을 조정할 수 있다.
블록 할당부(220)는 호스트의 라이트 요청 또는 저장부(120)의 백그라운드 동작 등에 의해 블록을 할당해야 하는 이벤트가 발생하는 경우, 할당할 블록이 모드변경 블록 리스트에 포함되는지 확인할 수 있다. 그리고, 할당할 블록의 모드 변경 여부에 따라 처리할 데이터의 사이즈에 맞는 메모리 블록을 할당할 수 있다.
일 실시예에서, 블록 할당 이벤트는 호스트의 라이트 요청 또는 백그라운드 동작을 처리하기 위한 오픈 블럭을 할당하는 이벤트, 또는 오픈 블럭이 존재하지 않는 경우 프리 블럭 중 하나를 오픈하여 할당하는 이벤트일 수 있다.
도 2는 일 실시예에 의한 저장부의 구성도이다.
도 2를 참조하면, 저장부(120)를 구성하는 각 비휘발성 메모리 장치(120-i)는 복수의 다이(DIE0, DIE1, …)를 포함할 수 있다. 각 다이(DIE0, DIE1, …)는 복수의 플래인(PLANE00, PLANE01, PLANE10, PLANE11)을 포함할 수 있다. 각각의 플래인(PLANE00, PLANE01, PLANE10, PLANE11)은 복수의 메모리 블록(BLOCK000~BLOCK00N, BLOCK010~BLOCK01N, BLOCK100~BLOCK10N, BLOCK110~BLOCK11N)을 포함할 수 있다.
복수의 메모리 블록(BLOCK000~BLOCK00N, BLOCK010~BLOCK01N, BLOCK100~BLOCK10N, BLOCK110~BLOCK11N) 각각은 복수의 페이지들, 예를 들어 2M개의 페이지들을 포함할 수 있다.
복수의 메모리 다이(DIE0,DIE1, …)에 포함된 복수의 플래인(PLANE00, PLANE01, PLANE10, PLANE11)은 각각의 채널(CH0, CH1) 및 복수의 경로(WAY0~WAY1)를 통해 데이터를 입출력할 수 있다. 도 2에는 한 개의 채널을 두 개의 경로가 공유하는 것을 예시하였으나 이에 한정되는 것은 아니다.
도 3은 일 실시예에 의한 컨트롤러의 구성도이다.
도 3을 참조하면, 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 인터페이스(117), 블록 관리부(210) 및 블록 할당부(220)를 포함할 수 있다.
프로세서(111)는 컨트롤러(110)가 저장부(120)를 관리하기 위한 다양한 기능을 제공할 수 있다. 일 실시예에서, 프로세서(111)는 호스트 인터페이스(113) 및 메모리 인터페이스(117)를 제어하여 호스트(10)로부터 제공되는 라이트 또는 리드 명령이 처리되도록 할 수 있다. 프로세서(111)는 하드웨어 및 하드웨어에서 실행하도록 구성된 소프트웨어를 포함하는 마이크로 프로세서, 또는 중앙 처리 장치(CPU)일 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153), 메모리 인터페이스(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 다양한 기능을 포함하는 플래시 변환계층(FTL; Flash Translation Layer)의 기능을 수행할 수 있도록 하드웨어 및 하드웨어에서 실행되는 소프트웨어가 결합된 형태로 구성될 수 있다.
FTL은 가비지 콜렉션, 주소맵핑, 웨어레벨링 등의 기능을 제공하기 위한 요소, 저장부(120)을 구성하는 복수의 메모리 블록 각각의 속성을 관리하기 위한 요소 및 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하기 위한 ECC(Error Check and Correction) 요소를 포함할 수 있다.
호스트 인터페이스(113)는 호스트(10)와 데이터 저장 장치(100) 간의 인터페이스를 제공할 수 있다. 호스트 인터페이스(113)는 호스트(10)로부터 커맨드 및 클럭신호를 수신하고 커맨드를 저장 및 스케쥴링하여 프로세서(111)로 제공할 수 있고, 프로세서(111)의 제어에 따라 호스트(10)로부터 제공되는 라이트 데이터를 메모리 인터페이스(117)로 제공하거나, 저장부(120)로부터 메모리 인터페이스(117)를 통해 제공된 데이터를 호스트(10)로 제공할 수 있다.
특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
메모리 인터페이스(117)는 프로세서(111)의 제어에 따라 호스트 인터페이스(113)로부터 제공된 데이터를 저장부(120)로 전송하거나, 저장부(120)에서 리드한 데이터를 전달받아 호스트 인터페이스(113)로 제공할 수 있다. 이를 위해, 메모리 인터페이스(117)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
블록 관리부(210)는 예를 들어 도 4와 같이 속성 관리부(211), 수명 확인부(213), 모드 변경부(215), 용량 변경부(217) 및 통지부(219)를 포함할 수 있다.
속성 관리부(211)는 저장부(120)를 구성하는 복수의 메모리 블록 각각의 물리 어드레스를 비롯한 사용 상태를 관리할 수 있다.
도 5는 일 실시예에 의한 블록 속성을 설명하기 위한 도면이다.
도 5를 참조하면, 블록 속성(2110)은 물리 어드레스에 대응하는 소거 횟수, 기록 횟수, 사용 상태 및 저장 모드를 포함할 수 있다.
소거 횟수 및 기록 횟수는 각 메모리 블록에 대한 소거 또는 기록 동작이 이루어질 때 갱신될 수 있다. 블록의 소거 횟수 또는 기록 횟수로 규정되는 재기록 횟수(W(Write)/E(Erase) 횟수)가 증가함에 따라 메모리 셀에 가해지는 전기적 스트레스가 가중된다. 일정 횟수 이상 소거 또는 재기록된 메모리 셀은 물리적으로 더 이상 사용할 수 없는 상태가 된다. 그러므로, 메모리 셀 및 이를 포함하는 메모리 블록은 한정된 소거 횟수 또는 재기록 횟수를 가지며, 이에 기초하여 메모리 블록의 수명을 판단할 수 있다.
사용 상태란 메모리 블록의 할당 여부를 나타내는 정보일 수 있다.
저장 모드는 해당 메모리 블록의 현재 저장 모드, 즉 해당 메모리 블록이 몇 비트의 데이터를 저장하도록 설정되었는지를 나타내는 정보일 수 있다.
수명 확인부(213)는 메모리 블록의 사용 상태가 변경되는 경우 해당 메모리 블록의 수명을 확인할 수 있다. 일 실시예에서, 수명 확인부(213)는 할당되었던 블록이 해제된 경우 수명을 확인하도록 구성될 수 있다.
사용 상태가 변경된 메모리 블록의 수명이 기 설정된 임계치에 도달하였다면, 모드 변경부(215)는 해당 메모리 블록의 저장 모드를 변경할 수 있다.
일 실시예에서, 수명 확인부(213)는 해제된 블록의 소거 횟수, 또는 재기록 횟수와 기 설정된 임계치에 기초하여 수명을 판단할 수 있다.
도 6은 일 실시예에 의한 블록의 수명 관리 개념을 설명하기 위한 도면이다.
도 6을 참조하면, 모드 변경부(215)는 저장부(120)의 저장 모드를 복수의 모드(모드1, 모드2, 모드3, 모드4)으로 관리할 수 있다. 일 실시예에서, 모드1은 QLC 저장 모드일 수 있고, 모드2는 TLC 저장 모드일 수 있으며, 모드3은 MLC 저장 모드일 수 있고, 모드 4는 SLC 저장 모드일 수 있으나 이에 한정되는 것은 아니다.
모드 변경부(215)는 또한 블록의 수명을 판단하기 위하여, 저장 모드별 소거 횟수 또는 재기록 횟수에 기초하여 설정된 복수의 임계치(TH1, TH2, TH3)를 관리할 수 있다.
제 1 임계치(TH1)는 QLC 저장 모드(모드1)의 메모리 블록을 더 이상 QLC로 동작시키지 않고 TLC 이하의 낮은 레벨로 동작시키기 위한 임계치일 수 있다.
제 2 임계치(TH2)는 TLC 저장 모드(모드2)의 메모리 블록을 더 이상 TLC로 동작시키지 않고 MLC 이하의 낮은 레벨로 동작시키기 위한 임계치일 수 있다.
제 3 임계치(TH3)는 MLC 저장 모드(모드3)의 메모리 블록을 더 이상 MLC로 동작시키기 않고 SLC로 동작시키기 위한 임계치일 수 있다.
도 6과 같은 룩업 테이블(2130)을 블록 관리부(210)에 저장하여 두고, 수명 확인부(213)는 해제된 블록의 현재 저장 모드에 따라 기 설정된 임계치를 참조하여, 해당 블록의 수명을 확인할 수 있다. 일 실시예에서, 수명 확인부(213)는 특정 저장 모드로 동작하는 해제된 블록의 소거 횟수 또는 재기록 횟수가 기 설정된 임계치에 도달하였는지 확인하여, 해당 블록의 수명을 확인할 수 있다.
모드 변경부(215)는 수명이 임계치에 도달한 메모리 블록의 현재 저장 모드가 Y비트의 데이터를 저장할 수 있는 XLC 저장 모드인 경우, XLC보다 낮은 레벨, 예를 들어 (X-I)비트(I는 X보다 작은 자연수)의 데이터를 저장할 수 있는 저장 모드로 변경할 수 있다.
일 실시예에서, 모드 변경부(215)는 저장 모드가 변경된 메모리 블록들을 별도의 모드변경 블록 리스트로 관리할 수 있다
도 7은 일 실시예에 의한 블록 관리 개념을 설명하기 위한 도면이다.
모드변경 블록 리스트(2150)는 수명이 임계치에 도달하여 저장모드가 변경된 메모리 블록의 어드레스(ADD)를 저장할 수 있다.
모드변경 블록 리스트(2150)에는 변경된 저장 모드 별로 블록 풀(BLK POOL[0:n])을 구성할 수 있다.
일 실시예에서, 제 1 블록 풀(BLK POOL[0])은 저장 모드가 모드2로 변경된 메모리 블록들의 어드레스(ADD)를 관리할 수 있다. 제 2 블록 풀(BLK POOL[1])은 저장 모드가 모드3으로 변경된 메모리 블록들의 어드레스(ADD)를 관리할 수 있다. 제 3 블록 풀(BLK POOL[2])은 저장 모드가 모드4로 변경된 메모리 블록들의 어드레스(ADD)를 관리할 수 있다.
가능한 저장 모드의 수에 다라 블록 풀의 개수가 가변될 수 있음은 물론이다.
수명 한계에 도달한 메모리 블록의 저장 모드가 변경됨에 따라 저장부(120)의 전체 용량이 변화되며 용량 변경부(217)는 저장부(120)의 변경된 용량을 산출할 수 있다.
일 실시예에서, 단위 메모리 셀의 용량은 셀당 저장 가능한 비트 수를 K라 할 때, 2(K-1)이며, 각 메모리 블록을 구성하는 페이지의 수, 각 페이지에 포함되는 셀의 수에 따라 저장 모드가 변경된 메모리 블록의 용량을 계산할 수 있고, 이에 기초하여 저장부(120)의 전체 용량을 산출할 수 있다.
통지부(219)는 용량 변경부(217)에서 산출한 변경된 용량을 호스트 장치로 통지할 수 있다. 이에 따라, 호스트 장치는 데이터 저장 장치(100)에서 제공 가능한 용량을 조정할 수 있다.
다시 도 3을 참조하면, 블록 할당부(220)는 호스트의 요청 또는 저장부(120)의 백그라운드 동작 등에 의해 블록을 할당해야 하는 이벤트가 발생하는 경우, 할당할 블록이 모드변경 블록 리스트에 포함되는지 확인할 수 있다. 그리고, 할당할 블록의 모드 변경 여부에 따라 처리할 데이터의 사이즈에 맞는 메모리 블록을 할당할 수 있다.
일 실시예에서, 블록 할당 이벤트는 호스트 장치의 라이트 요청에 응답하여 발생할 수 있다.
일 실시예에서, 블록 할당 이벤트는 데이터 저장 장치(10) 자체의 가비지 콜렉션, 리드 리클레임, 리드 리트라이, 마이그레이션 등의 백그라운드 동작에 응답하여 발생할 수 있다.
도 8 및 도 9는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 일 실시예에 의한 블록 관리 방법을 설명하기 위한 흐름도이다.
블록 관리부(210)는 데이터 저장 장치(100)의 동작 중 블록의 속성이 변화되는지 모니터링할 수 있다(S101).
블록의 상태 변화 모니터링 중, 예를 들어 특정 블록이 해제된 경우, 블록 관리부(210)는 해제된 블록의 수명이 임계치에 도달하였는지 판단할 수 있다(S103).
일 실시예에서, 블록 관리부(210)는 해제된 블록의 소거 횟수, 또는 재기록 횟수가 기 설정된 임계치를 초과하는지 확인할 수 있다.
단계 S103의 확인 결과 해제된 블록의 수명이 임계치에 도달하지 않은 경우에는(S103:N) 블록의 상태를 계속해서 모니터링한다(S101).
한편, 해제된 블록의 수명이 임계치에 도달한 경우(S103:Y), 블록 관리부(210)는 해당 메모리 블록의 수명 및 임계치에 기초하여 저장모드를 변경할 수 있다(S105).
일 실시예에서, 도 6과 같이 저장모드별로 임계치를 설정하여 두고, 해제된 블록의 소거 또는 재기록 횟수보다 큰 임계치가 설정된 저장모드로 변경할 수 있다.
저장모드가 변경된 메모리 블록은 변경된 저장모드에 대응하는 모드변경 블록 리스트에 등록할 수 있다(S107).
저장모드가 변경되어 셀당 저장 가능한 비트 수가 변경되고 이는 저장부(120)의 용량을 변화시키므로, 블록 관리부(210)는 변경된 저장모드에 따른 용량을 산출하고(S109), 이를 호스트 장치로 통보할 수 있다(S111).
도 9는 일 실시예에 의한 블록 할당 방법을 설명하기 위한 흐름도이다.
블록 할당 이벤트는 호스트 장치의 요청 또는 백그라운드 동작에 응답하여 발생할 수 있다(S201).
블록 할당부(220)는 블록 할당 이벤트에 대응하여 할당할 블록이 모드변경 블록 리스트에 등록된 메모리 블록인지 확인할 수 있다(S203).
모드변경 블록 리스트에 등록된 메모리 블록의 경우 출하 당시보다 저장 용량이 감소하였을 것이므로, 블록 할당부(220)는 메모리 블록의 변경된 용량 및 처리할 데이터의 사이즈에 기초하여 블록을 할당할 수 있다(S205).
모드변경 블록 리스트에 등록되지 않은, 즉 출하 당시의 용량을 갖는 메모리 블록의 경우에는 용량이 변경되지 않았으므로, 블록 할당부(220)는 원래의 저장 용량 및 처리할 데이터의 사이즈에 기초하여 블록을 할당할 수 있다(S207).
블록이 할당된 후에는 블록 할당 이벤트를 발생시킨 요청을 처리할 수 있다(S209).
본 기술에 의하면, 수명이 한계에 다다른 메모리 블록에 가해지는 전기적 스트레스를 저감시켜 저장부(120), 나아가 데이터 저장 장치(100)의 수명을 연장시킬 수 있고 신뢰성을 강화할 수 있다.
그리고, 저장모드가 변경된 메모리 블록을 별도의 블록 풀로 관리하여, 저장모드 변경에 따른 용량 변화에 유연하게 대처할 수 있다.
도 10은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 10을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블록들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 11 및 도 12는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 12를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 13은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 13을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 10의 데이터 저장 장치(1200), 도 11의 메모리 시스템(3200), 도 12의 메모리 시스템(4200)으로 구성될 수 있다.
도 14는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 14를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블록(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블록(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블록(330)은 저장 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블록(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블록(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
210 : 블록 관리부
220 : 블록 할당부

Claims (21)

  1. 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되며, 단위 메모리 셀당 저장 가능한 데이터의 비트 수에 따라 저장 모드가 결정되는 저장부; 및
    상기 저장부와 통신하며, 수명이 기 설정된 임계치에 도달한 메모리 블록의 저장 모드를 변경하고, 상기 저장 모드가 변경된 메모리 블록을 모드변경 블록 리스트에 등록하며, 블록 할당 이벤트 발생시 할당할 메모리 블록이 상기 모드변경 블록 리스트에 등록된 메모리 블록인지 여부에 따라 상기 할당할 메모리 블록의 용량을 산출하고, 상기 산출된 용량 및 처리할 데이터의 사이즈에 따라 상기 메모리 블록을 할당하는 컨트롤러;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 단위 메모리 셀당 저장 가능한 데이터의 비트 수를 감소시키도록 상기 저장 모드를 변경하는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는 상기 저장 모드 변경에 따른 상기 저장부의 용량을 산출하고, 산출된 용량을 호스트 장치로 통지하도록 구성되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러는 블록이 해제됨에 따라, 상기 해제된 블록의 상기 수명을 체크하고 상기 저장 모드를 변경하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 블록 할당 이벤트는, 호스트의 라이트 요청 또는 상기 컨트롤러의 백그라운드 동작을 처리하기 위해 오픈 블럭을 할당하는 이벤트, 또는 오픈 블럭이 존재하지 않는 경우 프리 블럭 중 하나를 오픈하여 할당하는 이벤트를 포함하는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 수명은 상기 메모리 블록의 소거 횟수 또는 재기록 횟수에 기초하여 결정되는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 컨트롤러는 복수의 저장모드 및 상기 복수의 저장모드 각각에 대하여 상기 메모리 블록의 소거 횟수 또는 재기록 횟수에 기초하여 설정되는 임계치를 저장하도록 구성되는 데이터 저장 장치.
  8. 제 7 항에 있어서,
    상기 복수의 저장 모드는, 상기 단위 메모리 셀당 4비트의 데이터를 저장하는 제 1 모드, 상기 단위 메모리 셀당 3비트의 데이터를 저장하는 제 2 모드, 상기 단위 메모리 셀당 2비트의 데이터를 저장하는 제 3 모드 및 상기 단위 메모리 셀당 1비트의 데이터를 저장하는 제 4 모드를 포함하도록 구성되는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 임계치는, 상기 제 1 모드의 메모리 블록을 상기 제 1 모드로 동작시키지 않고 상기 제 2 모드로 동작시키기 위한 제 1 임계치, 또는 상기 제 3 모드로 동작시키기 위한 제 2 임계치, 또는 상기 제 4 모드로 동작시키기 위한 제 3 임계치를 포함하도록 구성되는 데이터 저장 장치.
  10. 제 8 항에 있어서,
    상기 임계치는, 상기 제 2 모드의 메모리 블록을 상기 제 2 모드로 동작시키지 않고 상기 제 3 모드로 동작시키기 위한 제 2 임계치, 또는 상기 제 4 모드로 동작시키기 위한 제 3 임계치를 포함하도록 구성되는 데이터 저장 장치.
  11. 제 8 항에 있어서,
    상기 임계치는, 상기 제 3 모드의 메모리 블록을 상기 제 3 모드로 동작시키지 않고 상기 제 4 모드로 동작시키기 위한 제 3 임계치를 포함하도록 구성되는 데이터 저장 장치.
  12. 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되고, 단위 메모리 셀당 저장 가능한 데이터의 비트 수에 따라 저장 모드가 결정되는 저장부 및, 상기 저장부와 통신하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가, 수명이 기 설정된 임계치에 도달한 메모리 블록을 검출하는 단계;
    상기 컨트롤러가, 상기 검출한 메모리 블록의 저장 모드를 변경하는 단계;
    상기 컨트롤러가, 상기 저장 모드가 변경된 메모리 블록을 모드변경 블록 리스트에 등록하는 단계; 및
    블록 할당 이벤트 발생시 상기 컨트롤러가, 할당할 메모리 블록이 상기 모드변경 블록 리스트에 등록된 메모리 블록인지 여부 및 처리할 데이터의 사이즈에 따라 상기 메모리 블록을 할당하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 저장 모드를 변경하는 단계는 상기 단위 메모리 셀당 저장 가능한 데이터의 비트 수를 감소시키도록 상기 저장 모드를 변경하는 단계인 데이터 저장 장치의 동작 방법.
  14. 제 12 항에 있어서,
    상기 컨트롤러가, 상기 저장 모드 변경에 따른 상기 저장부의 용량을 산출하고, 산출된 용량을 호스트 장치로 통지하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 검출하는 단계는, 블록이 해제됨에 따라, 상기 해제된 블록의 상기 수명을 체크하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  16. 제 12 항에 있어서,
    상기 블록 할당 이벤트는, 호스트의 라이트 요청 또는 상기 컨트롤러의 백그라운드 동작을 처리하기 위해 오픈 블럭을 할당하는 이벤트, 또는 오픈 블럭이 존재하지 않는 경우 프리 블럭 중 하나를 오픈하여 할당하는 이벤트를 포함하는 데이터 저장 장치의 동작 방법.
  17. 제 12 항에 있어서,
    상기 수명은 상기 메모리 블록의 소거 횟수 또는 재기록 횟수에 기초하여 결정되는 데이터 저장 장치의 동작 방법.
  18. 제 12 항에 있어서,
    상기 컨트롤러는 복수의 저장모드 및 상기 복수의 저장모드 각각에 대하여 상기 메모리 블록의 소거 횟수 또는 재기록 횟수에 기초하여 설정되는 임계치를 저장하도록 구성되는 데이터 저장 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 복수의 저장 모드는, 상기 단위 메모리 셀당 4비트의 데이터를 저장하는 제 1 모드, 상기 단위 메모리 셀당 3비트의 데이터를 저장하는 제 2 모드, 상기 단위 메모리 셀당 2비트의 데이터를 저장하는 제 3 모드 및 상기 단위 메모리 셀당 1비트의 데이터를 저장하는 제 4 모드를 포함하고,
    상기 임계치는, 상기 제 1 모드의 메모리 블록을 상기 제 1 모드로 동작시키지 않고 상기 제 2 모드로 동작시키기 위한 제 1 임계치, 또는 상기 제 3 모드로 동작시키기 위한 제 2 임계치, 또는 상기 제 4 모드로 동작시키기 위한 제 3 임계치를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 복수의 저장 모드는, 상기 단위 메모리 셀당 4비트의 데이터를 저장하는 제 1 모드, 상기 단위 메모리 셀당 3비트의 데이터를 저장하는 제 2 모드, 상기 단위 메모리 셀당 2비트의 데이터를 저장하는 제 3 모드 및 상기 단위 메모리 셀당 1비트의 데이터를 저장하는 제 4 모드를 포함하고,
    상기 임계치는, 상기 제 2 모드의 메모리 블록을 상기 제 2 모드로 동작시키지 않고 상기 제 3 모드로 동작시키기 위한 제 2 임계치, 또는 상기 제 4 모드로 동작시키기 위한 제 3 임계치를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  21. 제 18 항에 있어서,
    상기 복수의 저장 모드는, 상기 단위 메모리 셀당 4비트의 데이터를 저장하는 제 1 모드, 상기 단위 메모리 셀당 3비트의 데이터를 저장하는 제 2 모드, 상기 단위 메모리 셀당 2비트의 데이터를 저장하는 제 3 모드 및 상기 단위 메모리 셀당 1비트의 데이터를 저장하는 제 4 모드를 포함하고,
    상기 임계치는, 상기 제 3 모드의 메모리 블록을 상기 제 3 모드로 동작시키지 않고 상기 제 4 모드로 동작시키기 위한 제 3 임계치를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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