CN111723023A - 存储器系统、计算设备及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统、计算设备及其操作方法。存储器系统可以包括存储装置和控制器。存储装置可以包括非易失性存储器装置。控制器可以包括装置存储器。控制器可以根据主机装置的请求控制非易失性存储器装置的操作，其中控制器包括映射数据管理电路，该映射数据管理电路被配置为：高速缓存存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；在一个或多个高速缓存的段之中，检测其中参考计数大于预定计数的上传目标段，并且当在第一映射段组内检测到预定数量或更大数量的上传目标段时，将预定数量或更大数量的上传目标段传送到主机装置。

Description

存储器系统、计算设备及其操作方法
相关申请的交叉引用
本申请要求于2019年3月18日提交的申请号为10-2019-0030315的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例可总体涉及一种半导体集成装置，更具体地，涉及一种存储器系统、计算设备及其操作方法。
背景技术
存储装置可以根据与存储装置电连接的主机装置的请求执行用于输入或输出数据的操作。存储装置可以使用各种类型的存储介质来存储数据。
用于使存储装置与主机装置同步所需的映射数据可以是用于存储主机装置中使用的逻辑地址和存储装置中使用的物理地址之间的映射关系的数据。
通常可以在存储装置中管理映射数据。为了提高响应速度，可以考虑用于在主机装置的存储器中上传(高速缓存)映射数据的技术。
但是，存储装置中的映射数据存储区域可能与主机装置中的映射数据存储区域不一致。例如，存储装置中的映射数据存储区域的大小可以与主机装置中的映射数据存储区域的大小不同。因此，可能需要有效地同步映射数据。
发明内容
在本公开的示例实施例中，一种存储器系统可以包括存储装置和控制器。存储装置可以包括非易失性存储器装置。控制器可以包括装置存储器。控制器可以根据主机装置的请求来控制非易失性存储器装置的操作，其中控制器包括映射数据管理电路，该映射数据管理电路被配置为：高速缓存存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；在一个或多个高速缓存的段之中，检测其中参考计数大于预定计数的上传目标段；并且当在第一映射段组内检测到预定数量或更大数量的上传目标段时，将预定数量或更大数量的上传目标段传送到主机装置。
在本公开的示例实施例中，一种计算设备可以包括主机装置和数据存储装置。主机装置可以包括主机存储器。数据存储装置可以包括控制器和存储装置。控制器可以与主机装置通信并且包括装置存储器，存储装置包括非易失性存储器装置，其中控制器包括映射数据管理电路，该映射数据管理电路被配置为：高速缓存存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；在高速缓存的段之中，检测参考计数大于预定计数的上传目标段；并且当在第一映射段组内检测到预定数量或更大数量的上传目标段时，将预定数量或更大数量的上传目标段传送到主机装置。
在本公开的示例实施例中，提供一种操作存储器系统的方法，该存储器系统可以包括存储装置和控制器。存储装置可以包括非易失性存储器装置。控制器可以包括装置存储器。控制器可以根据主机装置的请求来控制非易失性存储器装置的操作。控制器：通过控制器高速缓存存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；通过控制器检测参考计数大于预定计数的一个或多个高速缓存段之中的上传目标段；并且当在第一映射段组内检测到预定数量或更大数量的上传目标段时，通过控制器将预定数量或更大数量的上传目标段传送到主机装置。
在本公开的示例实施例中，提供一种控制器的操作方法，该操作方法包括：将存储器装置中存储的第一组和第二组映射段的一个或多个映射段高速缓存在控制器高速缓存存储器中；在高速缓存的映射段之中，检测高速缓存命中大于阈值的目标映射段；当第一组的至少一个映射段被高速缓存在主机高速缓存存储器中时，将第一组的目标映射段高速缓存在主机高速缓存存储器中；当第二组的任意映射段未高速缓存在主机高速缓存存储器中时，将预定数量的第二组的目标映射段高速缓存在主机高速缓存存储器中，其中控制器高速缓存存储器包括在控制器中并且主机高速缓存存储器包括在主机中，并且其中主机通过参考在主机高速缓存存储器中高速缓存的映射段来向控制器提供指示存储器装置内的存储位置的物理地址。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开主题的以上和其他方面、特征和优点，其中：
图1是示出根据示例实施例的存储器系统的框图；
图2是示出根据示例实施例的计算设备的框图；
图3是示出根据示例实施例的用于管理存储器系统的映射数据的操作的视图；
图4是示出根据示例实施例的操作存储器系统的方法的流程图；
图5是示出根据示例实施例的操作存储器系统的方法的视图；
图6是示出根据示例实施例的操作存储器系统的方法的流程图；
图7是示出根据示例实施例的操作存储器系统的方法的视图；
图8是示出根据实施例的数据存储系统的示图；
图9和图10是示出根据实施例的数据处理系统的示图；
图11是示出根据实施例的包括数据存储装置的网络系统的示图；以及
图12是示出根据实施例的数据存储装置中包括的非易失性存储器装置的框图。
具体实施方式
将参照附图更详细地描述本发明的各个实施例。附图是各个实施例(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于在此示出的特定结构和形状，而是可以包括不脱离所附权利要求书所限定的本发明的精神和范围的配置和形状方面的偏差。
本文参照本发明的理想实施例的截面图和/或平面图来描述本发明。然而，本发明的实施例不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施例，但是本领域普通技术人员将理解的是，在不脱离本发明的原理和精神的情况下可以对这些实施例进行改变。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统100可以包括控制器110和存储装置120。
控制器110可以包括处理器111、主机接口113、ROM 1151、RAM 1153、存储器接口117和映射数据管理电路119。
如本公开中所使用的，术语“电路”可以指适用的并且取决于设计的电路和软件(和/或固件)的组合，并且还将涵盖仅一个处理器(或多个处理器)或处理器的一部分及其(或它们)随附的软件和/或固件的实施方式。
处理器111可以将关于存储装置120的数据的读取操作和写入操作所需的各种类型的控制信息传送到主机接口113、RAM 1153和存储器接口117。例如，处理器111可以从存储装置120读取为存储器系统100的各种操作提供的固件或软件代码。处理器111可以将所读取的固件或软件代码加载到RAM 1153中。处理器111可以解释并执行所加载的固件和软件代码，以控制存储器系统100的操作。
例如，处理器111可以具有诸如垃圾收集、地址映射、用于管理存储装置120的损耗均衡的闪存转换层(FTL)功能，用于检测和校正从存储装置120读取的数据中的错误的功能。
主机接口113可以提供通信通道，根据处理器111的控制用于从主机装置(例如，图2所示的主机装置10)接收命令、地址、数据和时钟信号，并且用于控制数据的输入/输出操作。主机接口113可以在主机装置和存储装置120之间提供物理连接。主机接口可以与对应于主机装置的总线格式的存储装置120接口连接。主机装置的总线格式可以包括诸如以下的标准接口协议中的至少一种：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)、通用闪存(UFS)等。
ROM 1151可以存储控制器110的操作所需的程序代码，诸如固件或软件，以及程序代码使用的代码数据。
RAM 1153可以临时存储控制器110的操作所需的数据、控制器110生成的数据以及在主机装置和存储装置120之间传送的数据。
处理器111可以在启动操作期间将存储装置120或ROM 1151中的启动代码加载到RAM 1153中，以控制存储器系统100的启动操作。
存储器接口117可以提供用于在控制器110和存储装置120之间传送信号的通信通道。存储器接口117可以根据处理器111的控制将临时存储在RAM 1153或缓冲存储器中的数据写入存储装置120中。存储器接口117可以将读取的数据传送到RAM 1153或缓冲存储器。读取的数据可以被临时存储在RAM 1153或缓冲存储器中。
存储装置120可以包括诸如电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、自旋转移力矩磁性RAM(STT-MRAM)等的存储器装置。存储装置120可以包括多个管芯(管芯0至管芯n)、多个芯片或多个封装。存储装置120可以包括用于将一位数据存储在一个存储器单元中的单层单元，或者用于将多位数据存储在一个存储器单元中的多层单元。
控制器110可以管理用于管理存储装置120所需的各种元数据。元数据可以存储在存储装置120中。当元数据可能是必要的时，控制器110可以从存储装置120读取和使用元数据。
在示例实施例中，元数据可以包括映射数据MAP。映射数据MAP可以存储在存储装置120的映射数据区域121中。映射数据MAP可以由控制器110的处理器111或映射数据管理电路119管理。
映射数据MAP可以包括存储装置120中的存储空间的物理地址和由主机装置提供给存储器系统100的逻辑地址之间的映射信息。映射数据管理电路119可以在存储装置120的元数据区域121中存储的映射数据MAP之中，将映射数据高速缓存到控制器110的装置存储器1155(例如，RAM 1153或缓冲存储器)上作为映射高速缓存数据C_MAP。高速缓存的映射数据可以包括在主机装置的请求中，或者可能是执行存储器系统100的后台操作所需要的。
例如，装置存储器1155可以是静态随机存取存储器(SRAM)。当映射数据MAP可以在执行根据主机装置的请求的操作或后台操作中进行更新时，映射数据管理电路119可以将所更新的映射数据反映在存储装置120上。
映射数据管理电路119可以将全部或部分映射数据MAP传送到主机装置100。主机装置可以将从存储器系统100传送的全部或部分映射数据MAP作为主机映射高速缓存数据H_MAP进行高速缓存。因此，主机装置可以通过参考主机映射高速缓存数据H_MAP向存储器系统100传送包括物理地址的读取请求。通过包括物理地址的读取请求，存储器系统100的控制器110可以不执行地址转换操作或从存储装置120读取映射数据MAP的读取操作。因此，可以减少存储器系统100用于处理主机装置的请求的时间，以提高计算设备1的操作速度。
在示例实施例中，映射数据管理电路119可以将逻辑地址LBA分类为多个逻辑地址组LBAG。然后，映射数据管理电路119可以将每个逻辑地址组LBAG划分为多个段
Figure BDA0002239523830000071
Figure BDA0002239523830000072
每个段可以包括多条信息，每条信息表示逻辑地址LBA和物理地址PBA之间的映射关系，相应的物理存储空间中的诸如顺序数据、随机数据等的数据的属性，相应的逻辑存储空间的参考计数等。
映射数据管理电路119可以在映射高速缓存数据C_MAP内检测上传目标段，上传目标段被称为(即，高速缓存命中)次数的预定计数TH2。映射数据管理电路119可以将检测到的上传目标段传送到主机装置的主机存储器13。
当上传目标段属于特定逻辑地址组LBAG并且属于特定逻辑地址组LBAG的另一段已经高速缓存在主机存储器13中时，映射数据管理电路119可以将特定逻辑地址组LBAG的上传目标段传送到主机存储器13。特定逻辑地址组LBAG的传送的上传目标段可以存储在主机区域中，在该主机区域中，特定逻辑地址组LBAG的另一些段被高速缓存在主机存储器13中。
相反，当上传目标段属于特定逻辑地址组LBAG但属于特定逻辑地址组LBAG的任意段未高速缓存在主机存储器13中时，映射数据管理电路119可以推迟传送属于特定逻辑地址组LBAG的上传目标段，直到检测到属于特定逻辑地址组LBAG的预定数量TH1或更大数量的上传目标段。
图2是示出根据示例实施例的计算设备的框图。
参照图2，计算设备1可以包括主机装置10和存储器系统100。
主机装置10可以包括处理器11和主机存储器13。
处理器11可以控制计算设备1的操作。处理器11可以是包括用于执行代码或程序中的命令的电路的基于硬件的数据处理装置。
主机存储器13可以包括与处理器11或计算设备1通信的主机装置10的主存储器。主机存储器13可以临时存储由处理器11执行和参考的代码和数据。处理器11可以执行诸如操作系统、应用程序等代码，并且使用主机存储器13处理数据。主机存储器13可以包括随机存取存储器，该随机存取存储器包括诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等易失性存储器装置，以及诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)等非易失性存储器装置。
尽管在附图中未示出，但是主机装置10可以通过用户接口与用户通信。在示例实施例中，用户接口可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器等输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)、有源矩阵OLED(AMOLED)、LED、扬声器、监视器等输出接口。
主机装置10可以进一步包括通过各种有线或无线通信协议连接在计算设备1和外部装置之间的调制解调器。
存储器系统100可包括控制器110和存储装置120。在示例实施例中，存储器系统100可以与图1中的存储器系统100基本相同。存储器系统100可以通过主机接口113与处理器11通信。主机装置10可以将长期存储所需的数据存储在存储器系统100中。存储器系统100可以存储用于驱动计算设备1的诸如启动图像、操作系统、应用程序等各种软件的源代码，以及由源代码处理的数据。
包括存储装置120中的存储空间的物理地址与主机装置10提供给存储器系统100的逻辑地址之间的映射信息的映射数据MAP可以存储在存储装置120的元数据区域121中。
控制器110可以在存储装置120的元数据区域121中存储的映射数据MAP之中，将映射数据作为映射高速缓存数据C_MAP高速缓存到控制器110的装置存储器1155上。
当执行通过主机装置10的请求的操作或后台操作中更新映射数据MAP时，控制器110可以将所更新的映射数据反映在存储装置120上。
控制器110可以将全部或部分映射数据MAP传送到主机装置10。主机装置10可以将从存储器系统100传送的映射数据MAP作为主机映射高速缓存数据H_MAP高速缓存在主机存储器13的主机映射区域131中。
因此，主机装置10可以通过参考主机存储器13中的主机映射高速缓存数据H_MAP将包括物理地址的读取请求传送到存储器系统100。因此，存储器系统100的控制器110可以跳过地址转换操作或用于从存储装置120读取映射数据MAP的读取操作。因此，可以减少存储器系统100处理主机装置10的请求的时间，以提高计算设备1的操作速度。
可以由存储器系统100或主机装置10管理高速缓存在主机存储器13中的主机映射高速缓存数据H_MAP。当主机装置10可以管理主机映射高速缓存数据H_MAP时，可以将各种存储器系统100应用于计算设备1，因为可能不需要将主机存储器13的管理权限转移到存储器系统100。
图3是示出根据示例实施例的用于管理存储器系统的映射数据的操作的视图。
参照图1至图3，控制器110、特别是映射数据管理电路119可以使用映射数据MAP来映射由逻辑地址识别的逻辑存储空间和由物理地址识别的物理存储空间。
映射数据管理电路119可以将逻辑地址LBA分类为多个逻辑地址组LBAG。索引R_Index可以分配到各个逻辑地址组LBAG。在示例实施例中，可以向其分配索引0的逻辑地址组LBAG0可以包括关于逻辑地址LBA“0000”至“0999”的映射数据。类似地，可以向其分配索引1的逻辑地址组LBAG1可以包括关于逻辑地址LBA“1000”至“1999”的映射数据。
每个逻辑地址组LBAG可以被划分为多个段
Figure BDA0002239523830000101
Figure BDA0002239523830000102
从存储装置120中的映射数据MAP中选择的映射数据可以作为映射高速缓存数据C_MAP被加载到控制器110的装置存储器1155中。为了存储映射高速缓存数据C_MAP，控制器110可以在装置存储器1155内分配具有预定大小的一个或多个装置子区域SR。单个装置子区域SR的大小可以对应于单个段的大小。因此，可以以装置存储器1155内分配的段为单位或装置子区域SR为单位，将映射高速缓存数据C_MAP高速缓存在控制器110中。
段
Figure BDA0002239523830000103
中的每一个可以包括多个条目
Figure BDA0002239523830000104
条目
Figure BDA0002239523830000105
中的每一个可以包括逻辑地址LBA、物理地址PBA以及其它信息。
控制器110可以将多个条目
Figure BDA0002239523830000106
存储为一个段。
如上所述，映射数据MAP可以包括多个条目
Figure BDA0002239523830000107
条目
Figure BDA0002239523830000108
中的每一个可以包括表示用于识别一个单元逻辑存储空间的逻辑地址LBA和用于识别一个单元物理存储空间的物理地址PBA之间的映射关系的信息，以及其它信息。其它信息可以包括相应的物理存储空间中的诸如顺序数据、随机数据等数据的属性，相应的逻辑存储空间的参考计数等。
映射数据管理电路119可以将从在控制器110的装置存储器1155中高速缓存的映射高速缓存数据C_MAP中选择的映射数据传送到主机装置10的主机存储器13。
为了将映射高速缓存数据C_MAP高速缓存在主机存储器13中，主机装置10可以在主机存储器13的主机映射区域131内分配具有预定大小的至少一个主机子区域R。在主机存储器13内分配的主机子区域R的大小可以是主机装置10的装置子区域SR的大小的Y倍。因此，当单个段作为单个装置子区域SR中的映射高速缓存数据C_MAP被高速缓存时，Y个段可以作为单个主机子区域R中的主机映射高速缓存数据H_MAP被高速缓存。在示例实施例中，属于单个逻辑地址组LBAG的至少一个段可以被高速缓存在主机存储器13内分配的单个主机子区域R中。
当检测到至少一个段作为待上传到主机装置10中的上传目标段时，主机装置10可以在主机存储器13内为上传目标段分配主机子区域R。当主机存储器13可能没有用于新上传目标段的空间时，可以释放先前为段分配的主机子区域R，并且可以为新上传目标段分配所释放的主机子区域R。主机子区域R的释放和重新分配可以根据各种方案来执行，诸如最近最少使用(LRU)方案、最不经常使用(LFU)方案等。
在示例实施例中，当单独的上传目标段被传送以高速缓存到主机装置10中时，在主机存储器13内分配主机子区域R以便存储单独的段可能造成主机存储器13的浪费。因此，当检测到预定数量TH1或更大数量的上传目标段时，可以在主机存储器13内分配主机子区域R以存储预定数量TH1或更大数量的上传目标段。
在示例实施例中，当属于特定逻辑地址组LBAG的至少一个段可以被高速缓存在主机子区域R中时，可以检测到也属于特定逻辑地址组LBAG的上传目标段。在这种情况下，上传目标段可以被传送以被高速缓存在主机子区域R中，在主机子区域R中属于特定逻辑地址组LBAG的段被高速缓存。
相反，当上传目标段属于特定逻辑地址组LBAG但属于特定逻辑地址组LBAG的任意段未高速缓存在主机装置10中时，映射数据管理电路119可以推迟向主机装置10传送单独的上传目标段，直到检测到属于特定逻辑地址组LBAG的预定数量TH1或更大数量的上传目标段。
因此，不必要的区域可能不会分配给主机存储器13。因此，所分配的区域可以有效地用于提高主机存储器13的管理效率。
图4是示出根据示例实施例的操作存储器系统的方法的流程图，以及图5是示出根据示例实施例的操作存储器系统的方法的视图。
参照图4，在步骤S101，控制器110可以对存储有映射高速缓存数据C_MAP的装置存储器1155的每个装置子区域SR中存储的对应的段的参考计数RC进行计数。
在步骤S103，控制器110可以根据计数结果，将装置子区域SR中具有预定计数TH2或更大数量的参考计数RC的段作为上传目标段进行检测。
在步骤S105，控制器110可以确定当上传目标段属于特定逻辑地址组LBAG时，是否检测到属于特定逻辑地址组LBAG的预定数量TH1或更大数量的上传目标段。
当检测到属于特定逻辑地址组LBAG的预定数量TH1或更大数量的上传目标段时(即，在步骤S105为“是”)，则在步骤S107可以将属于特定逻辑地址组LBAG的预定数量TH1或更大数量的上传目标段传送到主机装置10的主机存储器13。
主机装置10可以在主机存储器13内分配主机子区域R，以存储属于特定逻辑地址组LBAG并从控制器110传送的预定数量TH1或更大数量的上传目标段。
相反，当尚未检测到属于特定逻辑地址组LBAG的预定数量TH1或更大数量的上传目标段时(即，在步骤S105为“否”)，可以重复执行步骤S101至S105。
参照图5，在主机存储器13内分配主机子区域
Figure BDA0002239523830000121
进一步，在控制器110的装置存储器1155内分配装置子区域
Figure BDA0002239523830000122
Figure BDA0002239523830000123
因此，映射高速缓存数据C_MAP或段
Figure BDA0002239523830000124
可以分别存储在装置子区域
Figure BDA0002239523830000131
中。例如，分别存储在装置子区域
Figure BDA0002239523830000132
中的段
Figure BDA0002239523830000133
可以对应于第0逻辑地址组LBAG，并且分别存储在装置子区域
Figure BDA0002239523830000134
中的段
Figure BDA0002239523830000135
可以对应于第l逻辑地址组LBAG。
当预定数量TH1为2并且分别存储在装置子区域
Figure BDA0002239523830000136
Figure BDA0002239523830000137
中的全部段
Figure BDA0002239523830000138
Figure BDA0002239523830000139
之中属于第0逻辑地址组LBAG的段SR0_0和SR0_1被选择作为上传目标段时，主机子区域
Figure BDA00022395238300001310
中的任意一个R1可以被分配给上传目标段SR0_0和SR0_1。因此，可以将上传目标段SR0_0和SR0_1传送并高速缓存到主机子区域R1。
当仅一个段SR0_0被检测为上传目标段并且预定数量TH1为2时，可以推迟一个段SR0_0到主机存储器13的传送和高速缓存。当检测到属于第0逻辑地址组LBAG的两个段SR0_0和SR0_1(或更多个)作为上传目标段时，属于第0逻辑地址组LBAG的预定数量TH1(或更大数量)的段SR0_0和SR0_1可以被传送并高速缓存到主机存储器13以有效地使用主机存储器13。
图6是示出根据示例实施例的操作存储器系统的方法的流程图，以及图7是示出根据示例实施例的操作存储器系统的方法的视图。
参照图6，在步骤S201，控制器110可以对分别存储在装置子区域
Figure BDA00022395238300001311
中的段
Figure BDA00022395238300001312
Figure BDA00022395238300001313
的参考计数RC进行计数。
在步骤S203，控制器可以根据计数结果检测具有预定计数TH2以上的参考计数RC的上传目标段。
当没有检测到上传目标段时，在步骤S201，控制器110可以重复步骤S201和S203。
当检测到属于特定逻辑地址组LBAG的上传目标段时(在步骤S203为“是”)，在步骤S205，控制器110可以识别属于特定逻辑地址组LBAG的另一段是否已经被高速缓存到主机存储器13。
当属于特定逻辑地址组LBAG的另一段已经被高速缓存到主机存储器13时(即，在步骤S205为“是”)，在步骤S207，控制器110可以将上传目标段传送到主机存储器13。
主机装置10可以将上传目标段存储在主机子区域R中，其中属于特定逻辑地址组LBAG的另一段已经被高速缓存在主机存储器13内。
相反，当属于特定逻辑地址组LBAG的任意段尚未高速缓存在主机存储器13中时(即，在步骤S205为“否”)，可以执行图4中的步骤S105以推迟将上传目标段传送并高速缓存到主机存储器13。
参照图7，可以在主机存储器13内分配主机子区域
Figure BDA0002239523830000141
进一步，段
Figure BDA0002239523830000142
可以分别存储在装置存储器1155内分配的装置子区域
Figure BDA0002239523830000143
Figure BDA0002239523830000144
中。
分别存储在装置子区域
Figure BDA0002239523830000145
中的全部段
Figure BDA0002239523830000146
之中的属于第二逻辑地址组LBAG的段SEG2_0和SEG2_1可能已经被高速缓存到主机子区域R2中。
然后，可以将高速缓存在装置子区域SR22中并且属于第二逻辑地址组LBAG的段SEG2_2检测为参考计数RC不小于预定计数TH2的上传目标段。
因为属于第二逻辑地址组LBAG的段SEG2_0和SEG2_1已经被高速缓存在主机存储器13中，所以控制器110可以传送待高速缓存在主机存储器13的主机子区域R2中的上传目标段SEG2_2。因此，不必要的区域可能不会分配给主机存储器13。因此，可以有效地使用主机存储器13。
图8是示出根据实施例的数据存储系统1000的示图。
参照图8，数据储存器1000可以包括主机装置1100和数据存储装置1200。在实施例中，数据存储装置1200可以被配置为固态驱动器(SSD)。
数据存储装置1200可以包括控制器1210、多个非易失性存储器装置1220-0至1220-n、缓冲存储器装置1230、电源1240、信号连接器1101和电源连接器1103。
控制器1210可以控制数据存储装置1200的一般操作。控制器1210可以包括主机接口单元、控制单元、用作工作存储器的随机存取存储器、错误校正码(ECC)单元和存储器接口单元。在实施例中，控制器1210可以被配置为图1和图2中所示的控制器110。
主机装置1100可以通过信号连接器1101与数据存储装置1200交换信号。信号可以包括命令、地址、数据等。
控制器1210可以分析和处理从主机装置1100接收的信号。控制器1210可以根据用于驱动数据存储装置1200的固件或软件来控制内部功能块的操作。
缓冲存储器装置1230可以临时存储待存储在非易失性存储器装置1220-0至1220-n的至少一个中的数据。进一步，缓冲存储器装置1230可以临时存储从非易失性存储器装置1220-0至1220-n的至少一个中读取的数据。临时存储在缓冲存储器装置1230中的数据可以根据控制器1210的控制被传送到主机装置1100或非易失性存储器装置1220-0至1220-n的至少一个。
非易失性存储器装置1220-0至1220-n可以用作数据存储装置1200的存储介质。非易失性存储器装置1220-0至1220-n可以分别通过多个通道CH0至CHn与控制器1210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到每个通道的非易失性存储器装置可以与相同的信号总线和数据总线联接。
电源1240可以将通过电源连接器1103输入的电力提供给控制器1210、非易失性存储器装置1220-0至1220-n以及数据存储装置1200的缓冲存储器装置1230。电源1240可包括辅助电源。辅助电源可以提供电力以允许数据存储装置1200在发生突然电力中断时正常地终止。辅助电源可以包括足以存储所需电荷的大容量电容器。
根据主机装置1100和数据存储装置1200之间的接口方案，信号连接器1101可以被配置为各种类型的连接器中的一种或多种。
根据主机装置1100的电力供应方案，电源连接器1103可以被配置为各种类型的连接器中的一种或多种。
图9是示出根据实施例的数据处理系统3000的示图。参照图9，数据处理系统3000可以包括主机装置3100和存储器系统3200。
主机装置3100可以以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。
主机装置3100可以包括连接端子3110，诸如插座、插槽或连接器。存储器系统3200可以与连接端子3110配合。
存储器系统3200可以以诸如印刷电路板的板形式来配置。存储器系统3200可以被称为存储器模块或存储卡。存储器系统3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制存储器系统3200的一般操作。控制器3210可以以与图1和图2所示的控制器110相同的方式配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。进一步，缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制传送到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可以用作存储器系统3200的存储介质。
PMIC 3240可以将通过连接端子3250输入的电力提供到存储器系统3200内部。PMIC 3240可以根据控制器3210的控制来管理存储器系统3200的电力。
连接端子3250可以联接到主机装置3100的连接端子3110。通过连接端子3250，可以在主机装置3100和存储器系统3200之间传送诸如命令、地址、数据等的信号以及电力。根据主机装置3100和存储器系统3200之间的接口方案，连接端子3250可以被配置为各种类型中的一种或多种。如图所示，连接端子3250可以设置在存储器系统3200的一侧。
图10是示出根据实施例的数据处理系统4000的示图。参照图10，数据处理系统4000可以包括主机装置4100和存储器系统4200。
主机装置4100可以以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置4100可以包括用于执行主机装置的功能的内部功能块。
存储器系统4200可以以表面安装类型封装的形式配置。存储器系统4200可以通过焊球4250安装到主机装置4100。存储器系统4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可控制存储器系统4200的一般操作。控制器4210可以以与图1和图2所示的控制器110相同的方式配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。进一步，缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读取的数据。临时存储在缓冲存储器装置4220中的数据可以根据控制器4210的控制被传送到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可以用作存储器系统4200的存储介质。
图11是示出根据实施例的包括数据存储装置的网络系统5000的示图。参照图11，网络系统5000可以包括通过网络5500联接的服务器系统5300以及多个客户端系统5410、5420和5430。
服务器系统5300可以响应于来自多个客户端系统5410至5430的请求服务数据。例如，服务器系统5300可以存储通过多个客户端系统5410至5430提供的数据。又例如，服务器系统5300可以向多个客户端系统5410至5430提供数据。
服务器系统5300可以包括主机装置5100和存储器系统5200。存储器系统5200可以被配置为图1所示的存储器系统10、图8所示的数据存储装置1200、图9所示的存储器系统3200或图10所示的存储器系统4200。
图12是示出根据实施例的诸如数据存储装置10的数据存储装置中包括的非易失性存储器装置300的框图。参照图12，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压发生器350和控制逻辑360。
存储器单元阵列310可以包括存储器单元MC，该存储器单元MC布置在字线WL1至WLm、位线BL1至BLn彼此相交的区域。
存储器单元阵列310可包括三维存储器阵列。例如，三维存储器阵列具有在垂直于半导体衬底的平坦表面的方向上的堆叠结构。此外，三维存储器阵列是指包括NAND串的结构。包括NAND串的存储器单元垂直于半导体衬底的平坦表面堆叠。
三维存储器阵列的结构不限于上述实施例。可以以高度集成的方式形成具有水平方向性和垂直方向性的存储器阵列结构。在实施例中，在三维存储器阵列的NAND串中，存储器单元相对于半导体衬底的表面沿水平和垂直方向布置。存储器单元可以以不同地间隔来提供不同的集成度。
行解码器320可以通过字线WL1至WLm与存储器单元阵列310联接。行解码器320可以根据控制逻辑360的控制进行操作。行解码器320可以对由外部装置(未示出)提供的地址进行解码。行解码器320可以基于解码结果选择并驱动字线WL1至WLm。例如，行解码器320可以将由电压发生器350提供的字线电压提供至字线WL1至WLm。
数据读取/写入块330可以通过位线BL1至BLn与存储器单元阵列310联接。数据读取/写入块330可以包括分别对应于字线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入块330可以根据控制逻辑360的控制进行操作。数据读取/写入块330可以根据操作模式用作写入驱动器或读出放大器。例如，数据读取/写入块330可以用作在写入操作中将由外部装置提供的数据存储在存储器单元阵列310中的写入驱动器。又例如，数据读取/写入块330可以用作在读取操作中从存储器单元阵列310读出数据的读出放大器。
列解码器340可以根据控制逻辑360的控制进行操作。列解码器340可以对由外部装置提供的地址进行解码。列解码器340可基于解码结果将分别对应于位线BL1至BLn的数据读取/写入块330的读取/写入电路RW1和RWn与数据输入/输出线或数据输入/输出缓冲器联接。
电压发生器350可以生成待在非易失存储器装置300的内部操作中使用的电压。电压发生器产生的电压可以应用于存储器单元阵列310的存储器单元。例如，编程操作中产生的编程电压可以应用于待执行编程操作的存储器单元的字线。又例如，擦除操作中产生的擦除电压可以应用于待执行擦除操作的存储器单元的阱区。再例如，读取操作中产生的读取电压可以应用于待执行读取操作的存储器单元的字线。
控制逻辑360可以基于由外部装置提供的控制信号控制非易失性存储器装置300的一般操作。例如，控制逻辑360可以控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。
本说明书和附图公开了本公开的优选实施例，并且尽管使用了特定术语，但是这些术语以一般含义使用，用于容易地描述本公开的技术内容和理解本公开的目的，并且不旨在限制本公开的范围。对于本公开所属领域的技术人员显而易见的是，除了本文公开的实施例之外，还可以基于本公开的技术精神进行其他修改示例。
因此，本公开的范围不应限于所描述的实施例，而应由权利要求的等同方案以及权利要求来确定。

Claims (18)

1.一种存储器系统，包括：
存储装置，包括非易失性存储器装置；以及
控制器，包括装置存储器，并且根据主机装置的请求控制所述非易失性存储器装置的操作，
其中所述控制器包括映射数据管理电路，所述映射数据管理电路：
高速缓存所述存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；
在一个或多个高速缓存的段之中，检测其中所述参考计数大于预定计数的上传目标段；并且
当在第一映射段组内检测到预定数量或更大数量的上传目标段时，将所述预定数量或更大数量的上传目标段传送到所述主机装置。
2.根据权利要求1所述的存储器系统，其中当第二映射段组的另一段存储在所述主机装置中时，所述映射数据管理电路进一步将所述第二映射段组的上传目标段传送到所述主机装置。
3.根据权利要求1所述的存储器系统，其中当所述第一映射段组的任意段未存储在所述主机装置中时，所述映射数据管理电路不将所述第一映射段组的每个上传目标段传送到所述主机装置，直到在所述第一映射段组内检测到所述预定数量或更大数量的上传目标段。
4.一种计算设备，包括：
主机装置，包括主机存储器；以及
数据存储装置，包括：
控制器，与所述主机装置通信并包括装置存储器；以及
存储装置，包括非易失性存储器装置，
其中所述控制器包括映射数据管理电路，所述映射数据管理电路：
高速缓存所述存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；
在高速缓存的段之中，检测参考计数大于预定计数的上传目标段；并且
当在第一映射段组内检测到预定数量或更大数量的上传目标段时，将所述预定数量或更大数量的上传目标段传送到所述主机装置。
5.根据权利要求4所述的计算设备，其中所述主机装置在所述主机存储器内分配具有预定大小的主机子区域，以存储传送的上传目标段。
6.根据权利要求5所述的计算设备，其中所述映射数据管理电路将段高速缓存在所述装置存储器内分配的一个或多个装置子区域中，所述装置子区域的大小不同于所述主机子区域的大小。
7.根据权利要求6所述的计算设备，其中所述主机子区域的大小等于或大于映射段组的大小。
8.根据权利要求5所述的计算设备，其中当第二映射段组的另一段存储在所述主机装置中时，所述映射数据管理电路进一步将所述第二映射段组的上传目标段传送到所述主机装置。
9.根据权利要求8所述的计算设备，其中所述主机装置将所述第二映射段组的上传目标段存储在存储所述第二映射段组的另一段的所述主机子区域中。
10.根据权利要求4所述的计算设备，其中当所述第一映射段组的任意段未存储在所述主机装置中时，所述映射数据管理电路不传送所述第一映射段组的每个上传目标段，直到在所述第一映射段组内检测到所述预定数量或更大数量的上传目标段。
11.一种操作存储器系统的方法，所述存储器系统包括存储装置和控制器，所述存储装置包括非易失性存储器装置，并且所述控制器包括装置存储器并且根据主机装置的请求来控制所述非易失性存储器装置的操作，所述方法包括：
通过所述控制器高速缓存所述存储装置中存储的多个映射段组中的一个或多个段，每个段具有包括参考计数和逻辑地址与物理地址之间的映射关系的信息；
通过所述控制器检测参考计数大于预定计数的所述一个或多个高速缓存段之中的上传目标段；并且
当在第一映射段组内检测到预定数量或更大数量的上传目标段时，通过所述控制器将所述预定数量或更大数量的上传目标段传送到所述主机装置。
12.根据权利要求11所述的方法，进一步包括：通过所述主机装置将传送的上传目标段存储在所述主机装置中包括的主机存储器内的具有预定大小的主机子区域中。
13.根据权利要求12所述的方法，
其中所述段高速缓存在所述装置存储器内分配的装置子区域中，并且
其中所述装置子区域的大小与所述主机子区域的大小不同。
14.根据权利要求13所述的方法，其中所述主机子区域的大小等于或大于映射段组的大小。
15.根据权利要求11所述的方法，进一步包括：当第二映射段组的另一段存储在所述主机装置中时，通过所述控制器将所述第二映射段组的上传目标段传送到所述主机装置。
16.根据权利要求15所述的方法，进一步包括：通过所述主机装置将所述第二映射段组的上传目标段存储在存储所述第二映射段组的另一段的所述主机子区域中。
17.根据权利要求11所述的方法，其中传送所述预定数量或更大数量的上传目标段包括：当所述第一映射段组的任意段未存储在所述主机装置中时，所述控制器不传送所述第一映射段组的每个上传目标段，直到在所述第一映射段组内检测到所述预定数量或更大数量的上传目标段。
18.一种控制器的操作方法，所述操作方法包括：
将存储器装置中存储的第一组和第二组映射段的一个或多个映射段高速缓存在控制器高速缓存存储器中；
在高速缓存的映射段之中，检测高速缓存命中大于阈值的目标映射段；
当第一组的至少一个映射段被高速缓存在主机高速缓存存储器中时，将所述第一组的目标映射段高速缓存在所述主机高速缓存存储器中；
当第二组的任意映射段未高速缓存在所述主机高速缓存存储器中时，将预定数量的所述第二组的目标映射段高速缓存在所述主机高速缓存存储器中，
其中所述控制器高速缓存存储器包括在所述控制器中并且所述主机高速缓存存储器包括在主机中，并且
其中所述主机通过参考在所述主机高速缓存存储器中高速缓存的所述映射段来向所述控制器提供指示所述存储器装置内的存储位置的物理地址。
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