KR20190121973A - 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템 - Google Patents

데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템 Download PDF

Info

Publication number
KR20190121973A
KR20190121973A KR1020180045514A KR20180045514A KR20190121973A KR 20190121973 A KR20190121973 A KR 20190121973A KR 1020180045514 A KR1020180045514 A KR 1020180045514A KR 20180045514 A KR20180045514 A KR 20180045514A KR 20190121973 A KR20190121973 A KR 20190121973A
Authority
KR
South Korea
Prior art keywords
read
data
buffer memory
unit
memory unit
Prior art date
Application number
KR1020180045514A
Other languages
English (en)
Other versions
KR102653843B1 (ko
Inventor
강민구
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180045514A priority Critical patent/KR102653843B1/ko
Priority to US16/155,483 priority patent/US10671321B2/en
Priority to CN201811350280.3A priority patent/CN110390988B/zh
Publication of KR20190121973A publication Critical patent/KR20190121973A/ko
Priority to US16/890,396 priority patent/US10942681B2/en
Application granted granted Critical
Publication of KR102653843B1 publication Critical patent/KR102653843B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G06F2003/0691—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/657—Virtual address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부, 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부 및, 호스트 장치의 요청에 따라 저장부에 데이터를 라이트하거나 저장부로부터 데이터를 리드하며, 저장부로부터 데이터를 리드할 때, 기 설정된 기준에 기초하여 복수의 블럭별로 디스터번스 위험성 여부를 판단하고, 디스터번스 위험 블럭으로 판단된 블럭은 리드 동작시 액세스되지 않도록 제어하는 컨트롤러를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템{Data Storage Device and Operation Method for Preventing of Read Disturbance Thereof, Storage System Using the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트 장치의 요청에 따라 데이터에 대한 접근 동작을 수행한다. 최근 보급률이 급증한 휴대용 전자기기들은 멀티미디어 데이터를 기반으로 한 다양한 기능들을 제공하기 위해 점점 더 대용량 저장 매체를 채택하고 있다. 이러한 요구를 만족하는 저장 매체로 플래시 메모리 기반의 저장 매체를 들 수 있다.
플래시 메모리를 사용한 저장 매체는 대용량, 비휘발성, 낮은 단가 및 적은 전력 소모, 고속 데이터 처리 속도를 제공하는 등의 장점이 있다.
그런데, 플래시 메모리는 특정 블럭에 대한 리드 동작이 반복되면 해당 블럭에 포함된 메모리 셀들의 문턱전압 레벨이 천이되어 저장된 데이터가 손상될 수 있다. 이는 리드 디스터번스 현상이라 불리우며, 리드 에러 발생률을 증가시키는 원인으로 작용한다.
본 기술의 실시예는 특정 블럭에 대한 반복 리드를 미리 감지하여 리드 액세스를 차단할 수 있는 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부; 상기 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부; 및 호스트 장치의 요청에 따라 상기 저장부에 데이터를 라이트하거나 상기 저장부로부터 데이터를 리드하며, 상기 저장부로부터 데이터를 리드할 때, 기 설정된 기준에 기초하여 상기 복수의 블럭별로 디스터번스 위험성 여부를 판단하고, 디스터번스 위험 블럭으로 판단된 블럭은 리드 동작시 액세스되지 않도록 제어하는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 리드 디스터번스 방지 방법은 복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부, 상기 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부, 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 리드 디스터번스 방지 방법으로서, 호스트 장치로부터의 리드 커맨드 및 논리적 블럭 어드레스에 응답하여 상기 논리적 블럭 어드레스에 대응하는 접근 정보를 생성하는 단계; 상기 접근 정보가 상기 저장부를 지시하는 경우 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리부에 저장하는 단계; 상기 접근정보가 지시하는 저장부의 디스터번스 위험성을 판단하는 단계; 및 상기 디스터번스 위험성 판단 결과에 따라 상기 리드 데이터가 저장된 상기 버퍼 메모리부를 제어하는 단계;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 스토리지 시스템은 호스트 장치; 및 복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부, 상기 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부, 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치를 포함하고, 상기 컨트롤러는, 상기 호스트 장치의 요청에 따라 상기 저장부로부터 데이터를 리드할 때, 기 설정된 기준에 기초하여 상기 복수의 블럭별로 디스터번스 위험성 여부를 판단하고, 디스터번스 위험 블럭으로 판단된 블럭은 리드 동작시 액세스되지 않도록 구성될 수 있다.
본 기술에 의하면 리드 디스터번스 현상을 방지할 수 있어, 데이터 저장 장치의 신뢰성을 향상시키고 수명을 증대시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 읽기 제어부를 포함하는 컨트롤러의 구성도이다.
도 4는 일 실시예에 의한 데이터 저장 장치의 리드 디스터번스 방지 방법을 설명하기 위한 흐름도이다.
도 5는 일 실시예에 의한 데이터 저장 장치의 리드 디스터번스 방지 방법을 설명하기 위한 흐름도이다.
도 6은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7 및 도 8은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 10은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다. 아울러, 컨트롤러(110)의 내부 또는 외부에 버퍼 메모리부(200)가 구비될 수 있다.
컨트롤러(110)는 도 1에는 도시하지 않은 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 리드하여 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기입하거나 기입된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들, 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
저장부(120)는 복수의 메모리 셀을 포함하는 페이지, 적어도 하나의 페이지를 포함하는 블럭, 적어도 하나의 블럭을 포함하는 플레인, 적어도 하나의 플레인을 포함하는 다이 등으로 이루어지는 계층 구조를 가질 수 있다. 리드 및 라이트(프로그램) 동작은 예를 들어 페이지 단위로 수행될 수 있고, 소거 동작은 예를 들어 블럭 단위로 수행될 수 있다. 데이터 입출력 속도를 향상시키기 위해 리드 또는 라이트되는 데이터의 처리 단위는 데이터 저장 장치(10)의 제조 목적 등에 따라 결정될 수 있다.
버퍼 메모리부(200)는 데이터 저장 장치(10)가 호스트 장치와 연동하여 데이터를 입출력할 때 데이터를 임시 저장할 수 있는 공간으로 작용한다.
일 실시예에서, 컨트롤러(110)는 읽기 제어부(20)를 포함할 수 있다. 읽기 제어부(20)는 데이터 저장 장치(10)가 호스트 커맨드에 응답하여 리드 동작을 수행할 때 기 설정된 기준에 기초하여 각 블럭별로 디스터번스 위험성 여부를 판단할 수 있다. 그리고, 읽기 제어부(20)는 디스터번스 위험 블럭으로 판단되는 블럭에 대해서는 더 이상 리드를 위한 액세스(리드 액세스)가 일어나지 않도록 제어할 수 있다.
일 실시예에서, 디스터번스 위험성 여부를 판단하기 위한 기준은 각 블럭별 리드 횟수 정보, 리드시의 에러 비트 수 정보 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 읽기 제어부(20)는 디스터번스 위험 블럭으로 판단된 블럭으로부터 리드한 데이터를 버퍼 메모리부(200)에 유지할 수 있다. 그리고 디스터번스 위험 블럭에 대한 리드 액세스가 다시 발생하면 해당 블럭에 접근하지 않고 버퍼 메모리부(200)에 유지된 데이터를 호스트로 제공할 수 있다.
일 실시예에서, 읽기 제어부(20)는 데이터 저장 장치(10)가 유휴(idle) 상태로 천이하면 버퍼 메모리부(200)에 유지되어 있는 디스터번스 위험 블럭의 데이터를 새로운 블럭으로 옮겨 저장할 수 있다.
따라서, 호스트 장치가 특정 블럭의 데이터를 반복 리드하여 해당 블럭이 디스터번스 위험 블럭으로 진단되면 해당 블럭으로의 접근이 회피되도록 할 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 중앙처리장치(111), 호스트 인터페이스(113), 동작 메모리(115), 버퍼 매니저(117) 및 메모리 인터페이스(119)를 포함할 수 있다.
중앙처리장치(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), 동작 메모리(115), 버퍼 매니저(117) 및 메모리 인터페이스(119)에 전달하도록 구성될 수 있다. 일 실시예에서, 중앙처리장치(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능을 실행할 수 있다. 나아가 중앙처리장치(111)는 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정할 수 있다.
호스트 인터페이스(113)는 중앙처리장치(111)의 제어에 따라 호스트 장치(호스트 프로세서)로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
동작 메모리(115)에는 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
버퍼 매니저(117)는 중앙처리장치(111)의 제어에 따라 프로그램 또는 읽기 동작시 호스트 장치와 저장부(120) 간에 송수신되는 데이터를 버퍼 메모리부(200)에 일시적으로 저장하도록 구성될 수 있다.
버퍼 메모리부(200)는 휘발성 또는 비휘발성 메모리로 구성할 수 있다. 일 실시예에서, 복수의 버퍼 메모리부(200)는 SRAM 및/또는 DRAM을 포함할 수 있으나 이에 한정되지 않는다.
메모리 인터페이스(119)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(119)는 중앙처리장치(111)의 제어에 따라 버퍼 메모리부(200)에 일시 저장된 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 버퍼 메모리부(200)로 전달하여 일시 저장할 수 있다.
읽기 제어부(20)는 호스트의 리드 요청에 응답하여 접근하는 저장부(120)의 각 블럭에 대하여 기 설정된 기준에 따라 디스터번스 위험성 여부를 판단할 수 있다. 읽기 제어부(20)는 디스터번스 위험 블럭으로 판단된 블럭으로부터 리드한 데이터를 버퍼 메모리부(200)에 유지하여, 디스터번스 위험 블럭에 대한 리드 액세스가 더 이상 일어나지 않도록 제어할 수 있다. 디스터번스 위험 블럭으로부터 리드되어 버퍼 메모리부(200)에 저장된 리드 데이터는 데이터 저장 장치(10)가 예를 들어 유휴 상태일 때 읽기 제어부(20)의 제어에 따라 저장부(120)의 빈 블럭 또는 오픈 블럭으로 전달될 수 있다.
도 3은 일 실시예에 의한 읽기 제어부를 포함하는 컨트롤러의 구성도이다.
도 3을 참조하면, 중앙처리장치(111)는 읽기 제어부(20), 블럭 정보 관리부(1111), 어드레스 변환부(1113) 및 ECC(Error Correction Code) 회로부(1115)를 포함할 수 있다.
블럭 정보 관리부(1111)는 저장부(120)를 구성하는 복수의 블럭 각각에 대한 정보, 예를 들어 블럭 식별자, 블럭 속성, 유효 페이지 수, 페이지 오프셋, 리드 횟수, 에러 비트 수 등을 포함하는 정보를 저장 및 관리할 수 있다. 일 실시예에서, 블럭 속성은 오픈(open) 블럭 여부, 클로즈드(closed) 블럭 여부, 디스터번스 위험 블럭 여부를 나타내는 정보를 포함할 수 있으나 이에 한정되는 것은 아니다. 여기에서, 오픈 블럭이란 현재 라이트 요청을 처리하기 위해 사용 중인 메모리 블럭을 의미할 수 있다. 클로즈드 블럭은 데이터를 저장할 수 있는 빈 공간을 갖지 않는 블럭 또는 데이터를 저장하지 않도록 설정된 블럭일 수 있다. 디스터번스 위험 블럭은 반복되는 리드 액세스로 인해 디스터번스 위험도가 문턱값을 초과한 블럭을 의미할 수 있다. 후술할 디스터번스 판단부(203)에 의해 디스터번스 위험 블럭으로 판단된 블럭은 디스터번스 위험 블럭의 속성을 가질 수 있다.
어드레스 변환부(1113)는 호스트 장치가 관리하는 논리 어드레스와 저장부(120)의 물리적 공간 과의 관계를 어드레스 맵핑 테이블로 저장 및 관리할 수 있다.
일 실시예에서, 어드레스 변환부(1113)는 디스터번스 위험 블럭으로 판단된 블럭에 대한 대체 접근 정보를 저장할 수 있다. 일 실시예에서, 디스터번스 위험 블럭으로부터의 리드 데이터는 버퍼 메모리부(200)에 일단 유지될 수 있고, 어드레스 변환부(1113)는 디스터번스 위험 블럭으로부터의 리드 데이터가 저장된 버퍼 메모리부(200)의 물리 어드레스를 대체 접근 정보로 저장할 수 있다. 일 실시예에서, 디스터번스 위험 블럭으로부터 리드되어 버퍼 메모리부(200)에 저장된 리드 데이터는 기 정의된 특정 상황이 도래하면 저장부(120)의 빈 공간으로 옮겨질 수 있다. 그리고 어드레스 변환부(1113)는 버퍼 메모리부(200)로부터 저장부(120)의 빈 공간으로 옮겨진 리드 데이터의 저장 위치에 대한 어드레스 맵핑 정보를 관리할 수 있다.
ECC 회로부(1115)는 저장부(120)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, ECC 회로부(1115)는 검출된 에러를 정정할 수 있다. 일 실시예에서, ECC 회로부(1115)는 리드 동작시 블럭 별로 발생하는 에러 비트 수를 블럭 정보 관리부(1111)로 전달하여 저장하도록 할 수 있다.
읽기 제어부(20)는 읽기부(201), 디스터번스 판단부(203), 리드버퍼 관리부(205) 및 데이터 카피부(207)를 포함할 수 있다.
읽기부(201)는 호스트 장치로부터의 리드 요청 및 어드레스 정보에 응답하여 리드 동작을 수행할 수 있다. 이를 위해, 읽기부(201)는 어드레스 변환부(1113)로부터 제공되는 접근 정보에 기초하여 저장부(120) 또는 버퍼 메모리부(200)의 해당 위치에 저장된 데이터를 리드하도록 구성될 수 있다. 일 실시예에서, 어드레스 변환부(1113)가 제공하는 접근 정보는 저장부(120)의 물리적 블럭 어드레스 또는 버퍼 메모리부(200)의 물리 어드레스일 수 있다.
일 실시예에서, 호스트 장치의 리드 요청에 따라 어드레스 변환부(1113)는 블럭 정보 관리부(1111)를 참조하여, 리드 요청된 블럭이 디스터번스 위험 블럭의 속성을 갖지 않는 경우에는 호스트 장치가 제공한 논리 어드레스에 대응하는 저장부(120)의 물리적 블럭 어드레스를 접근 정보로 제공할 수 있다. 반면, 리드 요청된 블럭이 디스터번스 위험 블럭의 속성을 갖는 경우에는 호스트 장치가 제공한 논리적 블럭 어드레스에 대응하는 버퍼 메모리부(200)의 물리적 블럭 어드레스를 대체 접근 정보로 저장할 수 있다.
읽기부(201)가 어드레스 변환부(1113)에서 제공한 접근 정보에 따라 저장부(120)에 접근하여 리드한 데이터는 일차적으로 버퍼 메모리부(200)에 저장될 수 있다. 읽기부(201)는 저장부(120)에 접근하여 리드 동작을 수행하면, 블럭 정보 관리부(1111)에 저장된 해당 블럭에 대한 리드 횟수 정보를 갱신할 수 있다. 아울러, 저장부(120)로부터 리드한 데이터를 일시 저장한 버퍼 메모리부(200)의 물리적 블럭 어드레스를 리드버퍼 관리부(205)로 제공할 수 있다.
한편, 호스트 장치의 리드 요청에 따라 접근할 영역이 저장부(120)가 아닌 버퍼 메모리부(200)인 경우, 읽기부(201)는 대체 접근 정보 즉, 디스터번스 위험 블럭의 리드 데이터가 저장된 버퍼 메모리부(200)의 물리 어드레스를 리드버퍼 관리부(205)로 제공할 수 있다.
디스터번스 판단부(203)는 읽기부(201)의 리드 동작시 기 설정된 기준에 기초하여 리드 동작을 위해 액세스되는 블럭에 대한 디스터번스 위험성 여부를 판단하도록 구성될 수 이다.
일 실시예에서, 디스터번스 판단부(203)는 블럭 정보 관리부(1111)에 저장된 블럭별 리드 횟수 정보, 에러 비트 수 정보 중 적어도 어느 하나를 참조하여 디스터번스 위험성 여부를 판단할 수 있다. 예를 들어, 해당 블럭의 리드 횟수 정보가 기 설정된 문턱값을 초과한 경우 및/또는 해당 블럭의 에러 비트 수가 기 설정된 문턱값을 초과한 경우 해당 블럭을 디스터번스 위험 블럭으로 판단할 수 있다. 디스터번스 판단부(203)의 판단 결과는 블럭 정보 관리부(1111)의 블럭 속성에 반영될 수 있다.
리드버퍼 관리부(205)는 디스터번스 판단부(203)의 디스터번스 위험성 판단 결과에 기초하여 리드 데이터가 저장된 버퍼 메모리부(200)를 제어하도록 구성될 수 있다. 일 실시예에서, 리드 동작을 위해 접근한 블럭이 디스터번스 위험성이 낮은 블럭인(디스터번스 위험 블럭이 아닌) 경우, 리드버퍼 관리부(205)는 리드 데이터가 저장된 버퍼 메모리부(200)의 물리 어드레스에 기초하여 버퍼 메모리부(200)에 저장된 리드 데이터를 호스트 장치로 제공한 후 해당 영역의 버퍼를 삭제하도록 구성될 수 있다. 일 실시예에서, 리드 동작시 접근한 블럭이 디스터번스 위험 블럭인 경우 리드버퍼 관리부(205)는 리드 데이터가 저장된 버퍼 메모리부(200)의 물리 어드레스에 기초하여 버퍼 메모리부(200)에 저장된 리드 데이터를 호스트 장치로 제공한 후 해당 버퍼에 리드 데이터를 유지시키도록 구성될 수 있다.
데이터 카피부(207)는 데이터 저장 장치(10)가 특정 상태, 예를 들어 유휴 상태로 천이하면 버퍼 메모리부(200)에 유지되어 있는 디스터번스 위험 블럭의 리드 데이터를 저장부(120)의 빈 공간에 옮겨 저장하도록 구성될 수 있다. 이후, 어드레스 변환부(1113)가 버퍼 메모리부(200)로부터 저장부(120)의 빈 공간으로 옮겨진 리드 데이터의 저장 위치에 대한 어드레스 맵핑 정보를 변경하여야 함은 물론이다.
이와 같이, 읽기 제어부(20)의 제어에 따라 디스터번스 위험 블럭의 리드 데이터를 버퍼 메모리부에 유지하여 두고, 이후 디스터번스 위험 블럭에 대한 리드 요청은 버퍼 메모리부를 통해 처리함으로써, 디스터번스 위험 블럭이 더 이상 리드 동작에 노출되지 않도록 할 수 있다.
도 4는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 호스트 장치로부터 리드 요청 및 리드를 위해 접근할 블럭 어드레스(논리적 블럭 어드레스)가 전송될 수 있다(S101).
이에 따라 읽기 제어부(20)는 어드레스 변환부(1113)로부터 해당 블럭의 물리적 블럭 어드레스를 제공받아 저장부(120)의 해당 영역에 접근하여 리드 데이터를 버퍼 메모리부(200)에 저장할 수 있다(S103). 이 때, 읽기 제어부(20)는 리드를 위해 접근한 물리적 블럭에 대한 속성 정보 중, 리드 횟수 및 에러 비트 수에 대한 정보에 기초하여 디스터번스 위험 블럭인지의 여부를 판단할 수 있다(S105).
판단 결과 디스터번스 위험 블럭인 경우(S105-Y), 읽기 제어부(20)는 해당 블럭에 대한 리드 액세스가 차단되도록 제어할 수 있다(S107).
일 실시예에서, 디스터번스 위험 블럭으로 판단된 블럭에 대한 액세스를 차단하기 위하여 읽기 제어부(20)는 해당 블럭으로부터의 리드 데이터를 버퍼 메모리부(200)에 유지한 상태에서, 해당 블럭의 논리적 블럭 어드레스에 대응하는 접근 정보를 리드 데이터가 저장된 버퍼 메모리부(200)의 물리 어드레스로 맵핑할 수 있다.
단계 S107을 통해 디스터번스 위험 블럭으로의 리드 액세스를 차단한 다음, 또는 단계 S105의 판단 결과 디스터번스 위험 블럭이 아닌 것으로 판단되는 경우(S105-N), 버퍼 메모리부(200)에 저장된 리드 데이터를 호스트 장치로 전송할 수 있다(S109). 이후, 리드를 위해 접근한 블럭에 대한 속성을 변경할 필요가 있다면 블럭 정보를 갱신할 수 있다(S111).
일 실시예에서, 단계 S111에서 갱신될 수 있는 속성 정보는 해당 블럭에 대한 리드 횟수, 리드시 발생한 에러 비트 수를 포함할 수 있다. 아울러, 단계 S105의 판단에 따라 디스터번스 위험 블럭으로 판단된 블럭의 경우 블럭 속성 정보에 디스터번스 위험 블럭임을 나타내는 정보를 포함시킬 수 있다.
도 5는 일 실시예에 의한 데이터 저장 장치의 리드 디스터번스 방지 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 호스트 장치로부터 리드 요청 및 리드를 위해 접근할 블럭 어드레스(논리적 블럭 어드레스)가 전송될 수 있다(S201).
읽기 제어부(20)는 블럭 어드레스에 기초하여 어드레스 변환부(1113)로부터 접근 정보를 제공받을 수 있다. 읽기 제어부(20)는 접근 정보에 따라 데이터 저장 위치를 판단하여(S203), 데이터 저장 위치가 버퍼 메모리부(200)가 아닌 저장부(120)인 경우 저장부(120)의 대응하는 물리 공간으로부터 데이터를 리드하여 버퍼 메모리부(200)에 저장할 수 있다(S205). 저장부(120)로부터 리드한 데이터는 ECC 회로부에 의해 에러가 검출 및 정정될 수 있다. 그리고, 저장부(120)에 대한 리드 동작에 따른 블럭 속성 정보를 갱신할 수 있다. 일 실시예에서, 읽기 제어부(20)는 해당 블럭에 대한 리드 횟수 및 에러 비트 수에 대한 속성 정보를 갱신할 수 있다.
읽기 제어부(20)는 버퍼 메모리부(200)에 저장된 리드 데이터를 호스트 장치로 전달하고(S207), 기 설정된 기준에 기초하여 해당 블럭에 대한 디스터번스 위험성을 판단할 수 있다(S209). 일 실시예에서, 읽기 제어부(20)는 해당 블럭에 대한 리드 횟수 및 에러 비트 수를 포함하는 속성 정보에 기초하여 디스터번스 위험성을 판단할 수 있다.
디스터번스 위험성이 낮은 것으로 판단되는 경우(S209-N), 읽기 제어부(20)는 버퍼 메모리부(200)의 리드 데이터가 저장된 영역을 삭제하도록 구성될 수 있다(S211).
디스터번스 위험 블럭으로 판단되는 경우(S209-Y), 읽기 제어부(20)는 리드 데이터를 버퍼 메모리부(200)에 유지시킬 수 있다(S213).
이에 따라, 디스터번스 위험 블럭에 대한 리드 요청이 재차 트리거되는 경우(S201), 읽기 제어부(20)는 해당 블럭에 대한 접근 정보가 버퍼 메모리부(200)인 것으로 확인하고 버퍼 메모리부(200)의 데이터를 호스트 장치로 전송할 수 있다(S225).
한편, 읽기 제어부(20)는 데이터 저장 장치(10)가 유휴 상태로 천이하는지 모니터링하고(S215-N), 유휴 상태로 천이하면(S215-Y) 버퍼 메모리부(200)에 유지되어 있는 리드 데이터를 저장부(120)의 빈 공간으로 이동시켜(S217) 안전하게 저장될 수 있도록 한다.
디스터번스 위험 블럭의 데이터가 저장부(120) 내의 다른 공간으로 이동됨에 따라, 읽기 제어부(20)는 해당 블럭 간의 어드레스 맵핑 테이블을 갱신하여야 함은 물론이다(S219). 아울러, 버퍼 메모리부(200)의 리드 데이터를 삭제하고(S221), 디스터번스 위험 블럭의 데이터들은 무효화 처리할 수 있다(S223).
도 6은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 6을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3에 도시한 것과 같이 읽기 제어부(20)를 포함하는 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 일 실시예에서, 컨트롤러(1210)는 도 1 내지 도 3에 도시된 읽기 제어부(20)를 포함하는 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 7 및 도 8은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 7을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3에 도시된 읽기 제어부(20)를 포함하는 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 8을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 2 및 도 3에 도시한 읽기 제어부(20)를 포함하는 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 9는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 9를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 6의 데이터 저장 장치(1200), 도 7의 메모리 시스템(3200), 도 8의 메모리 시스템(4200)으로 구성될 수 있다.
도 10은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 10을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 각 메모리 셀들은 전하 트랩층을 포함할 수 있다. 각각의 수직 낸드 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
1000 : 스토리지 시스템
3000, 4000 : 데이터 처리 시스템
5000 : 서버 시스템

Claims (17)

  1. 복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부;
    상기 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부; 및
    호스트 장치의 요청에 따라 상기 저장부에 데이터를 라이트하거나 상기 저장부로부터 데이터를 리드하며, 상기 저장부로부터 데이터를 리드할 때, 기 설정된 기준에 기초하여 상기 복수의 블럭별로 디스터번스 위험성 여부를 판단하고, 디스터번스 위험 블럭으로 판단된 블럭은 리드 동작시 액세스되지 않도록 제어하는 컨트롤러;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 기 설정된 기준은, 상기 복수의 블럭 각각에 대한 리드 횟수 정보, 리드 동작시 발생한 에러 비트 수 정보 중 적어도 어느 하나를 포함하도록 구성되는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 디스터번스 위험 블럭으로 판단된 블럭으로부터의 리드 데이터를 성가 버퍼 메모리부에 유지하도록 구성되는 데이터 저장 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤러는, 상기 데이터 저장 장치가 유휴 상태로 천이하면, 상기 버퍼 메모리부에 유지된 상기 디스터번스 위험 블럭으로부터의 상기 리드 데이터를 상기 저장부의 빈 공간에 저장하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 호스트 장치의 리드 요청 및 논리적 블럭 어드레스에 기초하여, 상기 논리적 블럭 어드레스에 대응하는 상기 저장부의 물리적 블럭 어드레스 또는 상기 버퍼 메모리부의 물리 어드레스를 접근 정보로 제공하는 어드레스 변환부;
    상기 접근 정보가 상기 저장부의 물리적 블럭 어드레스인 경우 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리부에 저장하는 읽기부; 및
    상기 접근 정보가 상기 버퍼 메모리부의 물리 어드레스인 경우 상기 버퍼 메모리부로부터의 리드 데이터를 상기 호스트 장치로 제공한 후 상기 버퍼 메모리부로부터의 리드 데이터를 상기 버퍼 메모리부에 유지하며, 상기 접근 정보가 상기 저장부의 물리적 블럭 어드레스인 경우 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리로부터 상기 호스트 장치로 제공한 후 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리부로부터 삭제하도록 구성되는 리드버퍼 관리부;
    를 포함하도록 구성되는 데이터 저장 장치.
  6. 복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부, 상기 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부, 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 리드 디스터번스 방지 방법으로서,
    호스트 장치로부터의 리드 커맨드 및 논리적 블럭 어드레스에 응답하여 상기 논리적 블럭 어드레스에 대응하는 접근 정보를 생성하는 단계;
    상기 접근 정보가 상기 저장부를 지시하는 경우 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리부에 저장하는 단계;
    상기 접근정보가 지시하는 저장부의 디스터번스 위험성을 판단하는 단계; 및
    상기 디스터번스 위험성 판단 결과에 따라 상기 리드 데이터가 저장된 상기 버퍼 메모리부를 제어하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  7. 제 6 항에 있어서,
    상기 접근 정보를 생성하는 단계는 상기 논리적 블럭 어드레스에 대응하는 상기 저장부의 물리적 블럭 어드레스 또는 상기 버퍼 메모리부의 물리적 어드레스를 검출하는 단계를 포함하도록 구성되는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  8. 제 6 항에 있어서,
    상기 접근 정보가 상기 버퍼 메모리부를 지시하는 경우 상기 버퍼 메모리부의 리드 데이터를 상기 호스트 장치로 전송하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  9. 제 6 항에 있어서,
    상기 디스터번스 위험성을 판단하는 단계는 상기 접근정보가 지시하는 저장부에 대한 리드 횟수 정보 및 상기 접근정보가 지시하는 저장부로부터의 리드 데이터에 대한 에러 비트 수 정보 중 적어도 어느 하나에 기초하여 판단하는 단계를 더 포함하는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  10. 제 6 항에 있어서,
    상기 버퍼 메모리부를 제어하는 단계는, 디스터번스 위험 블럭으로 판단되는 경우 상기 버퍼 메모리부의 리드 데이터를 상기 호스트 장치로 전송하는 단계; 및
    상기 버퍼 메모리부에 상기 리드 데이터를 유지하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  11. 제 10 항에 있어서,
    상기 데이터 저장 장치의 상태가 기 설정된 상태로 천이하면 상기 버퍼 메모리부에 유지된 상기 리드 데이터를 상기 저장부의 빈 공간에 저장하는 단계; 및
    상기 버퍼 메모리부로부터 상기 리드 데이터를 삭제하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  12. 제 6 항에 있어서,
    상기 버퍼 메모리부를 제어하는 단계는, 디스터번스 위험 블럭이 아닌 것으로 판단되는 경우 상기 버퍼 메모리부의 리드 데이터를 상기 호스트 장치로 전송하는 단계; 및
    상기 버퍼 메모리부로부터 상기 리드 데이터를 삭제 하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 리드 디스터번스 방지 방법.
  13. 호스트 장치; 및
    복수의 블럭으로 구분되는 저장 영역을 포함하는 저장부, 상기 저장부로 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부, 및 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 포함하는 데이터 저장 장치를 포함하고,
    상기 컨트롤러는, 상기 호스트 장치의 요청에 따라 상기 저장부로부터 데이터를 리드할 때, 기 설정된 기준에 기초하여 상기 복수의 블럭별로 디스터번스 위험성 여부를 판단하고, 디스터번스 위험 블럭으로 판단된 블럭은 리드 동작시 액세스되지 않도록 구성되는 스토리지 시스템.
  14. 제 13 항에 있어서,
    상기 기 설정된 기준은, 상기 복수의 블럭 각각에 대한 리드 횟수 정보, 리드 동작시 발생한 에러 비트 수 정보 중 적어도 어느 하나를 포함하도록 구성되는 스토리지 시스템.
  15. 제 13 항에 있어서,
    상기 컨트롤러는, 상기 디스터번스 위험 블럭으로 판단된 블럭으로부터의 리드 데이터를 성가 버퍼 메모리부에 유지하도록 구성되는 스토리지 시스템.
  16. 제 15 항에 있어서,
    상기 컨트롤러는, 상기 데이터 저장 장치가 유휴 상태로 천이하면, 상기 버퍼 메모리부에 유지된 상기 디스터번스 위험 블럭으로부터의 상기 리드 데이터를 상기 저장부의 빈 공간에 저장하도록 구성되는 스토리지 시스템.
  17. 제 13 항에 있어서,
    상기 컨트롤러는, 상기 호스트 장치의 리드 요청 및 논리적 블럭 어드레스에 기초하여, 상기 논리적 블럭 어드레스에 대응하는 상기 저장부의 물리적 블럭 어드레스 또는 상기 버퍼 메모리부의 물리 어드레스를 접근 정보로 제공하는 어드레스 변환부;
    상기 접근 정보가 상기 저장부의 물리적 블럭 어드레스인 경우 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리부에 저장하는 읽기부;
    상기 접근 정보가 상기 버퍼 메모리부의 물리 어드레스인 경우 상기 버퍼 메모리부로부터의 리드 데이터를 상기 호스트 장치로 제공한 후 상기 버퍼 메모리부로부터의 리드 데이터를 상기 버퍼 메모리부에 유지하며, 상기 접근 정보가 상기 저장부의 물리적 블럭 어드레스인 경우 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리로부터 상기 호스트 장치로 제공한 후 상기 저장부로부터의 리드 데이터를 상기 버퍼 메모리부로부터 삭제하도록 구성되는 리드버퍼 관리부;
    를 포함하도록 구성되는 스토리지 시스템.
KR1020180045514A 2018-04-19 2018-04-19 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템 KR102653843B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180045514A KR102653843B1 (ko) 2018-04-19 2018-04-19 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템
US16/155,483 US10671321B2 (en) 2018-04-19 2018-10-09 Data storage device, operation method for preventing read disturbance thereof, and storage system using the same
CN201811350280.3A CN110390988B (zh) 2018-04-19 2018-11-14 数据存储装置、防止读取干扰的操作方法及存储系统
US16/890,396 US10942681B2 (en) 2018-04-19 2020-06-02 Memory system and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180045514A KR102653843B1 (ko) 2018-04-19 2018-04-19 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템

Publications (2)

Publication Number Publication Date
KR20190121973A true KR20190121973A (ko) 2019-10-29
KR102653843B1 KR102653843B1 (ko) 2024-04-02

Family

ID=68236378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180045514A KR102653843B1 (ko) 2018-04-19 2018-04-19 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템

Country Status (3)

Country Link
US (2) US10671321B2 (ko)
KR (1) KR102653843B1 (ko)
CN (1) CN110390988B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791007B2 (en) 2021-09-02 2023-10-17 SK Hynix Inc. Leakage detection circuit, nonvolatile memory device including leakage detection circuit, and memory system including nonvolatile memory device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102653843B1 (ko) * 2018-04-19 2024-04-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템
US11250926B2 (en) 2019-10-16 2022-02-15 Sandisk Technologies Llc Positive feedback and parallel searching enhanced optimal read method for non-volatile memory
US11886741B2 (en) * 2021-04-16 2024-01-30 Samsung Electronics Co., Ltd. Method and storage device for improving NAND flash memory performance for intensive read workloads
US11657848B1 (en) * 2022-02-24 2023-05-23 Western Digital Technologies, Inc. Data access and logical mapping for magnetic disks

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080111722A (ko) * 2007-06-19 2008-12-24 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
KR20130022604A (ko) * 2011-08-25 2013-03-07 인하대학교 산학협력단 접근 빈도에 따라 데이터를 할당하는 저장장치 및 저장방법
KR20140000751A (ko) * 2012-06-25 2014-01-06 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
KR20140125986A (ko) * 2013-04-22 2014-10-30 에스케이하이닉스 주식회사 반도체 장치
KR20170033480A (ko) * 2015-09-16 2017-03-27 삼성전자주식회사 스토리지 장치 및 그것을 포함하는 서버 시스템의 매칭 키 검색 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19951677B4 (de) 1998-10-30 2006-04-13 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR20090014036A (ko) 2007-08-03 2009-02-06 삼성전자주식회사 읽기 디스터번스로 인한 에러를 방지하는 메모리 시스템 및그 방법
TWI362668B (en) * 2008-03-28 2012-04-21 Phison Electronics Corp Method for promoting management efficiency of an non-volatile memory storage device, non-volatile memory storage device therewith, and controller therewith
US9378835B2 (en) * 2008-09-30 2016-06-28 Seagate Technology Llc Methods and apparatus for soft data generation for memory devices based using reference cells
US9245639B1 (en) * 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb
US10643707B2 (en) * 2017-07-25 2020-05-05 Western Digital Technologies, Inc. Group write operations for a data storage device
KR102653843B1 (ko) * 2018-04-19 2024-04-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080111722A (ko) * 2007-06-19 2008-12-24 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
KR20130022604A (ko) * 2011-08-25 2013-03-07 인하대학교 산학협력단 접근 빈도에 따라 데이터를 할당하는 저장장치 및 저장방법
KR20140000751A (ko) * 2012-06-25 2014-01-06 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
KR20140125986A (ko) * 2013-04-22 2014-10-30 에스케이하이닉스 주식회사 반도체 장치
KR20170033480A (ko) * 2015-09-16 2017-03-27 삼성전자주식회사 스토리지 장치 및 그것을 포함하는 서버 시스템의 매칭 키 검색 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791007B2 (en) 2021-09-02 2023-10-17 SK Hynix Inc. Leakage detection circuit, nonvolatile memory device including leakage detection circuit, and memory system including nonvolatile memory device

Also Published As

Publication number Publication date
US20200293231A1 (en) 2020-09-17
CN110390988A (zh) 2019-10-29
KR102653843B1 (ko) 2024-04-02
CN110390988B (zh) 2023-09-26
US20190324688A1 (en) 2019-10-24
US10942681B2 (en) 2021-03-09
US10671321B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
KR102532084B1 (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR102419036B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102653843B1 (ko) 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템
KR102527265B1 (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
CN111177031B (zh) 数据存储装置及操作方法和具有数据存储装置的存储系统
US11543990B2 (en) Data storage apparatus with extended lifespan and operation method thereof
US11204865B2 (en) Data storage device, operation method thereof, and storage system including the same
US20210334029A1 (en) Data storage apparatus and operation method thereof
KR20200054537A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11269528B2 (en) Data storage device with reduced memory access operation method thereof and controller therefor
US11079952B2 (en) Data storage device performing scan operations on memory regions to move data and operation method thereof
US10606509B2 (en) Data storage device managing write tag, writing operation method thereof, and storage system including the same
US20200327069A1 (en) Data storage device and operation method thereof, controller using the same
US20190361608A1 (en) Data storage device and operation method for recovery, and storage system having the same
US11243718B2 (en) Data storage apparatus and operation method i'hereof
US20210397558A1 (en) Storage device and operating method thereof
US20210303157A1 (en) Electronic device, data storage device, and method of operating the same
US20210141641A1 (en) Data storage apparatus including swap memory and operating method thereof
KR20210017401A (ko) 데이터 저장 장치 및 그 동작 방법과, 이를 위한 컨트롤러
US11593006B2 (en) Data storage apparatus and method for managing valid data based on bitmap table
US11847332B2 (en) Data storage apparatus and operating method thereof
US11954351B2 (en) Memory system, operating method thereof, and data processing system for processing duplicate data
KR20230019716A (ko) 메모리 시스템 및 그것의 동작 방법
KR20220082528A (ko) 데이터 저장 장치 및 그 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant