KR20140000751A - 데이터 저장 장치의 동작 방법 - Google Patents

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Abstract

본 기술은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 저장 영역을 관리하기 위한 방법에 관한 것이다. 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치의 동작 방법은, 상기 불휘발성 메모리 장치들의 저장 영역을 제 1 메모리 영역과 제 2 메모리 영역으로 분할하는 단계; 상기 제 1 메모리 영역과 상기 제 2 메모리 영역 각각에 대한 마모도를 판단하는 단계; 및 상기 판단된 마모도에 따라 상기 제 1 메모리 영역과 상기 제 2 메모리 영역의 비율을 가변하는 단계를 포함한다.

Description

데이터 저장 장치의 동작 방법{OPERATING METHOD FOR DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 저장 영역을 관리하기 위한 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 재생됨에 따라 데이터 저장 장치 역시 큰 저장 용량을 갖도록 요구된다. 데이터 저장 장치는 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 복수의 메모리 장치들을 포함하는 데이터 저장 장치에 있어서, 큰 저장 용량뿐만 아니라 빠른 동작 속도는 데이터 저장 장치의 중요한 특성 중의 하나이다.
데이터 저장 장치는 큰 저장 용량을 확보하기 위해서 복수의 메모리 장치들을 포함할 수 있다. 특히, 데이터 저장 장치는 셀당 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀 메모리 장치를 포함할 수 있다. 어떤 경우에 있어서, 멀티 레벨 셀 메모리 장치를 포함하는 데이터 저장 장치는 빠른 동작 속도를 확보하기 위해서 버퍼 프로그램 방식을 사용할 수 있다. 예를 들면, 데이터 저장 장치는 멀티 레벨 셀 메모리 장치를 버퍼 영역과 메인 영역으로 구분할 수 있다. 그리고 데이터 저장 장치는 입력된 데이터를 버퍼 영역에 프로그램한 후, 유휴 시간에 버퍼 영역에 프로그램된 데이터를 메인 영역으로 프로그램할 수 있다.
버퍼 프로그램 방식을 사용하는 데이터 저장 장치에 있어서, 버퍼 영역과 메인 영역 중 어느 한쪽의 영역이 마모되더라도 데이터 저장 장치의 수명 또는 신뢰성에 영향을 미칠 수 있기 때문에, 각각의 영역에 대한 마모도 관리가 특히 중요하다.
본 발명의 실시 예는 서로 다른 기록 방식을 통해 프로그램되는 저장 영역의 마모도를 관리하는 데이터 저장 장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치의 동작 방법은, 상기 불휘발성 메모리 장치들의 저장 영역을 제 1 메모리 영역과 제 2 메모리 영역으로 분할하는 단계; 상기 제 1 메모리 영역과 상기 제 2 메모리 영역 각각에 대한 마모도를 판단하는 단계; 및 상기 판단된 마모도에 따라 상기 제 1 메모리 영역과 상기 제 2 메모리 영역의 비율을 가변하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은, 상기 불휘발성 메모리 장치의 저장 영역을 제 1 메모리 영역과, 상기 제 1 메모리 영역과 기록 방식이 상이한 제 2 메모리 영역으로 분할하는 단계; 상기 제 1 메모리 영역의 한계 마모도와 평균 마모도, 그리고 상기 제 2 메모리 영역의 한계 마모도와 평균 마모도에 근거하여 최적 수명 비율을 결정하는 단계; 상기 최적 수명 비율과 기준 값을 비교하는 단계; 및 상기 비교하는 단계의 결과에 따라 상기 제 1 메모리 영역의 일부분을 상기 제 2 메모리 영역으로 변경하거나, 상기 제 2 메모리 영역의 일부분을 상기 제 1 메모리 영역으로 변경하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 데이터 저장 장치의 수명이 연장되고, 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 버퍼 프로그램 방법을 설명하기 위한 도면이다.
도 3은 도 1의 데이터 저장 장치 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 4는 도 3의 동작 메모리 장치에서 구동되는 펌웨어를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 설명하기 위한 개념도이다.
도 6은 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 적용하기 위한 조건을 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 예시적으로 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 동적 저장 영역 할당 방식을 예시적으로 설명하기 위한 또 다른 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 10은 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다.
도 11은 도 10에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 13은 도 12에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 호스트 장치(110) 및 데이터 저장 장치(120)를 포함한다.
호스트 장치(110)는, 예를 들면, 휴대폰, MP3 플레이어 등과 같은 휴대용 전자 장치들 또는 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 빔 프로젝터 등과 같은 전자 장치들을 포함한다.
데이터 저장 장치(120)는 호스트 장치(110)의 요청에 응답하여 동작하도록 구성된다. 데이터 저장 장치(120)는 호스트 장치(110)에 의해서 액세스 되는 데이터를 저장하도록 구성된다. 즉, 데이터 저장 장치(120)는 호스트 장치(110)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 데이터 저장 장치(120)는 컨트롤러(130) 및 데이터 저장 매체(140)를 포함한다. 컨트롤러(130)와 데이터 저장 매체(140)는 다양한 인터페이스를 통해 호스트 장치(110)와 연결되는 메모리 카드로 구성될 수 있다. 또는 컨트롤러(130)와 데이터 저장 매체(140)는 솔리드 스테이트 드라이브(Solid State Drive: SSD)로 구성될 수 있다.
컨트롤러(130)는 호스트 장치(110)로부터의 요청에 응답하여 데이터 저장 매체(140)를 제어하도록 구성된다. 예를 들면, 컨트롤러(130)는 데이터 저장 매체(140)로부터 읽은 데이터를 호스트 장치(110)로 제공하도록 구성된다. 다른 예로서, 컨트롤러(130)는 호스트 장치(110)로부터 제공된 데이터를 데이터 저장 매체(140)에 저장하도록 구성된다. 이러한 동작을 위해서, 컨트롤러(130)는 데이터 저장 매체(140)의 읽기, 프로그램(또는, 쓰기) 및 소거 동작을 제어하도록 구성된다.
데이터 저장 매체(140)는 불휘발성 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk)을 포함한다. 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk)은 낸드(NAND) 플래시 메모리 장치로 구성될 것이다. 하지만, 불휘발성 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk)이 낸드 플래시 메모리 장치 대신 다른 불휘발성 메모리 장치로 구성될 수 있음은 잘 이해될 것이다. 예를 들면, 불휘발성 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk)은 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
플래시 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk) 각각은 복수의 메모리 셀들을 포함한다. 이러한 메모리 셀들 각각은 1비트의 데이터 또는 2비트 이상의 데이터를 저장할 수 있다. 1비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(single level cell: SLC)이라 불린다. 싱글 레벨 셀(SLC)을 포함하는 메모리 장치는 싱글 레벨 셀(SLC) 메모리 장치라 불린다. 싱글 레벨 셀(SLC)은 소거 상태 및 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 2비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(multi level cell: MLC)이라 불린다. 멀티 레벨 셀(MLC)을 포함하는 메모리 장치는 멀티 레벨 셀(MLC) 메모리 장치라 불린다. 멀티 레벨 셀(MLC)은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
플래시 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk) 각각은 싱글 레벨 셀(SLC) 메모리 장치로 구성되거나 멀티 레벨 셀(MLC) 메모리 장치로 구성될 수 있다. 또는 플래시 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk) 중에서 일부는 싱글 레벨 셀(SLC) 메모리 장치로, 일부는 멀티 레벨 셀(MLC) 메모리 장치로 구성될 수 있다. 또는 플래시 메모리 장치들(NVM00~NVM0k 및 NVMn0~NVMnk) 각각은 하이브리드 메모리 장치로 구성될 수 있다. 여기에서, 하이브리드 메모리 장치란 메모리 셀이 싱글 레벨 셀(SLC) 또는 멀티 레벨 셀(MLC) 중 어느 하나로 선택되어 사용될 수 있는 메모리 장치를 의미한다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 호스트 장치(110)의 요청에 빠르게 응답하기 위해서 버퍼 프로그램 동작을 수행할 수 있다. 이러한 버퍼 프로그램 동작은 도 2를 참조하여 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 버퍼 프로그램 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 저장 매체(140)는 제 1 영역(141)과 제 2 영역(143)으로 구분될 것이다. 제 1 영역(141)과 제 2 영역(143)은 컨트롤러(130)의 관리(예를 들면, 어드레스 맵핑)에 따라 논리적으로 가변 가능할 것이다. 제 1 영역(141)은 사용자가 접근할 수 없는 감춰진 영역이고, 제 2 영역(143)은 사용자가 접근할 수 있는 사용자 영역이다.
제 1 영역(141)에 속한 메모리 셀들의 셀 당 저장가능한 비트 수는 제 2 영역(143)에 속한 메모리 셀들의 셀 당 저장가능한 비트 수 보다 낮을 것이다. 예를 들면, 제 1 영역(141)에 속한 메모리 셀들은 2비트 데이터를 저장할 수 있고, 제 2 영역(143)에 속한 메모리 셀들은 4비트 데이터를 저장할 수 있다. 다른 예로서, 제 1 영역(141)에 속한 메모리 셀들은 1비트 데이터를 저장할 수 있고, 제 2 영역(143)에 속한 메모리 셀들은 2비트 데이터를 저장할 수 있다.
제 1 영역(141)과 제 2 영역(143)의 셀들의 셀 당 저장가능한 비트 수가 다르기 때문에, 제 1 영역(141)에 속한 메모리 셀들은 제 2 영역(143)에 속한 메모리 셀들과 다른 방식으로 액세스된다. 예시적으로, 제 1 영역(141)에 속한 메모리 셀들이 1비트 데이터를 저장하고, 제 2 영역(143)에 속한 메모리 셀들이 2비트 데이터를 저장하는 경우를 가정하자. 이 경우, 제 1 영역(141)에 속한 메모리 셀들은 싱글 레벨 셀(SLC) 방식으로 프로그램되고, 제 2 영역(143)에 속한 메모리 셀들은 멀티 레벨 셀(MLC) 방식으로 프로그램될 수 있다. 또한, 제 1 영역(141)에 속한 메모리 셀들은 싱글 레벨 셀(SLC) 방식으로 독출되고, 제 2 영역(143)에 속한 메모리 셀들은 멀티 레벨 셀(SLC) 방식으로 독출될 수 있다.
제 1 영역(141)의 셀당 저장 가능한 비트 수가 제 2 영역(143)보다 상대적으로 낮기 때문에, 제 1 영역(141)에 속한 메모리 셀의 프로그램 속도는 제 2 영역(143)보다 빠를 것이다. 따라서, 컨트롤러(130)는 호스트 장치(도 1의 110)로부터 제공된 쓰기 데이터를 제 1 영역(141)에 우선적으로 프로그램한다. 이를 버퍼 프로그래밍(BP)이라 정의한다. 컨트롤러(130)는 호스트 장치(110)로 쓰기 요청에 대한 응답을 전송한 이후에, 제 1 영역(141)에 저장된 데이터를 제 2 영역(143)에 프로그램한다. 이를 메인 프로그래밍(MP)이라 정의한다. 이러한 버퍼 프로그램 동작에 따르면, 호스트 장치(110)의 쓰기 요청에 빠르게 응답할 수 있기 때문에, 데이터 저장 장치(도 1의 120)의 처리 속도는 빨라질 수 있다.
도 3은 도 1의 데이터 저장 장치 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 3을 참조하면, 컨트롤러(130)는 마이크로 컨트롤러 유닛(Micro Controller Unit, 이하, "MCU"라 칭함, 131) 및 동작 메모리 장치(135)를 포함한다. 그러나 컨트롤러(130)의 구성 요소가 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 컨트롤러(130)는 호스트 인터페이스, 메모리 인터페이스, 에러 정정 유닛(ECC unit) 등을 더 포함할 수 있다.
MCU(131)는 컨트롤러(130)의 제반 동작을 제어한다. MCU(131)는 컨트롤러(130)의 제반 동작을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 이러한 펌웨어는 동작 메모리 장치(135)에 로딩되어 구동된다. MCU(131)는 호스트 장치(도 1의 110 참조)의 요청에 따라 데이터 저장 매체(도 1의 140 참조)를 제어하기 위한 명령, 어드레스, 제어 신호 및 데이터를 제공할 수 있다.
동작 메모리 장치(135)에는 컨트롤러(130)를 제어하기 위한 펌웨어 및 데이터가 저장된다. 동작 메모리 장치(135)는 캐시(cache), DRAM, SRAM, ROM, 노어 플래시 메모리 장치들 중 적어도 하나를 포함한다. 본 발명의 실시 예에 따르면, 동작 메모리 장치(135)에는 플래시 변환 계층(Flash Translation Layer: FTL)이 저장된다. 호스트 장치(도 1의 110 참조)로부터 어떠한 요청이 있을 때, 플래시 변환 계층(FTL)은 MCU(131)에 의해서 구동된다.
도 4는 도 3의 동작 메모리 장치에서 구동되는 펌웨어를 설명하기 위한 도면이다.
데이터 저장 매체(도 1의 140 참조)를 구성하는 플래시 메모리 장치는 구조적인 특징으로 인해서 페이지(page) 단위로 읽기 또는 프로그램 동작을 수행한다. 그리고 플래시 메모리 장치는 구조적인 특징으로 인해서 블럭(block) 단위로 소거 동작을 수행한다. 여기에서, 페이지는 복수의 메모리 셀들로 구성된 동작 단위 그리고 블럭은 복수의 페이지들로 구성된 동작 단위를 의미한다. 또한, 플래시 메모리 장치는 겹쳐 쓰기(over-write)가 불가능하다. 즉, 데이터가 저장된 플래시 메모리 셀은 새로운 데이터를 저장하기 위해서 소거되어야 한다.
이러한 플래시 메모리 장치의 특징들 때문에, 데이터 저장 매체(140)로서 플래시 메모리 장치를 포함하는 데이터 저장 장치(도 1의 120 참조)는 호스트 장치(도 1의 110)와의 호환성을 보장하기 위해서 디스크 에뮬레이션 소프트웨어(disk emulation software)라 불리는 추가적인 소프트웨어를 필요로 한다. 즉, 플래시 메모리 장치를 포함하는 데이터 저장 장치(120)는 호스트 장치(110)와의 호환성을 보장하기 위해서 플래시 변환 계층(FTL)과 같은 펌웨어를 운영한다.
플래시 변환 계층(FTL)은 호스트 장치(110)의 파일 시스템으로부터 요청되는 액세스(예를 들면, 읽기 및 쓰기 동작)에 응답하여 데이터 저장 장치(120)가 동작 될 수 있도록 플래시 메모리 장치의 읽기, 프로그램, 소거 동작 등을 관리한다. 이로 인해서, 호스트 장치(110)의 파일 시스템은 플래시 메모리 장치를 포함하는 데이터 저장 장치(120)를 일반적인 데이터 저장 장치로 인식할 수 있다.
도 4를 참조하면, 플래시 변환 계층(FTL)은 복수의 모듈들(mudules)과 관리 데이터를 포함한다. 예를 들면, 플래시 변환 계층(FTL)은 인터리빙 모듈(135_1), 어드레스 맵핑 테이블(135_2), 웨어-레벨링 모듈(135_3), 가비지 컬렉션 모듈(135_4) 및 동적 저장 영역 할당 모듈(135_5)로 구성될 수 있다. 하지만, 플래시 변환 계층(FTL)의 구성이 앞서 언급된 모듈들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 플래시 변환 계층(FTL)은 결함이 발생된 메모리 셀을 포함하는 블럭을 관리하기 위한 배드 블럭 관리 모듈, 예상치 못한 전원 차단에 대비하기 위한 서든 파워 오프 관리 모듈 등을 더 포함할 수 있다.
인터리빙 모듈(135_1)은 데이터 저장 매체(140)를 구성하는 플래시 메모리 장치들의 인터리빙 동작(또는 디인터리빙 동작)을 수행한다. 인터리빙 모듈(135_1)은 데이터가 인터리빙 방법으로 데이터 저장 매체(140)에 프로그램되도록 관리한다. 예를 들면, 인터리빙 모듈(135_1)은 데이터 저장 매체(140)에 저장될 데이터를 임의의 크기로 분할하고, 분할된 데이터를 섞고, 실제 프로그램될 데이터로 재구성할 수 있다. 그리고 인터리빙 모듈(135_1)은 재구성한 데이터를 데이터 저장 매체(140)의 플래시 메모리 장치들에 병렬적으로 프로그램할 수 있다. 또한, 인터리빙 모듈(135_1)은 데이터 저장 매체(140)에 저장된 데이터가 디인터리빙 방법으로 독출되도록 관리한다. 디인터리빙 방법은 인터리빙 방법의 역순으로 수행될 수 있음은 잘 이해될 것이다.
호스트 장치(도 1의 110 참조)가 데이터 저장 장치(도 1의 120)를 액세스하는 경우(예를 들면, 읽기 또는 쓰기 동작을 요청하는 경우), 호스트 장치(110)는 논리 어드레스(logical address)를 데이터 저장 장치(120)로 제공한다. 플래시 변환 계층(FTL)은 제공된 논리 어드레스를 데이터 저장 매체(140)의 물리 어드레스(physical address)로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행한다. 플래시 변환 계층(FTL)은 이러한 어드레스 변환 동작을 위해서 어드레스 변환 데이터, 즉, 어드레스 맵핑 테이블(135_2)을 관리한다.
웨어-레벨링 모듈(135_3)은 데이터 저장 매체(140)를 구성하는 플래시 메모리 장치들의 블럭들에 대한 마모도(wear-level)를 관리한다. 프로그램 그리고 소거 동작에 의해서 플래시 메모리 장치들의 메모리 셀들은 노화(aging)된다. 노화된 메모리 셀, 즉, 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)을 야기할 것이다. 웨어-레벨링 모듈(135_3)은 플래시 메모리 장치들의 특정 블럭이 다른 블럭들보다 빨리 마모되는 것을 방지하기 위해서 블럭들 각각의 소거-쓰기 횟수(erase-write count)가 평준화 되도록 관리한다.
본 발명의 실시 예에 있어서, 웨어-레벨링 모듈(135_3)은 제 1 영역(도 2의 141)과 제 2 영역(도 2의 143)에 대한 마모도를 각각 관리할 것이다. 예를 들면, 웨어-레벨링 모듈(135_3)은 제 1 영역(141)에 대한 평균 마모도를 관리할 수 있다. 웨어-레벨링 모듈(135_3)은 제 1 영역(141)에 속한 메모리 블럭들 각각에 대한 마모도를 관리할 수 있다. 웨어-레벨링 모듈(135_3)은 제 2 영역(143)에 대한 평균 마모도를 관리할 수 있다. 또한, 웨어-레벨링 모듈(135_3)은 제 2 영역(143)에 속한 메모리 블럭들 각각에 대한 마모도를 관리할 수 있다.
가비지 컬렉션 모듈(135_4)은 조각난 데이터들이 저장된 블럭들을 관리한다. 데이터 저장 매체(140)를 구성하는 플래시 메모리 장치들은 겹쳐쓰기가 불가능하고, 프로그램 단위보다 소거 단위가 더 크다. 그러한 까닭에, 플래시 메모리 장치들은 저장 공간이 일정한 한계에 다다르면 임의의 빈 공간 이용하여 물리적으로 서로 상이한 위치에 분산되어 있는 유효 데이터를 동일한 어드레스 영역으로 모으는 작업을 필요로 한다. 가비지 컬렉션 모듈(135_4)은 복수의 쓰기 동작들과 복수의 소거 동작들을 수행하여 조각난 유효 데이터를 동일한 어드레스 영역으로 모으는 작업을 수행한다.
동적 저장 영역 할당 모듈(135_5)은 데이터 저장 매체(140), 즉, 저장 영역의 제 1 영역(141)과 제 2 영역(143)을 동적으로 할당한다. 동적 저장 영역 할당 모듈(135_5)은 이러한 동적 할당 동작을 위해서 어드레스 맵핑 테이블(135_2)과 웨어-레벨링 모듈(135_3)을 통해 관리되는 마모도를 참조할 것이다. 동적 저장 영역 할당 방법은 이하에서 상세히 설명될 것이다.
도 5는 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 설명하기 위한 개념도이다. 이하에서, 설명의 간략화를 위해서, 제 1 영역(141)은 셀당 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(SLC) 영역이고, 제 2 영역(143)은 셀당 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC) 영역인 것을 가정할 것이다. 하지만, 제 1 영역(141)과 제 2 영역(143)이 이러한 가정에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 제 1 영역(141)에 속한 메모리 셀은 제 2 영역(143)에 속한 메모리 셀보다 셀당 저장가능한 비트 수가 작고, 프로그램 속도가 빠르고, 수명이 긴(예를 들면, 소거-쓰기 횟수가 높은) 메모리 셀로 구성될 수 있다.
앞서 설명한 바와 같이, 컨트롤러(도 1의 130)는 버퍼 프로그램 동작을 수행하기 위해서 데이터 저장 매체(140), 즉, 저장 영역을 싱글 레벨 셀(SLC) 영역(141)과 멀티 레벨 셀(MLC) 영역(143)으로 구분한다. 버퍼 프로그래밍을 위한 싱글 레벨 셀(SLC) 영역(141)이 커지면 호스트 장치(도 1의 110)의 쓰기 요청에 대한 데이터 저장 장치(도 1의 120)의 응답은 빨라질 수 있다. 메인 프로그래밍을 위한 멀티 레벨 셀(MLC) 영역(143)이 커지면 사용자에게 제공되는 데이터 저장 장치(120)의 저장 용량은 증가될 수 있다. 따라서, 이러한 상관 관계를 고려한 초기 설정 비율(initial setting ratio)에 따라 싱글 레벨 셀(SLC) 영역(141)과 멀티 레벨 셀(MLC) 영역(143)이 구분될 것이다.
본 발명의 실시 예에 따르면, 싱글 레벨 셀(SLC) 영역(141)과 멀티 레벨 셀(MLC) 영역(143)은 마모도에 따라 동적으로 할당될 수 있다. 이하에서, 이러한 방법을 동적 저장 영역 할당 방법이라 정의한다. 동적 저장 영역 할당 방법에 따르면, 싱글 레벨 셀(SLC) 영역(141)과 멀티 레벨 셀(MLC) 영역(143)의 비율은 영영들(141 및 143) 각각의 마모도에 따라서 변경된다. 즉, 싱글 레벨 셀(SLC) 영역(141)과 멀티 레벨 셀(MLC) 영역(143)의 크기는 영역들(141 및 143) 각각의 마모도에 따라 유동적으로 변경된다. 예를 들면, 싱글 레벨 셀(SLC) 영역(141)은 마모도에 따라 증가될 수 있다. 싱글 레벨 셀(SLC) 영역(141)이 증가되면, 멀티 레벨 셀(MLC) 영역(143)은 상대적으로 감소될 것이다. 다른 예로서, 싱글 레벨 셀(SLC) 영역(141)은 마모도에 따라 감소될 수 있다. 싱글 레벨 셀(SLC) 영역(141)이 감소되면, 멀티 레벨 셀(MLC) 영역(143)은 상대적으로 증가될 것이다.
도 6은 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 적용하기 위한 조건을 나타내는 도면이다. 도 6을 참조하면, 최적 수명 비율(optimized lifetime ratio: OLR)에 근거하여 동적으로 저장 영역이 할당되는 방법이 도시되어 있다. 도 6에 있어서, 도 5에서 가정한 바와 같이, 제 1 영역은 싱글 레벨 셀(SLC) 영역이고, 제 2 영역은 멀티 레벨 셀(MLC) 영역인 것을 가정할 것이다. 그러나, 제 1 영역에 속한 메모리 셀은 제 2 영역에 속한 메모리 셀보다 셀당 저장가능한 비트 수가 작고, 프로그램 속도가 빠르고, 수명이 긴(예를 들면, 소거-쓰기 횟수가 높은) 메모리 셀로 구성될 수 있음은 잘 이해될 것이다.
최적 수명 비율(OLR)은 싱글 레벨 셀(SLC) 영역의 수명(Ls), 멀티 레벨 셀(MLC) 영역의 수명(Lm), 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms) 및 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)에 따라 산출된다. 최적 수명 비율(OLR)을 산출하기 위해서 사용되는 수명은 각각의 영역의 한계 소거-쓰기 횟수를 의미한다. 최적 수명 비율(OLR)은 싱글 레벨 셀(SLC) 영역이 수명에 비해서 얼마나 사용(또는 마모)되었는지를 의미하는 지표이다. 또한, 최적 수명 비율(OLR)은 멀티 레벨 셀(MLC) 영역이 수명에 비해서 얼마나 균등하게 사용(또는 마모)되었는지를 의미하는 지표이다.
최적 수명 비율(OLR)이 1보다 작은 경우, 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)가 높다는 것을 의미한다. 즉, 최적 수명 비율(OLR)이 1보다 작은 경우, 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)가 한계 수명에 근접하고 있음을 의미한다. 따라서, 최적 수명 비율(OLR)에 따라 동적 저장 영역 할당 방법이 적용되면, 멀티 레벨 셀(MLC) 영역이 증가된다. 이는, 도 5에서 설명된 바와 같이, 싱글 레벨 셀(SLC) 영역을 감소시킴으로써 달성할 수 있다.
최적 수명 비율(OLR)이 1인 경우, 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)와 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)가 정상적인 것을 의미한다. 즉, 최적 수명 비율(OLR)이 1인 경우, 싱글 레벨 셀(SLC) 영역과 멀티 레벨 셀(MLC) 영역이 각각의 한계 수명에 대비해서 균등하게 사용되고 있음을 의미한다. 따라서, 최적 수명 비율(OLR)에 따라 동적 저장 영역 할당 방법이 적용되지 않을 것이다.
최적 수명 비율(OLR)이 1보다 큰 경우, 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)가 높다는 것을 의미한다. 즉, 최적 수명 비율(OLR)이 1보다 큰 경우, 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)가 한계 수명에 근접하고 있음을 의미한다. 따라서, 최적 수명 비율(OLR)에 따라 동적 저장 영역 할당 방법이 적용되면, 싱글 레벨 셀(SLC) 영역이 증가된다. 이는, 도 5에서 설명된 바와 같이, 멀티 레벨 셀(MLC) 영역을 감소시킴으로써 달성할 수 있다.
한편, 싱글 레벨 셀(SLC) 영역과 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수가 한계 수명에 근접하였는지를 판단하는 기준은 다양하게 설정될 수 있다. 예를 들면, 각각의 평균 소거-쓰기 횟수가 한계 수명의 절반 이상인 경우 한계 수명에 근접한 것으로 판단될 수 있다. 다른 예로서, 각각의 평균 소거-쓰기 횟수가 한계 수명의 2/3 이상인 경우 한계 수명에 근접한 것으로 판단될 수 있다.
도 7은 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 예시적으로 설명하기 위한 순서도이다. 도 7을 참조하면, 최적 수명 비율(OLR)이 1보다 큰 경우, 즉, 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)가 한계 수명에 근접한 경우, 동적 저장 영역 할당 방법을 적용하기 위한 순서도가 도시된다. 도 7에 있어서, 앞서 가정한 바와 같이, 제 1 영역은 싱글 레벨 셀(SLC) 영역이고, 제 2 영역은 멀티 레벨 셀(MLC) 영역인 것을 가정할 것이다. 그러나, 제 1 영역에 속한 메모리 셀은 제 2 영역에 속한 메모리 셀보다 셀당 저장가능한 비트 수가 작고, 프로그램 속도가 빠르고, 수명이 긴(예를 들면, 소거-쓰기 횟수가 높은) 메모리 셀로 구성될 수 있음은 잘 이해될 것이다.
S110 단계에서, 최적 수명 비율(OLR)이 1보다 큰지의 여부가 판별된다. 최적 수명 비율(OLR)이 1보다 크지 않은 것으로 판단되는 경우, 동적 저장 영역 할당 방법은 적용되지 않을 것이다. 반면, 최적 수명 비율(OLR)이 1보다 큰 것으로 판단되는 경우, 동적 저장 영역 할당 방법을 적용하기 위한 절차는 S120 단계로 진행된다.
예시적으로, 최적 수명 비율(OLR)이 1보다 큰지의 여부가 판별될 때, 수명 비율 유지 임계치(THlm)가 고려될 수 있다. 수명 비율 유지 임계치(THlm)는 싱글 레벨 셀(SLC) 영역 및 멀티 레벨 셀(MLC) 영역의 한계 수명을 고려하여 설정될 수 있다. 수명 비율 유지 임계치(THlm)는 싱글 레벨 셀(SLC) 영역 및 멀티 레벨 셀(MLC) 영역의 용도에 따른 초기 설정 비율(도 5 참조)을 고려하여 설정될 수 있다. 또한, 수명 비율 유지 임계치(THlm)는 싱글 레벨 셀(SLC) 영역 및 멀티 레벨 셀(MLC) 영역에 속한 메모리 셀의 열화 특성을 고려하여 설정될 수 있다.
수명 비율 유지 임계치(THlm)가 고려되어 최적 수명 비율(OLR)의 크기가 판별되면, 싱글 레벨 셀(SLC) 영역과 멀티 레벨 셀(MLC) 영역이 적절한 비율을 갖도록 조절된다. 수명 비율 유지 임계치(THlm)가 0.2인 것을 가정하여 예를 들면 다음과 같다. 수명 비율 유지 임계치(THlm)가 고려되면, 최적 수명 비율(OLR)이 1.2보다 큰지의 여부가 판별된다. 이는 최적 수명 비율(OLR)이 1보다 큰지의 여부를 판별할 때보다 동적 저장 영역 할당 방법의 적용 시점을 늦출 수 있다. 이는 동적 저장 영역 할당 방법이 적용되는 시점을 제어하여 싱글 레벨 셀(SLC) 영역과 멀티 레벨 셀(MLC) 영역의 비율을 제어할 수 있음을 의미한다.
S120 단계에서, 멀티 레벨 셀(MLC) 영역에 속한 메모리 블럭들 중에서 싱글 레벨 셀(SLC) 영역으로 할당될 타겟 블럭을 선택한다. 이때, 타겟 블럭의 소거-쓰기 횟수가 고려된다.
즉, S130 단계에서, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 작은지가 판별된다. 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 큰 경우, 절차는 S120 단계로 돌아가 다른 타겟 블럭이 선택된다. 즉, 싱글 레벨 셀(SLC) 영역에 포함되어 소거-쓰기 횟수가 증가될 것을 감안하여, 멀티 레벨 셀(MLC)에 속한 메모리 블럭들 중에서 낮은 소거-쓰기 횟수를 갖는 블럭이 선택될 수 있다. 반면, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 작은 경우, 절차는 S140 단계로 진행된다.
S140 단계에서, 타겟 블럭은 싱글 레벨 셀(SLC) 방식으로 사용된다. 이는 타겟 블럭이 싱글 레벨 셀(SLC) 영역에 포함됨을 의미한다. 즉, 타겟 블럭으로 인해서 싱글 레벨 셀(SLC) 영역이 증가되었음을 의미한다.
S150 단계에서, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 크거나 같은지가 판별된다. 이러한 판별 동작은 타겟 블럭에 대한 소거 동작이 발생되어, 타겟 블럭의 소거-쓰기 횟수가 갱신되었을 때 발생될 수 있다. 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 작은 경우, 타겟 블럭은 계속해서 싱글 레벨 셀(SLC) 방식으로 사용된다. 반면, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 크거나 같은 경우, 절차는 S160 단계로 진행된다.
한편, S150 단계는, S110 단계의 조건을 만족할 때, 즉, 최적 수명 비율(OLR)이 1+수명 비율 유지 임계치(THlm)보다 큰 경우에 수행된다. 만약, 최적 수명 비율(OLR)이 1+수명 비율 유지 임계치(THlm)보다 작거나 같은 경우에는 S150 단계의 수행 없이, 절차는 S160 단계로 진행될 것이다.
S160 단계에서, 타겟 블럭은 다시 멀티 레벨 셀(MLC) 방식으로 사용된다. 즉, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 크거나 같은 경우, 타겟 블럭은 한계 수명에 다다르기 전에 본래의 영역에 포함될 것이다.
도 8은 본 발명의 실시 예에 따른 동적 저장 영역 할당 방식을 예시적으로 설명하기 위한 또 다른 순서도이다. 도 8을 참조하면, 최적 수명 비율(OLR)이 1보다 작은 경우, 즉, 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)가 한계 수명에 근접한 경우, 동적 저장 영역 할당 방법을 적용하기 위한 순서도가 도시된다. 도 8에 있어서, 앞서 가정한 바와 같이, 제 1 영역은 싱글 레벨 셀(SLC) 영역이고, 제 2 영역은 멀티 레벨 셀(MLC) 영역인 것을 가정할 것이다. 그러나, 제 1 영역에 속한 메모리 셀은 제 2 영역에 속한 메모리 셀보다 셀당 저장가능한 비트 수가 작고, 프로그램 속도가 빠르고, 수명이 긴(예를 들면, 소거-쓰기 횟수가 높은) 메모리 셀로 구성될 수 있음은 잘 이해될 것이다.
S210 단계에서, 최적 수명 비율(OLR)이 1보다 작은지의 여부가 판별된다. 최적 수명 비율(OLR)이 1보다 큰 것으로 판단되는 경우, 동적 저장 영역 할당 방법은 적용되지 않을 것이다. 반면, 최적 수명 비율(OLR)이 1보다 작은 것으로 판단되는 경우, 동적 저장 영역 할당 방법을 적용하기 위한 절차는 S220 단계로 진행된다.
예시적으로, 최적 수명 비율(OLR)이 1보다 작은지의 여부가 판별될 때, 수명 비율유지 임계치(THlm)가 고려될 수 있다. 수명 비율 유지 임계치(THlm)는 싱글 레벨 셀(SLC) 영역 및 멀티 레벨 셀(MLC) 영역의 한계 수명을 고려하여 설정될 수 있다. 수명 비율 유지 임계치(THlm)는 싱글 레벨 셀(SLC) 영역 및 멀티 레벨 셀(MLC) 영역의 용도에 따른 초기 설정 비율(도 5 참조)을 고려하여 설정될 수 있다. 또한, 수명 비율 유지 임계치(THlm)는 싱글 레벨 셀(SLC) 영역 및 멀티 레벨 셀(MLC) 영역에 속한 메모리 셀의 열화 특성을 고려하여 설정될 수 있다.
수명 비율 유지 임계치(THlm)가 고려되어 최적 수명 비율(OLR)의 크기가 판별되면, 싱글 레벨 셀(SLC) 영역과 멀티 레벨 셀(MLC) 영역이 적절한 비율을 갖도록 조절된다. 수명 비율 유지 임계치(THlm)가 0.2인 것을 가정하여 예를 들면 다음과 같다. 수명 비율 유지 임계치(THlm)가 고려되면, 최적 수명 비율(OLR)이 0.8보다 작은지의 여부가 판별된다. 이는 최적 수명 비율(OLR)이 1보다 작은지의 여부를 판별할 때보다 동적 저장 영역 할당 방법의 적용 시점을 늦출 수 있다. 이는 동적 저장 영역 할당 방법이 적용되는 시점을 제어하여 싱글 레벨 셀(SLC) 영역과 멀티 레벨 셀(MLC) 영역의 비율을 제어할 수 있음을 의미한다.
S220 단계에서, 싱글 레벨 셀(SLC) 영역에 속한 메모리 블럭들 중에서 멀티 레벨 셀(MLC) 영역으로 할당될 타겟 블럭을 선택한다. 이때, 타겟 블럭의 소거-쓰기 횟수가 고려된다.
즉, 230 단계에서, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 작은지가 판별된다. 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 큰 경우, 절차는 S220 단계로 돌아가 다른 타겟 블럭이 선택된다. 즉, 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 큰 소거-쓰기 횟수를 갖는 메모리 블럭은 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)를 증가시킬 수 있기 때문에, 싱글 레벨 셀(SLC)에 속한 메모리 블럭들 중에서 멀티 레벨 셀(MLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 낮은 소거-쓰기 횟수를 갖는 블럭이 선택될 수 있다. 반면, 타겟 블럭의 소거-쓰기 횟수가 멀티 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Mm)보다 작은 경우, 절차는 S240 단계로 진행된다.
S240 단계에서, 타겟 블럭은 멀티 레벨 셀(MLC) 방식으로 사용된다. 이는 타겟 블럭이 멀티 레벨 셀(MLC) 영역에 포함됨을 의미한다. 즉, 타겟 블럭으로 인해서 멀티 레벨 셀(MLC) 영역이 증가되었음을 의미한다.
S250 단계에서, 타겟 블럭의 소거-쓰기 횟수가 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)보다 크거나 같은지가 판별된다. 이러한 판별 동작은 타겟 블럭에 대한 소거 동작이 발생되어, 타겟 블럭의 소거-쓰기 횟수가 갱신되었을 때 발생될 수 있다. 타겟 블럭의 소거-쓰기 횟수가 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)보다 작은 경우, 타겟 블럭은 계속해서 멀티 레벨 셀(MLC) 방식으로 사용된다. 반면, 타겟 블럭의 소거-쓰기 횟수가 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)보다 크거나 같은 경우, 절차는 S260 단계로 진행된다.
한편, S250 단계는, S210 단계의 조건을 만족할 때, 즉, 최적 수명 비율(OLR)이 1-수명 비율 유지 임계치(THlm)보다 작은 경우에 수행된다. 만약, 최적 수명 비율(OLR)이 1-수명 비율 유지 임계치(THlm)보다 크거나 같은 경우에는 S250 단계의 수행없이, 절차는 S260 단계로 진행될 것이다.
S260 단계에서, 타겟 블럭은 다시 싱글 레벨 셀(SLC) 방식으로 사용된다. 즉, 타겟 블럭의 소거-쓰기 횟수가 싱글 레벨 셀(SLC) 영역의 평균 소거-쓰기 횟수(Ms)보다 크거나 같은 경우, 타겟 블럭은 한계 수명에 다다르기 전에 본래의 영역에 포함될 것이다.
도 9는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
데이터 저장 장치(1200)는 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 수행할 것이다. 따라서, 데이터 저장 장치(1200)의 수명 수명이 연장되고, 신뢰성이 향상될 수 있다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다. 도 10은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 10을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 수행할 것이다. 따라서, SD 카드의 수명 수명이 연장되고, 신뢰성이 향상될 수 있다.
도 11은 도 10에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다. 또한, SSD 컨트롤러(3210)는 본 발명의 실시 예에 따른 동적 저장 영역 할당 방법을 수행할 것이다. 따라서, SSD(3200)의 수명 수명이 연장되고, 신뢰성이 향상될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 13은 도 12에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 13를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 14를 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 1에 도시된 데이터 저장 장치(120), 도 19에 도시된 데이터 저장 장치(1200) 또는 도 11에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 처리 시스템
110 : 호스트 장치
120 : 데이터 저장 장치
130 : 컨트롤러
140 : 데이터 저장 매체

Claims (20)

  1. 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치들의 저장 영역을 제 1 메모리 영역과 제 2 메모리 영역으로 분할하는 단계;
    상기 제 1 메모리 영역과 상기 제 2 메모리 영역 각각에 대한 마모도를 판단하는 단계; 및
    상기 판단된 마모도에 따라 상기 제 1 메모리 영역과 상기 제 2 메모리 영역의 비율을 가변하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 비율을 가변하는 단계는, 상기 제 1 메모리 영역의 마모도가 상기 제 1 메모리 영역의 한계 마모도에 근접한 것으로 판단되는 경우, 상기 제 1 메모리 영역의 비율을 증가하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 비율을 가변하는 단계는, 상기 제 2 메모리 영역의 마모도가 상기 제 2 메모리 영역의 한계 마모도에 근접한 것으로 판단되는 경우, 상기 제 2 메모리 영역의 비율을 증가하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  4. 제 1 항에 있어서,
    상기 분할하는 단계는 상기 불휘발성 메모리 장치들 각각의 저장 영역을 상기 제 1 메모리 영역과 상기 제 2 메모리 영역으로 분할하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 메모리 영역과 상기 제 2 메모리 영역은 서로 상이한 기록 방식을 통해 제어되는 데이터 저장 장치의 동작 방법.
  6. 제 1 항에 있어서,
    상기 제 1 메모리 영역에 속한 메모리 셀은 상기 제 2 메모리 영역에 속한 메모리 셀보다 셀당 저장 가능한 비트 수가 작거나, 프로그램 속도가 빠르거나, 한계 마모도가 더 높은 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 마모도를 판단하는 단계는 상기 제 1 메모리 영역 및 상기 제 2 메모리 영역 각각의 한계 마모도와 평균 마모도에 근거하여 결정되는 최적 수명 비율과 기준 값을 비교하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 제 1 메모리 영역은 입력된 데이터를 임시로 저장하기 위한 버퍼 영역이고, 상기 제 2 메모리 영역은 상기 제 1 메모리 영역에 임시 저장된 데이터를 저장하기 위한 메인 영역인 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  9. 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치의 저장 영역을 제 1 메모리 영역과, 상기 제 1 메모리 영역과 기록 방식이 상이한 제 2 메모리 영역으로 분할하는 단계;
    상기 제 1 메모리 영역의 한계 마모도와 평균 마모도, 그리고 상기 제 2 메모리 영역의 한계 마모도와 평균 마모도에 근거하여 최적 수명 비율을 결정하는 단계;
    상기 최적 수명 비율과 기준 값을 비교하는 단계; 및
    상기 비교하는 단계의 결과에 따라 상기 제 1 메모리 영역의 일부분을 상기 제 2 메모리 영역으로 변경하거나, 상기 제 2 메모리 영역의 일부분을 상기 제 1 메모리 영역으로 변경하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 변경하는 단계는, 상기 최적 수명 비율이 상기 기준 값보다 큰 경우, 상기 제 2 메모리 영역의 일부분을 상기 제 1 메모리 영역으로 변경하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 변경하는 단계는 상기 제 2 메모리 영역의 평균 마모도보다 낮은 마모도를 갖는 영역을 상기 제 2 메모리 영역에서 선택하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  12. 제 10 항에 있어서,
    상기 제 2 메모리 영역으로부터 상기 제 1 메모리 영역으로 변경된 영역은 상기 제 1 메모리 영역의 방식으로 액세스되는 데이터 저장 장치의 동작 방법.
  13. 제 10 항에 있어서,
    상기 변경하는 단계는,
    상기 제 2 메모리 영역으로부터 상기 제 1 메모리 영역으로 변경된 영역의 마모도와 상기 제 2 메모리 영역의 평균 마모도를 비교하는 단계; 및
    상기 제 1 메모리 영역으로 변경된 영역의 마모도가 상기 제 2 메모리 영역의 평균 마모도보다 더 큰 경우, 상기 제 1 메모리 영역으로 변경된 영역을 상기 제 2 메모리 영역으로 다시 변경하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  14. 제 9 항에 있어서,
    상기 변경하는 단계는, 상기 최적 수명 비율이 상기 기준 값보다 작은 경우, 상기 제 1 메모리 영역의 일부분을 상기 제 2 메모리 영역으로 변경하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 변경하는 단계는 상기 제 2 메모리 영역의 평균마모도보다 낮은 마모도를 갖는 영역을 상기 제 1 메모리 영역에서 선택하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  16. 제 14 항에 있어서,
    상기 제 1 메모리 영역으로부터 상기 제 2 메모리 영역으로 변경된 영역은 상기 제 2 메모리 영역의 방식으로 액세스되는 데이터 저장 장치의 동작 방법.
  17. 제 14 항에 있어서,
    상기 변경하는 단계는,
    상기 제 1 메모리 영역으로부터 상기 제 2 메모리 영역으로 변경된 영역의 마모도와 상기 제 1 메모리 영역의 평균 마모도를 비교하는 단계; 및
    상기 제 2 메모리 영역으로 변경된 영역의 마모도가 상기 제 1 메모리 영역의 평균 마모도보다 더 큰 경우, 상기 제 2 메모리 영역으로 변경된 영역을 상기 제 1 메모리 영역으로 다시 변경하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  18. 제 9 항에 있어서,
    상기 기준 값은 상기 제 1 메모리 영역과 상기 제 2 메모리 영역의 한계 마모도, 초기 비율 또는 열화 특성에 따라 결정되는 데이터 저장 장치의 동작 방법.
  19. 제 9 항에 있어서,
    상기 제 1 메모리 영역에 속한 메모리 셀은 상기 제 2 메모리 영역에 속한 메모리 셀보다 셀당 저장 가능한 비트 수가 작거나, 프로그램 속도가 빠르거나, 한계 마모도가 더 높은 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 제 1 메모리 영역은 싱글 레벨 셀을 포함하고, 상기 제 2 메모리 영역은 멀티 레벨 셀을 포함하는 데이터 저장 장치의 동작 방법.
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